CN101334746B - 多组件系统 - Google Patents

Abstract

本发明提供一种多组件系统，在该多组件系统中，不会对处于正常状态的组件的CPU产生影响，只可以对处于异常状态的组件的CPU进行复位。在通过公共总线连接多个至少具有CPU的组件而构成的多组件系统中，设置根据开关操作生成复位信号，并将其提供给各个组件的第一复位信号生成单元，并且对于该每个组件设置判定可否进行CPU复位的判定单元，判定单元在CPU处于正常状态时，禁止基于来自第一复位信号生成单元的复位信号的CPU的复位，在CPU处于异常状态时，根据来自第一复位信号生成单元的复位信号对CPU进行复位。

Description

多组件系统

技术领域

本发明涉及一种通过公共总线连接多个LAN等至少具有CPU(CentralProcessing Unit：中央处理装置)的组件而构成的多组件系统，特别是涉及该组件中的成为异常状态的CPU的复位机构。

背景技术

目前，已知通过包含复位线的公共总线连接多个CPU单元，由各个CPU单元分担整体的处理的多CPU系统，例如在特开平5-290008号公报中提出了在这样的多CPU系统中，根据执行中的应用程序的指定，使CPU单元复位的技术。

该技术是由至少包含CPU单元的多个子架(组件)构成的系统，在该系统的使用过程中，在某个子架的CPU单元中，根据执行中的应用程序的指定，生成系统复位请求，当具有该请求时，该CPU单元获得复位权，通过复位线对其他子架的CPU单元进行复位。

但是，在特开平5-290008号公报公开的系统中，构成该系统的多个子架，即组件的CPU单元各自分担整体的处理，所以根据系统复位请求，所有组件的CPU单元被同时复位，但在由多个组件构成的，并且各个组件单独进行独立的处理的系统中存在如下问题：如上述专利文献1中记载的系统那样，根据复位信号所有组件的CPU单元被同时复位，正在正常进行处理的CPU单元也被复位，到此为止的处理数据丢失，到此为止的处理变为无用。

为了解决这样的问题，例如考虑在某一组件中的CPU单元中发生了异常时，仅对该CPU单元进行复位，但是为此，在每次某个CPU单元成为异常状态时，需要由操作员找出CPU单元成为异常状态的组件，这对于操作员来说非常费工夫。

而且，还已知在CPU中设置WDT(Watch Dog Timer：看门狗定时器)，该WDT始终监视CPU的状态，当检测到CPU成为异常状态时对该CPU进行复位的技术，在由多个具有CPU单元的组件构成的系统中，还考虑对每个组件设置这样的WDT，当该组件的CPU成为异常状态时，通过该WDT对CPU单元进行复位，由此，可以只对成为异常状态的CPU单元进行复位。

然而，根据该方法，与操作员的意图无关，成为异常状态的CPU被自动复位。但是在系统中发现异常时，作为操作员例如有时希望充分确认该异常，或者根据情况找出成为该异常原因的组件，采取确保该CPU到此为止的处理数据等措施，但是根据该方法，无论是否具有这样的操作员要求，异常状态的CPU都被自动地复位。

发明内容

本发明的目的在于提供一种多组件系统，其可以解决这样的问题，并且能够在操作员所希望的定时仅对成为异常状态的组件的CPU进行复位。

本发明的另一目的还在于提供一种能够在不丢失处理数据的定时，仅对成为异常状态的组件的CPU进行复位的多组件系统。

为了达到上述目的，本发明是一种通过公共总线连接多个至少具有CPU的组件而构成的多组件系统，其特征为：设置根据开关操作生成复位信号，并将其提供给各个组件的第一复位信号生成单元，并且对于每个组件设置判定可否进行该CPU复位的判定单元，该判定单元在CPU处于正常状态时，禁止基于来自第一复位信号生成单元的复位信号的CPU的复位，在CPU处于异常状态时，根据来自第一复位信号生成单元的复位信号对CPU进行复位。

另外，本发明的特征为：组件各自的CPU在处于正常状态时，输出生存信息，通过公共总线提供给其他组件，同时取得来自其他组件的生存信息，由此判定其他组件中的CPU是否处于正常状态，对每个组件设置第二复位信号生成单元，其在CPU将其他组件中的CPU判定为处于异常状态时，生成复位信号然后提供给其他组件的判定单元。

另外，本发明的特征为：各个组件的CPU在处于正常状态时，经由公共总线取得CPU成为异常状态的组件中的CPU的处理结果数据，然后从第二复位信号生成单元生成复位信号。

另外，本发明的特征为：对于每个组件设置检测CPU的状态的状态检测单元，判定单元根据状态检测单元的检测结果判定可否进行CPU的复位。

另外，本发明的特征为：状态检测单元是根据由CPU按照预定的周期反复进行清除，然后该反复清除消失，来检测CPU的状态为异常的看门狗定时器。

根据本发明，可以在操作员需要的定时仅对成为异常状态的组件的CPU进行复位，并且可以使处于正常状态的组件的CPU原样不变地继续进行处理。

另外，根据本发明，对于CPU成为异常状态的组件，正常组件的CPU可以访问，在进行了用于确保CPU成为异常状态的组件中的到目前为止的处理结果的处理之后，能够对该成为异常状态的CPU自动地进行复位，即使进行该复位，也不会使之前的处理变得无用。

附图说明

通过参照以下的附图进行说明，本发明的这些以及其他的特征、目标以及优点将会变得更加明确，其中：

图1是表示本发明的多组件系统的第一实施方式的整体立体图。

图2是表示图1中的组件的主要部分的具体结构的电路图。

图3是表示图1中的判定电路的一个具体例子的电路图。

图4是表示本发明的多组件系统的第二实施方式的整体立体图。

图5是表示图4中的组件的主要部分的具体结构的电路图。

具体实施方式

虽然我们示出并描述了几个基于本发明的实施例，但本领域的技术人员应当可以理解，在不脱离本发明范围的情况下这些公开的实施例可以进行变形和修改。因此，本发明并不限于我们所示出并描述的细节，而是覆盖了全部的包含在后附的权利要求的保护范围内的变形以及修改。

下面，使用附图对本发明的实施方式进行说明。

此外，在以下的实施方式中，以用于机械等设备控制的PLC(可编程逻辑控制器)为例进行说明，但是本发明并不限定于此，可适用于由多个至少具有CPU的组件构成的任意系统。

图1是表示本发明的多组件系统的第一实施方式的主要部分的概要结构图，10是电源；11是复位开关；20是LAN(Local Area Network)；30是串联电路(serial)；40是CF(Compact Flash紧凑式快闪(注册商标))；21、31、41是CPU；22、32、42是状态检测单元；23、33、43是判定电路；24、34、44是存储器；25是LAN I/F(接口)；35是串行I/F；45是CF I/F；50是PCI(Peripheral Components Interconnect：外围组件互连)总线。

在该图中，该第一实施方式由LAN20、串联电路30、CF40等组件以及对它们提供电源电压的电源10构成，这些组件20、30、40通过作为公共总线的PCI总线50相互连接。

LAN20具有CPU21、存储CPU21执行的程序和CPU21运算的数据的存储器24以及LAN I/F25，而且，设置了用于对CPU21进行复位的状态检测单元22和判定电路23，是通过LAN I/F25与因特网进行通信的组件。另外，串联电路30同样具有CPU31、存储CPU31执行的程序和CPU31运算的数据的存储器34以及串行I/F35，而且，还设置了用于对CPU31进行复位的状态检测单元32和判定电路33，是通过串行I/F35根据RS232C等标准与外围设备进行通信的组件。而且，CF40同样具有CPU41、存储CPU41执行的程序和CPU41运算的数据的存储器44以及CF I/F45，而且，还设置了用于对CPU41进行复位的状态检测单元42和判定电路43，是通过CF I/F45与CF卡等记录介质进行通信的组件。如此，这些组件20、30、40不是分担一个整体处理，而是分别单独进行独立的运算处理。

电源10中设置有未图示的电源开关等各种操作开关，同时设置有复位开关11，当该复位开关11被操作员操作时，通过未图示的复位信号生成单元生成高电平的复位信号Rs，并提供给各组件(LAN20、串联电路30、CF40)。

图2是表示作为图1中的组件之一的LAN20的主要部分的具体结构的电路图，对于与图1对应的部分标注相同的符号。

在该图中，CPU21、RAM24、LAN I/F25通过PCI总线50相连接。CPU21通过PCI总线50在RAM24中进行数据读出或数据写入来进行运算处理，同时进行LAN I/F25等各部的控制。另外，在CPU21上连接有状态检测单元22和判定电路23，由此，如后所述，在CPU21成为异常状态时，根据在电源10中通过复位开关11的操作而提供的复位信号Rs，对该CPU21进行复位。

该结构在图1中的串联电路30、CF40中也相同，PCI总线50在这些LAN20、串联电路30、CF40不同的组件之间相互连接。

在LAN20中，状态检测单元22例如是WDT(Watch Dog Timer：看门狗定时器)。WDT由根据来自CPU21的中断信号Ir进行复位的计数器构成。CPU21在处于正常状态时以一定的周期产生该中断信号Ir，在每次提供该中断信号Ir时，WDT被复位反复从初始值开始进行计数。当CPU21成为异常状态时，由于该CPU21无法提供中断信号Ir，因此WDT继续计数，当溢出时，产生异常信号Ab，并将其提供给判定电路23。

当没有从异常状态检测单元22提供异常信号Ab时，判定电路23认为CPU21处于正常状态，判定为不能将该CPU21复位。当从异常状态检测单元22提供了异常信号Ab时，认为CPU21处于异常状态，判定为可以将该CPU21复位，当提供了复位信号Rs时，对该CPU21进行复位。

图3是表示判定电路23的一具体例的电路结构图，23a是S/R MM(置位/复位多谐振荡器)，23b是与门。

在该图中，S/R MM23a通过操作电源10(图1)的复位开关11(图1)而提供的高电平的复位信号Rs的终端沿(下降沿)被复位，并且通过来自状态检测单元22(图1)的异常信号Ab的开端沿被复位，当被复位时，输出高电平的Q输出。该Q输出成为与门23b一方的输入，复位信号Rs作为另一方输入被提供给与门。当根据来自状态检测单元22的异常信号Ab，S/RMM23a处于置位状态时，操作复位开关11而产生的复位信号Rs通过与门23b。该复位信号Rs被提供给CPU21(图1、图2)，对该CPU21进行复位。

然后，使用图1对该第一实施方式的动作进行说明。

在LAN20、串联电路30、CF40等组件的CPU21、31、41正常动作时，该系统未图示的、例如控制对象的设备正常进行动作，但是当这些组件的某个CPU成为异常状态时，控制对象设备的动作受到该CPU的异常状态的影响。由此，操作员可以识别出系统的某个组件发生了异常，当操作员识别出该异常并对复位开关11进行了操作时，产生复位信号Rs并提供给LAN20、串联电路30、CF40。

另一方面，在CPU成为异常状态的组件中，当假设该组件例如为LAN20时，如上所述，状态检测单元22检测到CPU21成为异常状态向判定电路23提供异常信号Ab，判定电路23认为CPU21处于异常状态，判定为可以对该CPU21进行复位。在该状态下从电源10提供了复位信号Rs时，该判定电路23将被提供的复位信号Rs提供给CPU21。由此，该CPU21被复位。

在此时作为CPU处于正常状态的组件的串联电路30和CF40中，由于状态检测单元32、42分别检测到CPU31、41的正常状态，所以不产生异常信号Ab，判定电路33、43分别认为CPU31、41处于正常状态，判定为不能将它们复位。因此，即使分别向CPU31、41提供复位信号Rs，CPU31、41也不会被复位，继续进行运算处理动作。

如此，即使在某个组件的CPU成为异常状态从而在系统中发生了异常时，即使操作员没有识别或者无法识别出在哪个组件中发生了异常，也可以在识别出系统成为异常时仅仅通过操作复位开关11，由此切实地只对成为异常状态的组件的CPU进行复位，可以避免将正常动作的组件的CPU也复位的不理想的状况。

而且，可以进行如下的处理：根据操作员对复位开关11的操作，即，因为是按照操作员的要求对成为异常状态的组件的CPU进行复位，因此该CPU的复位定时也可以由操作员来决定，例如，在对控制对象设备进行了规定的处理之后，或者如果可以确保成为异常状态的CPU的到目前为止的处理数据，则在确保了处理数据之后，操作复位开关11对成为异常状态的组件的CPU进行复位。这样，在可以确保处理数据的情况下，在启动复位后的CPU时，可以利用该确保的数据，成为异常状态之前的处理不会变得无用。

图4是表示本发明的多组件系统的第二实施方式的结构框图，26、36、46是复位信号生成电路，对于与图1对应的部分标注相同的符号并省略重复的说明。

在该图中，该第二实施方式在图1所示的第一实施方式中，在各组件，即LAN20、串联电路30、CF40中分别设置复位信号生成电路26、36、46，由此生成与操作复位开关11时的复位信号Rs相同格式的复位信号Rs′。生成复位信号Rs′的组件是在LAN20、串联电路30、CF40中的某一个组件的CPU成为异常时CPU处于正常状态的组件，该复位信号Rs′从判定电路被读入到CPU处于异常状态的组件中，对该处于异常状态的CPU进行复位。

这里，如图5所示，CPU21、RAM24、LAN I/F25被连接到PCI总线上，CPU21通过PCI总线50在RAM24中进行数据读出、数据写入来进行运算处理，并且进行LAN I/F25等各部的控制。另外，在CPU21上连接有状态检测单元22、判定电路23以及复位信号生成电路26，由此，如先前的第一实施方式相同，在CPU21成为异常状态时，根据在电源10中操作复位开关11而提供的复位信号Rs，该CPU21被复位，同时可以从复位信号生成电路26产生与该复位信号Rs相同格式的复位信号Rs′。另外，在该第二实施方式中，CPU21可以通过PCI总线50与其他的组件，即此时为串联电路30、CF40进行通信。

该结构在图1中的串联电路30、CF40中也相同，PCI总线50在这些LAN20、串联电路30、CF40不同的组件之间相互连接，在这些LAN20、串联电路30、CF30中进行后述的必要数据的通信。

在各组件的CPU21、31、41分别处于正常状态时，通过PCI总线50将表示处于正常状态的生存信号按照一定的时间间隔发送给其他的组件。因此，CPU21、31、41在分别处于正常状态时，始终识别其他组件的CPU是否处于正常状态。

因此，如果当前串联电路30的CPU31成为异常状态时，与第一实施方式相同，成为判定电路33判定为可以对CPU31进行复位的状态，与此同时，CPU31成为不对PCI总线50输出生存信息的状态。因此，在LAN20和CF40中，成为CPU21、41无法从串联电路30取得生存信号的状态。由此，这些CPU21、41识别出串联电路30的CPU31成为异常状态。

因此，CPU21、41中的某一方，例如CPU21对串联电路30进行规定的处理，在该处理结束后，控制复位信号生成电路26使其产生复位信号Rs′。该复位信号Rs′被提供给串联电路30和CF40，在串联电路30中，其判定电路33判定为可以对CPU31进行复位，并且使与门23b(图3)成为ON状态(即，判定电路33处于ON状态)，所以，在提供了在LAN20的复位信号生成电路26中产生的复位信号Rs′时，根据该复位信号Rs′对判定电路33进行复位。

此外，在复位信号生成电路26产生复位信号Rs′之前CPU21对串联电路30进行的上述规定的处理是指：例如，CPU21当检测到CPU31成为异常状态时，通过PCI总线50读入串联电路30的RAM34中的处理程序和数据，存储在RAM24中的处理，由此，可以确保直到成为异常状态为止的在CPU31中进行的处理的结果(处理数据)，而且，还可以通过其他的CPU或者在该CPU31启动时，继续进行从CPU31成为异常状态前不久开始的处理。由此，不会使到目前为止在CPU31中进行的处理结果无用，另外，还可以通过PCI总线50控制串行I/F35，可以继续执行串联电路30的处理。

另外，在CF40正常动作的情况下，成为其判定电路43认为CPU41处于正常状态从而判定为不能复位的状态。因此，在CF40中，由LAN20的复位信号生成电路26产生的复位信号Rs′被该判定电路43阻止，由此，CPU40不会被复位。

而且，在某个组件的CPU成为异常状态时，其余的所有组件的CPU可以从复位信号生成电路产生复位信号Rs′，但还可以对组件设定优先顺序，当某个组件的CPU成为异常状态时，剩余组件中的顺序最上位的组件的CPU从复位信号生成电路产生复位信号Rs′。

另外，在PCI总线50状况不良无法进行通信时，即使各个CPU21、31、41向该PCI总线50输出生存信息，但其中任何一个生存信息都不会被发送到其他组件的CPU。因此，在图4中，例如在串联电路30和CF40之间PCI总线状况不良时，LAN20的CPU21无法接收来自CF40的生存信息，认为该CF40的CPU41处于异常状态，从复位信号生成电路26产生复位信号Rs′。该复位信号被提供给CF40，但该CF40中的CPU41正在输出生存信号处于正常状态，因此，判定电路43判定为不能对CPU41进行复位，即使从LAN20提供了复位信号Rs′，也被判定电路43拒绝，CPU41不会被复位。

这样，即使在PCI50中发生不良状况，无法传递生存信息，处于正常状态的CPU也不会被复位，继续原样地进行处理。此外，此时，持续输出复位信号Rs′，由此可以容易地检测到PCI总线50的异常。

如上所述，在该第二实施方式中，可以得到与通过操作复位开关11的第一实施方式相同的效果，而且，即使操作员不操作开关，也可对于成为异常状态的组件的CPU，在不损失通过该CPU到目前为止的处理所得到的数据的状况下，自动使该CPU复位。

而且，在以上各实施方式中，状态检测单元22、32、42检测CPU21、31、41硬件方面的异常状态，但是，也可以设置例如作为程序中存在的不足，对软件方向的异常进行检测的单元，将其检测结果也提供给判定电路23、33、43，在成为CPU21、31、41软件方面的异常状态时，同样进行复位。

Claims (9)

1.一种通过公共总线连接多个至少具有CPU的组件而构成的多组件系统，其特征在于，

具备根据开关操作生成复位信号，并将其提供给各个所述组件的第一复位信号生成单元，以及

对于每个所述组件，具备判定可否进行所述CPU的复位的判定单元，

所述判定单元在所述CPU处于生成中断信号的正常状态时，禁止基于来自所述第一复位信号生成单元的所述复位信号的所述CPU的复位，

在所述CPU处于不生成所述中断信号的异常状态时，根据来自所述第一复位信号生成单元的所述复位信号对所述CPU进行复位。

2.根据权利要求1所述的多组件系统，其特征在于，

对于每个所述组件，具备检测所述CPU的状态的状态检测单元，

所述判定单元根据所述状态检测单元的检测结果，判定可否进行所述CPU的复位。

3.根据权利要求2所述的多组件系统，其特征在于，

所述状态检测单元是通过所述CPU生成的所述中断信号被复位，进行从初始值开始的计数的看门狗定时器，在所述计数溢出时检测出所述CPU的状态为异常。

4.一种通过公共总线连接多个至少具有CPU的组件而构成的多组件系统，其特征在于，

具备根据开关操作生成复位信号，并将其提供给各个所述组件的第一复位信号生成单元，以及

对于每个所述组件，具备判定可否进行所述CPU的复位的判定单元，

所述判定单元在所述CPU处于生成中断信号的正常状态时，禁止基于来自所述第一复位信号生成单元的所述复位信号的所述CPU的复位，

在所述CPU处于不生成所述中断信号的异常状态时，根据来自所述第一复位信号生成单元的所述复位信号对所述CPU进行复位，

所述组件各自的所述CPU在处于所述正常状态时，输出表示为正常状态 的生存信息，并通过所述公共总线提供给其他的所述组件，并且取得来自其他的所述组件的所述生存信息，由此判定其他的所述组件中的所述CPU是否处于所述正常状态，

具备对于每个所述组件设置的第二复位信号生成单元，其在所述CPU将其他所述组件中的所述CPU判定为处于所述异常状态时，生成复位信号并提供给各个所述组件的所述判定单元，对处于所述异常状态的CPU进行复位。

5.根据权利要求4所述的多组件系统，其特征在于，

对于每个所述组件具备检测所述CPU的状态的状态检测单元，

所述判定单元根据所述状态检测单元的检测结果判定可否进行所述CPU的复位。

6.根据权利要求5所述的多组件系统，其特征在于，

所述状态检测单元是通过所述CPU生成的所述中断信号被复位，进行从初始值开始的计数的看门狗定时器，在所述计数溢出时检测出所述CPU的状态为异常。

7.一种通过公共总线连接多个至少具有CPU的组件而构成的多组件系统，其特征在于，

具备根据开关操作生成复位信号，并将其提供给各个所述组件的第一复位信号生成单元，以及

对于每个所述组件，具备判定可否进行所述CPU的复位的判定单元，

所述判定单元在所述CPU处于生成中断信号的正常状态时，禁止基于来自所述第一复位信号生成单元的所述复位信号的所述CPU的复位，

在所述CPU处于不生成所述中断信号的异常状态时，根据来自所述第一复位信号生成单元的所述复位信号对所述CPU进行复位，

各个所述组件的所述CPU在处于所述正常状态时，输出表示为正常状态的生存信息，并通过所述公共总线提供给其他的所述组件，并且取得来自其他的所述组件的所述生存信息，由此判定其他的所述组件中的所述CPU是否处于所述正常状态，

具备对于每个所述组件设置的第二复位信号生成单元，其在所述CPU将其他所述组件中的所述CPU判定为处于所述异常状态时，生成复位信号并提 供给各个所述组件的所述判定单元，对处于所述异常状态的CPU进行复位，

所述组件的所述CPU各自在处于正常状态时，经由所述公共总线取得所述CPU成为异常状态的所述组件中的所述CPU的处理结果数据，然后从第二复位信号生成单元生成所述复位信号。

8.根据权利要求7所述的多组件系统，其特征在于，

对于每个所述组件，具备检测所述CPU的状态的状态检测单元，

所述判定单元根据所述状态检测单元的检测结果判定可否进行所述CPU的复位。

9.根据权利要求8所述的多组件系统，其特征在于，

所述状态检测单元是通过所述CPU生成的所述中断信号被复位，进行从初始值开始的计数的看门狗定时器，在所述计数溢出时检测出所述CPU的状态为异常。 

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