CN101304029B - 半导体装置及其制造方法 - Google Patents

Abstract

本发明涉及一种半导体装置及其制造方法。在现有的半导体装置中，由于构成ISO的P型埋入层的横向扩散宽度扩展等，存在ISO的形成区域难以变窄这样的问题。在本发明的半导体装置中，在P型基板(6)上形成2层的EPI(7)、(8)。在基板(6)及EPI(7)、(8)中形成ISO(1)、(2)、(3)，划分为多个岛。ISO(1)连结L-ISO(9)、M-ISO(10)及U-ISO(11)而形成。在L-ISO(9)和U-ISO(11)之间配置M-ISO(10)，使L-ISO(9)的横向扩散宽度(W1)变窄。通过该结构，使ISO(1)的形成区域变窄。

Description

半导体装置及其制造方法

技术领域

本发明涉及半导体装置及其制造方法。

背景技术

作为现有半导体装置的一个实施例，已知有下述NPN晶体管281的结构。如图25所示，在P型半导体基板282上形成N型外延层(下面称作EPI。)283。在EPI 283中，形成从基板282表面向上下方向扩散的P型埋入扩散层(下面称作埋入层)284、285，和从EPI 283表面扩散的P型扩散层286、287。然后，通过连结埋入层284、285和扩散层286、287而构成的分离区域(下面称作ISO)288、289，将EPI 283划分为多个岛区(以下称作岛)。在一个岛中，例如形成NPN晶体管281。NPN晶体管281主要由作为集电极区域的N型埋入层290、作为基极区域的P型扩散层291和作为发射极区域的N型扩散层292形成。此外，通过对埋入层284、285进行专门的热处理来进行扩散。另一方面，对扩散层286、287也进行专门的热处理，进行扩散。通过该热扩散工序，使埋入层284、285和扩散层286、287连结，形成ISO 288、289(例如，参照专利文献1)。

专利文献1(日本)特开平9-283646号公报(第3-4、6页，第1、5-7图)。

如上所述，在现有的半导体装置中，考虑NPN晶体管281的耐压来决定EPI 283的膜厚。例如，在同一基板282上形成功率用半导体元件和控制用半导体元件的情况下，根据功率用半导体元件的耐压特性，决定EPI 283的膜厚。而且，埋入层284、285从基板282表面向EPI 283蠕升。另一方面，P型扩散层286、287从EPI 283的表面蠕降。利用该结构，埋入层284、285，对应其蠕升的量，其横向的扩散宽度W23、W24也就会变宽。其结果，存在难以缩小ISO 288、289的形成区域这样的问题。

此外，在现有的半导体装置中，在基板282上形成EPI 283。在通过ISO288、289划分的EPI 283中形成NPN晶体管281。并且，EPI 283为N型低杂质浓度区域。根据位置对准精度，埋入层284和扩散层291的形成区域偏移，两个扩散层284、291之间的分离距离L9变短，耗尽层扩展的区域变窄。而且，在NPN晶体管281中，基极区域-ISO之间变得容易短路，存在难以得到希望的耐压特性这样的问题。此外，由于分离距离L9的偏差，NPN晶体管281的耐压特性不稳定。

另外，在现有的半导体装置中，为了实现NPN晶体管281的希望的耐压，必须确保扩散层291和埋入层284的分离距离L9在一定距离。同样，扩散层291和扩散层286的分离距离L10也必须确保在一定距离。但是，由于埋入层284和扩散层286的横向的扩散宽度W23、W25的扩宽，就存在NPN晶体管281的器件尺寸难以缩小这样的问题。

此外，在现有的半导体装置的制造方法中，为了使埋入层284、285和扩散层286、287连结，进行上述2次热扩散工序。通过该制造方法，埋入层284、285，按照其蠕升量，其横向的扩散宽度W23、W24也就会扩宽。此外，通过该热扩散工序，N型埋入层290也向EPI 283表面侧蠕升。其结果，存在ISO 288、289的形成区域及NPN晶体管281的器件尺寸难以缩小这样的问题。

进一步地，如图26所示，说明NPN晶体管301、302隔着ISO 303相邻接的结构。给NPN晶体管301的集电极区域施加接地电压(GND)，给NPN晶体管302的集电极区域施加电源电压(Vcc)。在这种情况下，在NPN晶体管302中，在P型ISO 303和P型半导体基板304与N型EPI 305和N型埋入层306的PN结合区施加反向偏压。并且，耗尽层从PN结合区向着P型ISO 303及P型基板304侧扩宽。

此时，在ISO 303中，P型埋入层307和P型扩散层308的重叠区域的杂质浓度为低浓度时，如点划线所示，耗尽层向着NPN晶体管301侧扩宽。而且，耗尽层扩宽到N型埋入层309时，NPN晶体管301、302之间的集电极区域就会短路，存在产生漏电流的问题。另一方面，为了防止此漏电流，就必须使埋入层307及扩散层308扩散得更宽，提高重叠区域的杂质浓度。在这种情况下，埋入层307的扩散宽度W26及扩散层308的扩散宽度W27变宽，存在NPN晶体管301、302的器件尺寸难以缩小这样的问题。

发明内容

鉴于上述各情况成就了本发明，在本发明的半导体装置中，其特征在于，具有：一导电型的半导体基板；在上述半导体基板上形成的逆导电型的第一外延层；在上述第一外延层上形成的逆导电型的第二外延层；和将上述第一及第二外延层划分为多个岛的一导电型的分离区域，连结一导电型的第一埋入扩散层、一导电型的第二埋入扩散层、一导电型的第一扩散层而形成上述分离区域，其中，上述第一埋入扩散层跨越上述半导体基板、上述第一外延层及第二外延层而形成，上述第二埋入扩散层形成于上述第二外延层，上述第一扩散层形成于上述第二外延层。

此外，在本发明的半导体装置的制造方法中，其特征在于，具有：准备一导电型的半导体基板，在上述半导体基板上形成逆导电型的第一外延层的工序；在上述第一外延层离子注入形成一导电型的第一埋入扩散层的杂质之后，在上述第一外延层上形成逆导电型的第二外延层的工序；从上述第二外延层的表面注入形成一导电型的第二埋入扩散层的杂质之后，接着注入形成一导电型的扩散层的杂质，通过热扩散连结上述一导电型的第一埋入扩散层、上述一导电型的第二埋入扩散层及上述一导电型的扩散层而形成分离区域的工序。

在本发明中，在深度方向形成多个构成分离区域(下面称作ISO)的扩散层，降低各个扩散层的蠕升量或者蠕降量。通过该结构，可使ISO的形成区域变窄。

此外，在本发明中，在基板上形成2层的外延层(下面称作EPI)。通过该结构，使在第一层的EPI中形成的ISO的扩散宽度变窄，使ISO的形成区域变窄。

此外，在本发明中，在NPN晶体管的基极区域和ISO之间，连结、配置N型埋入扩散层(下面称作埋入层)和N型扩散层。通过该结构，基极区域-ISO之间成为不易短路的结构，提高了NPN晶体管的耐压特性。

此外，在本发明中，在NPN晶体管的基极区域和ISO之间形成N型扩散层。通过该结构，基极区域-ISO之间成为不易短路的结构，提高了NPN晶体管的耐压特性。

此外，在本发明中，在NPN晶体管的基极区域和ISO之间配置的N型扩散层为三重扩散结构。通过该结构，基极区域-ISO之间成为更加不易短路的结构。

此外，在本发明中，从第二层的EPI表面连续进行构成ISO的埋入层及扩散层的离子注入工序。通过该制造方法，能够削减使该埋入层扩散的专用的热扩散工序，能够防止ISO的形成区域的扩展。

此外，在本发明中，从第二层的EPI表面连续进行构成ISO的埋入层及扩散层的离子注入工序。通过该制造方法，能够削减掩模片数，能够降低制造成本。

此外，在本发明中，形成LOCOS氧化膜之后，形成构成ISO的扩散层。通过该制造方法，能够降低在上述扩散层的形成区域表面及其附近区域发生结晶缺陷。

此外，在本发明中，通过共同工序形成构成ISO的扩散层和构成MOS晶体管的背栅极区域的扩散层。通过该制造方法，能够减少热扩散工序，抑制ISO形成区域的扩展。

附图说明

图1是说明本发明实施方式的半导体装置的剖面图。

图2是说明本发明实施方式的半导体装置的剖面图。

图3是说明本发明实施方式的半导体装置制造方法的剖面图。

图4是说明本发明实施方式的半导体装置制造方法的剖面图。

图5是说明本发明实施方式的半导体装置制造方法的剖面图。

图6是说明本发明实施方式的半导体装置制造方法的剖面图。

图7是说明本发明实施方式的半导体装置制造方法的剖面图。

图8是说明本发明实施方式的半导体装置制造方法的剖面图。

图9是说明本发明实施方式的半导体装置制造方法的剖面图。

图10是说明本发明实施方式的半导体装置制造方法的剖面图。

图11是说明本发明实施方式的半导体装置制造方法的剖面图。

图12是说明本发明实施方式的半导体装置制造方法的剖面图。

图13是说明本发明实施方式的半导体装置制造方法的剖面图。

图14是说明本发明实施方式的半导体装置制造方法的剖面图。

图15是说明本发明实施方式的半导体装置制造方法的剖面图。

图16是说明本发明实施方式的半导体装置制造方法的剖面图。

图17是说明本发明实施方式的半导体装置制造方法的剖面图。

图18是说明本发明实施方式的半导体装置的(A)剖面图、(B)平面图。

图19(A)是用于说明本发明实施方式的分离区域的杂质浓度和扩散深度的图、(B)是说明分离区域的剖面图。

图20是说明本发明实施方式的半导体装置制造方法的剖面图。

图21是说明本发明实施方式的半导体装置制造方法的剖面图。

图22是说明本发明实施方式的半导体装置制造方法的剖面图。

图23是说明本发明实施方式的半导体装置的(A)剖面图、(B)平面图。

图24(A)是说明本发明实施方式的分离区域的剖面图、(B)是说明按照浓度分布示出的分离区域的图。

图25是说明现有实施方式的半导体装置的剖面图。

图26是说明现有实施方式的半导体装置的剖面图。

附图标记说明

1  分离区域

2  分离区域

3  分离区域

4  NPN晶体管

5  N沟道型MOS晶体管

6  P型单晶硅基板

7  N型外延层

8  N型外延层

9  P型埋入扩散层

10 P型埋入扩散层

11 P型扩散层

21 N型扩散层

23 N型扩散层

具体实施方式

下面参照图1说明本发明第一实施方式的半导体装置。

如图1所示，在整个IC上以格子状形成分离区域(下面称作ISO)1～3，在由该ISO包围的岛区(下面称作岛)中形成各种各样的半导体元件。如图所示，在一侧的岛形成NPN晶体管4，在另一侧的岛形成N沟道型MOS晶体管5。

首先，如图所示，ISO 1～3贯通P型单晶硅基板6上的第一层及第二层N型外延层(下面称作EPI)7、8，划分为多个岛。ISO 1～3由雪人状的3个扩散层构成。例如，ISO 1～3分别由从下开始的P型埋入扩散层(下面称作埋入层)9、10、12、13、15、16及P型扩散层11、14、17构成。而且，在图1所示截面中，ISO 1～3虽然被单个示出，但却是以包围岛的方式一体形成的。

第一层EPI 7形成在基板6上。第二层EPI 8形成在EPI 7上。

跨越基板6、第一层及第二层EPI 7、8形成P型埋入层9、12、15(下面称作L-ISO 9、12、15)。由第一层EPI 7表面离子注入该L-ISO。

P型埋入层10、13、16(下面称作M-ISO 10、13、16)形成在第二层EPI 8中。M-ISO 10、13、16与L-ISO 9、12、15连结。由第二层EPI 8表面离子注入该M-ISO。

P型埋入层11、14、17(下面称作U-ISO 11、14、17)形成在第二层EPI 8中。U-ISO 11、14、17与M-ISO 10、13、16连结。由第二层EPI 8表面离子注入该U-ISO。

如图所示，在ISO1中，在L-ISO 9和U-ISO 11之间配置M-ISO 10。然后，M-ISO 10连结由第一层EPI 7蠕升的L-ISO 9和由第二层EPI 8表面蠕降的U-ISO 11。通过该结构，可降低L-ISO 9的蠕升量，还可大幅降低L-ISO9向横向的扩散宽度W1。即，由于ISO 1的形成区域由L-ISO 9向横向的扩散宽度W1决定，因此可大幅降低ISO 1的形成区域。

同样，在ISO 2、3中，L-ISO 12、15的扩散宽度W2、W3也大幅变窄，因此也大幅降低了ISO2、3的形成区域。此外，在ISO 1～3中，通过形成了M-ISO 10、13、16，降低U-ISO 11、14、17的蠕降量，降低该U-ISO的向横向的扩散宽度W4～W6。

此外，在基板6上堆积2层EPI 7、8。第一层EPI 7的膜厚例如为0.6μm，第二层EPI 8的膜厚例如为1.0μm。通过这种结构，使第一层EPI 7的膜厚变薄。而且，降低了L-ISO 9、12、15的蠕升量，还大幅降低了向其横向的扩散宽度W1～W3。并且，大幅降低了ISO 1～3的形成区域。

其次，NPN晶体管4主要由基板6，第一层和第二层EPI 7、8，作为集电极区域的N型埋入层18，作为基极区域的P型扩散层19，作为发射极区域的N型扩散层20，N型埋入层21、22和N型扩散层23、24构成。

跨越第一层及第二层EPI7、8形成N型埋入层21、22。该N型埋入层配置在P型扩散层19和ISO 1、2之间。

N型扩散层23、24形成在第二层EPI 8中。N型扩散层23与N型埋入层21连结，N型扩散层24与N型埋入层22连结。而且，该N型扩散层配置在P型扩散层19和ISO 1、2之间。虽然图中未示出，但是，例如，该N型扩散层包围P型扩散层19的周围被配置为一环状。

LOCOS氧化膜(下面称作LOCOS)25～27形成在EPI 8上。在LOCOS25～27的平坦部，其膜厚例如为3000～

左右。在LOCOS25、27的下方，形成ISO 1、2。

绝缘层28形成在EPI 8上面。由NSG(Nondoped Silicate Glass：未掺杂硅酸盐玻璃)膜及BPSG(Boron Phospho Silicate Glass：硼磷硅酸盐玻璃)膜等形成绝缘层28。然后，通过干蚀刻在绝缘层28中形成接触孔29～31.

在接触孔29～31中，选择性形成例如由Al-Si膜、Al-Si-Cu膜、Al-Cu膜等构成的铝合金膜，从而形成发射极32、基极33及集电极34。此时，集电极34通过接触孔31与N型扩散层24连接。然后，利用N型扩散层24和N型埋入层22，来降低集电极区域中的薄层电阻(シ一ト抵抗)值。而且，上述发射极32、基极33及集电极34也可以在上述接触孔29～31中埋入钨(W)等金属插塞、在其上形成铝合金膜。

其次，N沟道型MOS晶体管5主要由基板6，第一层及第二层EPI 7、8，N型埋入层35，作为背栅区域的P型扩散层36、37，作为源极区域的N型扩散层38、40，作为漏极区域的N型扩散层39、41和栅极42构成。

跨越基板6和第一层EPI 7形成N型埋入层35。

P型扩散层36形成在第一层及第二层EPI 7、8中，作为背栅区域使用。P型扩散层37与P型扩散层36重叠形成，作为背栅引出区域使用。

N型扩散层38、39形成在P型扩散层36中。N型扩散层38作为源极区域使用。N型扩散层39作为漏极区域使用。在N型扩散层38中形成N型扩散层40，在N型扩散层39中形成N型扩散层41。利用该结构，漏极区域成为DDD(Double Diffused Drain：双扩散漏)结构。并且，位于N型扩散层38、39之间的P型扩散层36作为沟道区域使用。在作为沟道区域使用的EPI 8上面形成栅氧化膜43。

栅电极42形成在栅氧化膜43上面。例如由多晶硅膜和硅化钨(タングステンシリサイド)膜成为希望的膜厚来形成栅电极42。虽然图中未示出，但是在硅化钨膜的上面形成氧化硅膜。

LOCOS 27、44、45形成在EPI 8上。

绝缘层28形成在EPI 8上面。然后，通过干蚀刻在绝缘层28中形成接触孔46～48。

在接触孔46～48中，与上述一样选择地形成铝合金膜，形成源极49、漏极50及背栅极51。而且，上述源极49、漏极50及背栅极51可以在上述接触孔46～48内埋入钨(W)等金属插塞，在其上形成铝合金膜。

在后面将详细描述半导体装置的制造方法，其削减了用于扩散各L-ISO9、12、15、M-ISO 10、13、16及U-ISO 11、14、17的专用热扩散工序。特别地，由于省略了用于扩散L-ISO 9、12、15的专用热扩散工序，因此降低了N型埋入层18、35的蠕升量，能够减薄EPI 7、8的膜厚。

在现有的结构中，EPI 283(参照图25)的膜厚例如为2.1μm，但是在本实施方式中，第一及第二层EPI 7、8的总计膜厚例如为1.6μm。特别地，由于减薄了第一层EPI 7的膜厚，并且通过使L-ISO 9的横向的扩散宽度W1变窄，就能够使P型扩散层19和L-ISO 9的分离距离L1变窄。此外，如上所述，通过使U-ISO 11的横向的扩散宽度W4变窄，就能够使P型扩散层19和U-ISO 11的分离距离L2变窄。在现有的结构中，P型扩散层291(参照图25)和P型埋入层284(参照图25)的分离距离L9(参照图25)例如为1.7μm，P型扩散层291和P型扩散层286(参照图25)的分离距离L10(参照图25)，例如为2.0μm。但是，在本实施方式中，分离距离L1例如为1.32μm，分离距离L2例如为1.58μm。结果是，在维持NPN晶体管4的耐压特性的同时，使基极区域-ISO之间变窄，缩小NPN晶体管4的器件尺寸。

更进一步地，如上所述，在P型扩散层19和P型ISO1、2之间，配置连结的N型埋入层21和N型扩散层23以及连结的N型埋入层22和N型扩散层24。通过配置上述连结的N型埋入层21、扩散层23及上述连结的N型埋入层22、扩散层24，因此P型扩散层19和P型ISO 1、2之间的EPI 7、8的杂质浓度变高。通过该结构，对于自P型扩散层19和N型EPI 8的PN结合区扩展的耗尽层，向N型EPI 8侧扩宽的耗尽层变得难以扩展。同样，对于自P型ISO 1、2和N型EPI 7、8的PN结区扩展的耗尽层，向N型EPI7、8侧扩宽的耗尽层变得难以扩展。因此，通过用上述连结的N型埋入层21、扩散层23及上述连结的N型埋入层22、扩散层24来调整上述耗尽层的扩展，源极区域-ISO之间就不易短路，提高了NPN晶体管4的耐压特性。

而且，在本实施方式中，在ISO 1～3中，虽然对在L-ISO 9、12、15和U-ISO 11、14、17之间仅配置M-ISO 10、13、16的情况进行了说明，但是并不限于这种情况。例如，在该L-ISO和该U-ISO之间也可以配置多段P型埋入层。

此外，在本实施方式中，能够根据NPN晶体管4的耐压特性对上述连结的N型埋入层21、扩散层23及上述连结的N型埋入层22、扩散层24的配置区域进行种种设计变更。例如，在用P型扩散层19和P型ISO 1、2的分离距离确保希望的耐压特性的区域，不必配置上述连结的N型埋入层21、扩散层23及上述连结的N型埋入层22、扩散层24。即，在P型扩散层19和P型ISO 1、2的分离距离短的区域，只要至少配置上述连结的N型埋入层21、扩散层23及上述连结的N型埋入层22、扩散层24即可。另外，在不脱离本发明精神的范围内，可以进行各种变化。

下面参照图2说明本发明第二实施方式的半导体装置。

如图2所示，在由ISO 61～63划分的一个岛中形成NPN晶体管64，在另一岛中形成N沟道型MOS晶体管65。而且，虽然图中未示出，但是在其它岛中形成P沟道型MOS晶体管、PNP晶体管等。

首先，与第一实施例相同，如图所示，ISO 61～63贯通P型单晶硅基板66上的第一层及第二层N型EPI 67、68，划分出多个岛。ISO 61由P型埋入层69(下面称作L-ISO 69)、P型埋入层70(下面称作M-ISO 70)及P型扩散层71(下面称作U-ISO 71)构成。同样，ISO 62由P型埋入层72、73(下面称作L-ISO 72、M-ISO 73)及P型扩散层74(下面称作U-ISO 74)构成。ISO 63由P型埋入层75、76(下面称作L-ISO 75、M-ISO 76)及P型扩散层77(下面称作U-ISO 77)构成。

第一层EPI 67形成在基板66上。第二层EPI 68形成在第一层EPI 67上。

跨越基板66、第一层及第二层EPI 67、68形成L-ISO 69、72、75。

M-ISO 70、73、76形成在第二层EPI 68上。M-ISO 70、73、76与L-ISO69、72、75连结。

U-ISO71、74、77形成在第二层EPI 68上。U-ISO 71、74、77与M-ISO70、73、76连结。

如图所示，在ISO 61中，在L-ISO 69和U-ISO 71之间配置M-ISO 70。然后，M-ISO 70连结从EPI 67蠕升的L-ISO 69和从EPI 68表面蠕降的U-ISO71。

通过该结构，降低L-ISO 69的蠕升量，也大幅降低了向L-ISO的横向的扩散宽度W7。即，由于ISO 61的形成区域由向L-ISO 69的横向的扩散宽度W7决定，因此大幅降低了ISO 61的形成区域。而且，同样，在ISO 62、63中，也使L-ISO 72、75的扩散宽度W8、W9大幅变窄，也大幅降低了ISO62、63的形成区域。此外，向U-ISO 71、74、77的横向的扩散宽度W10～W12也降低了。

更进一步地，在基板66上堆积2层EPI 67、68。第一层EPI 67的膜厚例如为0.6μm，第二层EPI 68的膜厚例如为1.0μm。通过该结构，第一层EPI 67的膜厚变薄。结果，L-ISO 69、72、75的蠕升量减小，其横向的扩散宽度W7～W9也大幅降低。并且，大幅降低了ISO 61～63的形成区域。

其次，NPN晶体管64主要由基板66，EPI 67、68，作为集电极区域的N型埋入层78，作为基极区域的P型扩散层79，作为发射极区域的N型扩散层80以及N型扩散层81～86构成。

N型扩散层81～86形成在第二层EPI 68中。N型扩散层81、83、85分别重叠地形成，N型扩散层82、84、86分别重叠地形成。而且，N型扩散层81～86配置在P型扩散层79和ISO 61、62之间。虽然图中未示出，但是，例如N型扩散层81和N型扩散层82包围P型扩散层79的周围被配置为一环状。而且，N型扩散层83和N型扩散层84及N型扩散层85和N型扩散层86也同样包围P型扩散层79的周围被配置为一环状。

LOCOS87～89形成在EPI 68上。在LOCOS 87、89的下方形成P型ISO61、62。

绝缘层90形成在EPI 68上面。由NSG膜及BPSG膜等形成绝缘层90。然后，通过干蚀刻在绝缘层90中形成接触孔91～93。

在接触孔91～93中，与第一实施例相同，选择性形成铝合金膜，从而形成发射极94、基极95及集电极96。此时，集电极96通过接触孔93与N型扩散层86连接。然后，利用N型扩散层82、84、86，来降低集电极区域中的薄层电阻值。

其次，N沟道型MOS晶体管65主要由基板66，EPI 67、68，N型埋入层97，作为背栅区域的P型扩散层98、99，作为源极区域的N型扩散层100、102，作为漏极区域的N型扩散层101、103，和栅极104构成。

跨越基板66和EPI 67形成N型埋入层97。

P型扩散层98形成在EPI 67、68中，作为背栅区域使用。P型扩散层99与P型扩散层98重叠地形成，作为背栅引出区域使用。

N型扩散层100、101形成在P型扩散层98中。N型扩散层100作为源极区域使用。N型扩散层101作为漏极区域使用。在N型扩散层100形成N型扩散层102，在N型扩散层101形成N型扩散层103。通过该结构，漏极区域成为DDD结构。并且，位于N型扩散层100、101之间的P型扩散层98作为沟道区域使用。在作为沟道区域使用的EPI 68上面形成栅氧化膜105。

栅电极104形成在栅氧化膜105上面。例如由多晶硅膜和硅化钨膜成为希望的膜厚来形成栅电极104。虽然图中未示出，但是在硅化钨膜的上面形成氧化硅膜。

LOCOS 89、106、107形成在EPI 68上。

绝缘层90形成在EPI 68上面。然后，通过干蚀刻在绝缘层90中形成接触孔108～110。

在接触孔108～110中，选择地形成铝合金膜，形成源极111、漏极112及背栅极113。

在后面将详细描述半导体装置的制造方法，其削减了用于扩散各L-ISO69、72、75、M-ISO 70、73、76及U-ISO 71、74、77的专用热扩散工序。特别地，由于省略了用于扩散L-ISO 69、72、75的专用热扩散工序，因此能够降低N型埋入层78、97的蠕升量，减薄EPI 67、68的膜厚。

在现有的结构中，EPI 283(参照图25)的膜厚例如为2.1μm，但是在本实施方式中，EPI 67、68的总计膜厚例如为1.6μm。特别地，通过减薄了第一层EPI 67的膜厚，并且使L-ISO 69的横向的扩散宽度W7变窄，就能够使P型扩散层79和L-ISO 69的分离距离L3变窄。此外，如上所述，通过使U-ISO 71的横向的扩散宽度W10变窄，就能够使P型扩散层79和U-ISO 71的分离距离L4变窄。

在现有的结构中，P型扩散层291(参照图25)和P型埋入层284(参照图25)的分离距离L9(参照图25)例如为1.7μm，P型扩散层291和P型扩散层286(参照图25)的分离距离L10(参照图25)例如为2.0μm。但是，在本实施方式中，分离距离L3例如为1.23μm，分离距离L4例如为1.55μm。结果是，在维持NPN晶体管64的耐压特性的同时，使基极区域-ISO之间变窄，缩小了NPN晶体管64的器件尺寸。

并且，如上所述，在P型扩散层79和P型ISO 61、62之间，配置N型扩散层81～86。通过配置N型扩散层81～86，P型扩散层79和P型ISO 61、62之间的EPI 67、68的杂质浓度变高。通过该结构，对于自P型扩散层79和N型EPI 68的PN结合区扩展的耗尽层，向N型EPI 68侧扩展的耗尽层变得难以扩展。同样，对于自P型ISO 61、62和N型EPI 67、68的PN结区扩展的耗尽层，向N型EPI 67、68侧扩展的耗尽层难以扩展。由此，通过用N型扩散层81～86来调整上述耗尽层的扩展，使得源极区域-ISO之间不易短路，提高了NPN晶体管64的耐压特性。

而且，在本实施方式中，在ISO 61～63中，虽然对在L-ISO 69、72、75和U-ISO 71、74、77之间仅配置M-ISO 70、73、76的情况进行了说明，但是并不限于这种情况。例如，在该L-ISO和该U-ISO之间可以配置多段P型埋入层。

此外，在本实施方式中，能够根据NPN晶体管64的耐压特性对上述N型埋入层81～86的配置区域进行种种设计变更。例如，在用P型扩散层79和P型ISO 61、62的分离距离确保希望的耐压特性的区域，不必配置N型扩散层81～86。即，在P型扩散层79和P型ISO 61、62的分离距离短的区域，只要至少配置N型扩散层81～86即可。

此外，在本实施方式中，虽然说明了N型扩散层81、83、85及N型扩散层82、84、86分别重叠地形成的情况，但是并不限于这种情况。例如，也可以是仅N型扩散层81、82的情形。此外，也可以是N型扩散层81、83及N型扩散层82、84分别重叠的二重扩散结构。此外，还可以是分别四重扩散结构等的更多重扩散结构的情况。另外，在不脱离本发明精神的范围内，可以进行各种变化。

下面，参照图3～图9说明本发明第3实施方式的半导体装置的制造方法。而且，由于图3～图9所示的半导体装置的制造方法是图1所示的半导体装置的制造方法，因此相同的构成部件用相同的标记表示。

首先，如图3所示，准备P型单晶硅基板6。在基板6上形成氧化硅膜121，为了在N型埋入层122、123的形成区域上形成开口部，选择地除去氧化硅膜121。然后，使用氧化硅膜121作为掩模，在基板6表面涂覆包含N型杂质例如锑(Sb)的液态浆(液体ソ一ス)124。其后，热扩散锑(Sb)，形成N型埋入层122、123之后，除去氧化硅膜121及液态浆124。

然后，如图4所示，在基板6上形成第一层N型EPI 7。此时，按膜厚为0.5～0.7μm左右形成EPI 7。通过该EPI 7形成工序中的热处理，热扩散上述N型埋入层122、123(参照图3)，形成N型埋入层18、35。

然后，在EPI 7上形成氧化硅膜125，使用离子注入技术，形成N型扩散层126、127。其后，在氧化硅膜125上形成光致抗蚀剂128，在P型埋入层129～131的形成区域上的光致抗蚀剂128中形成开口部。其后，从EPI 7的表面离子注入P型杂质例如硼(B+)。然后，除去光致抗蚀剂128及氧化硅膜125。

然后，如图5所示，在EPI 7上形成第二层N型EPI 8。此时，按膜厚为0.9～1.1μm左右，形成EPI 8。通过该EPI 8形成工序中的热处理，热扩散上述N型埋入层126、127(参照图4)及上述P型埋入层129、130、131(参照图4)，形成N型埋入层21、22及L-ISO 9、12、15。

其后，在EPI 8上形成氧化硅膜132，在氧化硅膜132上形成光致抗蚀剂133。然后，在N型扩散层134、135的形成区域上的光致抗蚀剂133中形成开口部。从EPI 8的表面离子注入N型杂质例如磷(P+)。

其次，如图6所示，除去光致抗蚀剂133(参照图5)，经热扩散，形成N型扩散层23、24之后，除去氧化硅膜132(参照图5)。然后，在EPI 8的希望区域中形成LOCOS 25～27、44、45。在EPI 8上面形成氧化硅膜136，在氧化硅膜136上形成光致抗蚀剂137。然后，在P型埋入层138～141的形成区域上的光致抗蚀剂137中形成开口部。此后，从EPI 8的表面离子注入P型杂质例如硼(B++)。

然后，不对P型埋入层138～141进行热扩散，使用相同光致抗蚀剂137进行第二次离子注入。从光致抗蚀剂137上离子注入P型杂质例如硼(B+)。通过此第二次的离子注入工序，形成P型扩散层142～145。即，在本实施方式中，削减了用于分别热扩散P型埋入层138～141及P型扩散层142～145的专用热扩散工序。

在此，形成LOCOS 25、27、44、45之后，从LOCOS 25、27、44、45上离子注入硼(B++、B+)。通过该制造方法，能够防止从因离子注入分子级别比较大的硼(B++、B+)而受到损害的EPI 8的表面、产生由LOCOS 25、27、44、45形成时的热引起的结晶缺陷。即，通过在LOCOS形成后离子注入硼，就能够防止在上述损害区域施加LOCOS形成时的热。

接着，如图7所示，除去光致抗蚀剂137(参照图6)，经热扩散，形成M-ISO 10、13、16、U-ISO 11、14、17及P型扩散层36之后，除去氧化硅膜136(参照图6)。在下面的说明中，P型埋入层140(参照图6)和P型扩散层144(参照图6)通过热扩散而连结，成为P型扩散层36。

如上所示，在第一次离子注入工序之后，不进行热扩散工序，接着进行第二次离子注入工序之后，进行热扩散工序。通过该制造方法，利用1次热扩散工序形成M-ISO 10、13、16、U-ISO 11、14、17及P型扩散层36。即，通过省略第一次及第二次的离子注入后的专用热扩散工序，就能够抑制L-ISO 9、12、15的横向扩散宽度W1～W3(参照图1)，使ISO 1～3(参照图1)的形成区域也变窄。

并且，在第一次离子注入工序中，通过与第二次离子注入工序相比以高加速电压进行离子注入。然后，在L-ISO 9、12、15的附近形成M-ISO 10、13、16。通过该制造方法，在降低L-ISO 9、12、15的蠕升量的同时，还能够确实连结M-ISO 10、13、16和L-ISO 9、12、15。

进而，通过使L-ISO 9、12、15的杂质浓度成为低浓度，来抑制L-ISO 9、12、15的横向扩散宽度W1～W3，就能够使ISO 1～3的形成区域也变窄。同样，由于降低了U-ISO 11、14、17的蠕降量，就能够抑制U-ISO 11、14、17的横向的扩散宽度W4～W6(参照图1)。

其后，在EPI 8上形成栅氧化膜43。然后，在栅氧化膜43上形成由例如多晶硅膜、硅化钨膜构成的栅极42。其后，在作为栅氧化膜43使用的氧化硅膜上形成光致抗蚀剂146。然后，在N型扩散层147、148的形成区域上的光致抗蚀剂146中形成开口部。然后，由EPI 8表面，离子注入N型杂质例如磷(P+)。此时，利用LOCOS 27、44及栅极42作为掩模，能够形成位置精度良好的N型扩散层147、148。其后，除去光致抗蚀剂146，进行热扩散。而且，通过该热扩散工序，使N型扩散层147、148热扩散，形成N型扩散层38、39(参照图8)。

然后，如图8所示，在栅氧化膜43上形成光致抗蚀剂149。然后，在P型扩散层150的形成区域上的光致抗蚀剂149中形成开口部。从EPI 8表面离子注入P型杂质例如硼(B)。其后，除去光致抗蚀剂149，进行热扩散。而且，通过该热扩散工序，使P型扩散层150热扩散，形成P型扩散层19(参照图9)。

最后，如图9所示，在形成N型扩散层20、40、41之后，形成P型扩散层37。其后，在EPI 8上作为绝缘层28，例如，堆积NSG膜及BPSG膜等。然后，通过干蚀刻，在绝缘层28中形成接触孔29～31、46～48。在接触孔29～31、46～48中选择地形成例如由Al-Si膜、Al-Si-Cu膜、Al-Cu膜等构成的铝合金膜，形成发射极32、基极33、集电极34、源极49、漏极50及背栅极51。

而且，在本实施方式中虽然说明了，当形成构成ISO的扩散层时，自LOCOS 25～27、44、45上，使用相同抗蚀剂掩模、连续进行2次离子注入工序的情况，但是并不限于这种情况。例如，也可以是自LOCOS 25～27、44、45上，使用相同抗蚀剂掩模，连续进行3次以上的离子注入工序，在L-ISO 9、12、15和U-ISO 11、14、17之间形成多段P型埋入层的情况。另外，在不脱离本发明精神的范围内，可以进行各种变更。

然后，参照图10～图17说明本发明的第4实施方式的半导体装置制造方法。而且，由于图10～图17所示的半导体装置制造方法为图2所示的半导体装置的制造方法，因此使用相同的标记表示相同构成部件。

首先，如图10所示，准备P型单晶硅基板66。在基板66上形成氧化硅膜161，为了在N型埋入层162、163的形成区域上形成开口部，选择地除去氧化硅膜161。然后，使用氧化硅膜161作为掩模，在基板66的表面涂覆包含N型杂质例如锑(Sb)的液态浆164。其后，热扩散锑(Sb)，形成N型埋入层162、163之后，除去氧化硅膜161及液态浆164。

然后，如图11所示，在基板66上形成第一层N型EPI 67。此时，按膜厚为0.5～0.7μm左右形成EPI 67。通过该EPI 67形成工序中的热处理，热扩散上述N型埋入层162、163(参照图10)，形成N型埋入层78、97。

然后，在EPI 67上形成氧化硅膜165，在氧化硅膜165上形成光致抗蚀剂膜166。然后，在P型埋入层167～169的形成区域上的光致抗蚀剂166中形成开口部。其后，从EPI 67的表面离子注入P型杂质例如硼(B++)。然后，除去光致抗蚀剂166及氧化硅膜165。

然后，如图12所示，在EPI 67上形成第二层N型EPI 68。此时，按膜厚为0.9～1.1μm左右形成EPI 68。通过该EPI 68形成工序中的热处理，热扩散上述P型埋入层167～169(参照图11)，形成L-ISO 69、72、75。

其后，在EPI 68上形成氧化硅膜170后，在氧化硅膜170上形成光致抗蚀剂171。在N型扩散层172～175的形成区域上的光致抗蚀剂171中形成开口部。首先，为了形成N型扩散层172、173，从EPI 68的表面离子注入例如N型杂质的磷(P+)。然后，为了形成N型扩散层174、175，从EPI 68的表面接着离子注入例如N型杂质磷(P+)。其后，除去光致抗蚀剂171，经热扩散之后除去氧化硅膜170。而且，通过该热扩散工序，使N型扩散层172～175热扩散，形成N型扩散层81～84(参照图13)。

其次，如图13所示，在EPI 68的希望区域中形成LOCOS87～89、106、107。在EPI 68的上面形成氧化硅膜176，在氧化硅膜176上形成光致抗蚀剂177。然后，在P型埋入层178～180、181的形成区域上的光致抗蚀剂177中形成开口部。其后，从EPI 68的表面离子注入P型杂质例如硼(B++)。

然后，不对P型埋入层178～181进行热扩散，使用相同光致抗蚀剂177进行第二次离子注入。从光致抗蚀剂177上离子注入P型杂质例如硼(B+)。通过此第二次的离子注入工序，形成P型扩散层182～185。其后，除去光致抗蚀剂177。即，在本实施方式中，削减了用于热扩散P型埋入层178～181及P型扩散层182～185的专用热扩散工序。

在此，在形成LOCOS 87、89、106、107之后，从LOCOS 87、89、106、107上面离子注入硼(B++、B+)。通过该制造方法，能够防止从因离子注入分子级别比较大的硼(B++、B+)而受到损害的EPI 68的表面产生由LOCOS87、89、106、107形成时的热引起的结晶缺陷。即，通过在LOCOS形成后离子注入硼，能够防止在上述损害区域施加LOCOS形成时的热。

接着，如图14所示，在氧化硅膜176上形成光致抗蚀剂186。在N型扩散层187、188的形成区域上的光致抗蚀剂186中形成开口部。然后，从EPI 68的表面，离子注入N型杂质例如磷(P+)。其后，除去光致抗蚀剂186，热扩散之后，除去氧化硅膜176.

而且，通过该热扩散工序，使P型埋入层178～181、P型扩散层182～185及N型扩散层187、188热扩散，形成M-ISO 70、73、76(参照图15)、U-ISO 71、74、77及P型扩散层98(参照图15)及N型扩散层85、86(参照图15)。在下面的说明中，通过热扩散连结P型埋入层180和P型扩散层184，成为P型扩散层98(参照图15)。更进一步地，虽然图中未示出，但是用与构成P沟道型MOS晶体管的背栅极区域的N型扩散层相同的工序来形成N型扩散层85、86。但是，N型扩散层85、86可以形成，也可以不形成。

如使用图13及图14所述，在第一次离子注入工序之后，不进行热扩散工序，接着进行第二次离子注入工序。并且，不进行热扩散工序，进行形成N型扩散层85、86的离子注入工序，然后，进行热扩散工序。通过该制造方法，利用1次热扩散工序形成M-ISO 70、73、76、U-ISO 71、74、77、P型扩散层98及N型扩散层85、86。即，通过省略第一次及第二次离子注入后的2次热扩散工序，抑制L-ISO 69、72、75的横向扩散宽度W7～W9(参照图2)，能够使ISO 61、62、63(参照图2)的形成区域也变窄。

进一步地，在第一次离子注入工序中，用比第二次离子注入工序更高的加速电压进行离子注入。然后，在L-ISO 69、72、75的附近形成M-ISO 70、73、76。通过该制造方法，降低L-ISO 69、72、75的蠕升量，而且能够确实连结M-ISO 70、73、76和L-ISO 69、72、75。

更进一步地，通过使L-ISO 69、72、75的杂质浓度成为低浓度，就能够抑制L-ISO 69、72、75的横向扩散宽度W7～W9，使ISO 61～63的形成区域也变窄。同样，由于能够降低U-ISO 71、74、77的蠕降量，就能够抑制U-ISO 71、74、77的横向的扩散宽度W10～W12(参照图2)。

其后，如图15所示，在EPI 68上形成栅氧化膜105。然后，在栅氧化膜105上形成层叠有例如多晶硅膜、硅化钨膜的栅极104。其后，在栅氧化膜105上形成光致抗蚀剂189。然后，在N型扩散层190、191的形成区域上的光致抗蚀剂189中形成开口部。从EPI 68表面，离子注入N型杂质例如磷(P+)。此时，利用LOCOS 89、106及栅极104作为掩模，能够形成位置精度良好的N型扩散层190、191。其后，除去光致抗蚀剂189，进行热扩散。而且，通过该热扩散工序，使N型扩散层190、191热扩散，形成N型扩散层100、101(参照图16)。

然后，如图16所示，在栅氧化膜105上形成光致抗蚀剂192。然后，在P型扩散层193的形成区域上的光致抗蚀剂192中形成开口部。从EPI 68表面离子注入P型杂质例如硼(B)。其后，除去光致抗蚀剂192，进行热扩散。而且，通过该热扩散工序，使P型扩散层193热扩散，形成P型扩散层79(参照图17)。

最后，如图17所示，在形成N型扩散层80、102、103之后，形成P型扩散层99。其后，作为绝缘层90在EPI 68上堆积例如NSG膜及BPSG膜等。然后，通过干蚀刻，在绝缘层90中形成接触孔91～93、108～110。在接触孔91～93、108～110中选择地形成上述铝合金膜，形成发射极94、基极95、集电极96、源极111、漏极112及背栅极113。

而且，在本实施方式中虽然说明了，当形成构成ISO的扩散层时，自LOCOS 87～89、106、107上，使用相同抗蚀剂掩模、连续进行2次离子注入工序的情况，但不限于这种情况。也可以是例如，自LOCOS 87～89、106、107上，使用相同抗蚀剂掩模，连续进行3次以上的离子注入工序，在L-ISO69、72、75和U-ISO 71、74、77之间形成多段P型埋入层的情况。另外，在不脱离本发明精神的范围内，可以进行各种变更。

然后，参照图18～图19说明本发明的第5实施方式的半导体装置。图18(A)是用于说明本实施方式的半导体装置的剖面图。图18(B)是用于说明图18(A)所示NPN晶体管的平面图。图19(A)是用于说明构成本实施方式的ISO的扩散层的杂质浓度和扩散深度的图。图19(B)是用于说明本实施方式的ISO的剖面图。

而且，在本实施方式中，主要是ISO 201～203的形状与图1所示ISO 1～3的形状不同。在由ISO 201～203划分的岛中形成的NPN晶体管204及N沟道型MOS晶体管205的形状与图1所示NPN晶体管4及N沟道型MOS晶体管5的形状实质上相同。为此，适当参照上述图1的说明，对相同的构成部件给予相同的标记。

如图18(A)所示，在P型基板6上形成第一层N型EPI 7。在EPI 7上形成第二层EPI 8。通过ISO 201～203将EPI 7、8划分为多个岛。然后，在岛的一个区域中形成NPN晶体管204，在另一的区域中形成N沟道型MOS晶体管205.

ISO 201由P型埋入层206(下面称作L-ISO 206)、P型埋入层207(下面称作M-ISO 207)及P型扩散层208(下面称作U-ISO 208)构成。如圆圈209所示，L-ISO 206和U-ISO 208的一部分区域重叠。M-ISO 207还与圆圈209所示的上述重叠区域相重叠。然后，包含M-ISO 207的ISO 201形成与N型扩散层23的PN结区。而且，与上述ISO 201相同，ISO 202、203由P型埋入层210、213(下面称作L-ISO 210、213)、P型埋入层211、214(下面称作M-ISO 211、214)及P型扩散层212、215(下面称作U-ISO 212、215)构成。

如图18(B)所示，包围在实线216～220中的区域与上述U-ISO 208、212对应，包围在虚线221、222中的区域与N型扩散层23、24对应，包围在一点划线223中的区域与P型扩散层19对应，包围在实线224中的区域与N型扩散层20对应。如图所示，在ISO 201、202的内侧以一环状配置N型扩散层23、24，与包含M-ISO 207、211的ISO 201、202形成PN结区。

而且，在图18(A)的截面中，虽然U-ISO 208、212作为分别的扩散层而示出，但实际上作为一环状的一个扩散层而形成。此外，M-ISO 207、211、L-ISO 206、210、N型埋入层21、22及N型扩散层23、24也一样。

在图19(A)中，纵轴表示L-ISO 206、M-ISO 207及U-ISO 208的杂质浓度，横轴表示它们的扩散深度。并且，实线表示ISO 201全体，虚线表示U-ISO 208，一点划线表示M-ISO 207，二点划线表示L-ISO 206。

如虚线所示，使杂质浓度的峰值位于距EPI 8表面0.3μm左右的区域中来形成U-ISO 208。此外，如一点划线所示，使杂质浓度的峰值位于距EPI 8表面0.5μm左右的区域中来形成M-ISO 207。此外，如二点划线所示，使杂质浓度的峰值位于距EPI 8表面1.75μm左右的区域中来形成L-ISO 206。此外，如实线所示，由于M-ISO 207和U-ISO 208重叠，ISO 201具有在距EPI8表面0.3～0.5μm的范围内向高浓度推移的区域。而且，U-ISO 208和L-ISO206在距EPI 8表面1.0μm左右的区域内重叠，在该重叠区域中，也能够将杂质浓度维持在1.0×10¹⁷/cm²以上。

通过该结构，能够防止自P型ISO 201及P型基板6和N型EPI 7、8及N型埋入层18的PN结区扩宽的耗尽层横跨ISO 201，扩展到邻接的其它岛。并且，可防止邻接元件之间的漏电流。

在图19(B)中，d1表示U-ISO 208的杂质浓度的峰值位置的深度，d2表示M-ISO 207的杂质浓度的峰值位置的深度，d3表示到EPI 7、8的总膜厚的中央区域的深度，d4表示到U-ISO 208和L-ISO 206的重叠区域的深度，d5表示L-ISO 206的杂质浓度的峰值位置的深度。而且，如上面使用图19(A)所述，分别为d1＝0.3μm左右，d2＝0.5μm左右，d3＝0.8μm左右，d4＝1.0μm左右，d5＝1.75μm左右。

如图所示，U-ISO 208及M-ISO 207的杂质浓度的峰值位于与EPI 7、8的中央区域d3相比靠近EPI 8的表面侧。其结果，在ISO 201中，M-ISO 207及U-ISO 208的区域与L-ISO 206的区域相比成为高杂质浓度，横向扩散也容易变宽。而且，由于EPI 8的杂质浓度比L-ISO 206的杂质浓度还低，因此ISO 201的形状成为在L-ISO 206上方配置在横向上扁平的M-ISO 207及U-ISO 208的形状。然后，使U-ISO 208和M-ISO 207重叠，在距EPI 8表面0.3～0.5μm左右的区域中，形成ISO 201和N型扩散层23的PN结区。在该P型杂质成为高浓度的区域中，虽然横向扩散容易变宽，但是借助于N型扩散层23，就可抑制M-ISO 207的扩散宽度W13的扩展。而且，通过抑制ISO 201的横向扩散宽度，就缩小了NPN晶体管204的器件尺寸。而且，如图18(A)、(B)所示，N型扩散层21～24以一环状配置在ISO 201、202的内侧，因此在全周上抑制了ISO 201、202的扩散扩展。

并且，M-ISO 207与圆圈209所示重叠区域进一步重叠。通过该结构，借助于3层扩散层206～208，就能够将圆圈209所示的重叠区域的杂质浓度设计为希望的浓度以上。为此，能够使L-ISO 206的蠕升量及U-ISO 208的蠕降量变窄。而且，通过缩窄M-ISO 207的扩散宽度W13及L-ISO 206的扩散宽度W14，抑制ISO 201的横向的扩散，就能够缩小NPN晶体管204的器件尺寸。

而且，在本实施方式中，也能够使图18(A)所示的P型扩散层19与M-ISO 207的分离距离L5及P型扩散层19与L-ISO 206的分离距离L6变窄。通过该结构，与使用图1说明的实施方式一样，维持了NPN晶体管204的耐压特性，缩小了NPN晶体管204的器件尺寸。

此外，虽然说明了在基板6上层叠2层EPI 7、8，在EPI 7、8中形成ISO 201～203的结构，但是并不限于此种情况。例如，也可以是在基板上层叠3层以上的EPI、在此多层EPI中形成上述结构的ISO的情况。在这种情况下，在抑制ISO的横向扩散同时还能够调整其杂质浓度。

此外，虽然说明了第一层EPI 7的膜厚比第二层EPI 8的膜厚薄的结构，但是并不限于这种情况。例如，也可以是第一层及第二层EPI 7、8的膜厚相等的结构，或者是第一层EPI 7的膜厚比第二层EPI 8的膜厚厚的结构。即，通过相对于在基板上层叠的EPI的总膜厚形成上述结构的ISO，能够得到同样的效果。此时，U-ISO 208和L-ISO 206的重叠区域(被圆圈209围绕的区域)也可以形成在第一层EPI 7中。

此外，虽然说明了在P型扩散层19的周围配置作为NPN晶体管204的集电极区域的N型埋入层21、22及N型扩散层23、24的结构，但是并不限于这种情况。例如，在岛区配置二极管的结构中，例如，在将作为阴极区域的N型扩散层(在形成N型埋入层的结构中包含N型埋入层)配置在作为阳极区域的P型扩散层周围的结构中，也能够得到上述同样的效果。另外，在不脱离本发明精神的范围内，可以进行各种变更。

下面参照图20～22说明本发明第6实施方式的半导体装置的制造方法。并且，如上所述，NPN晶体管204及N沟道型MOS晶体管205的形状实质上与图1所示的NPN晶体管4及N沟道型MOS晶体管5的形状相同。为此，适当参照上述图3及图5～图9的说明，对相同的构成部件给予相同的标记。

首先，如图3所示，准备P型基板6，在基板6中形成N型埋入层122、123。详细的制造方法参照图3的说明。

接着，如图20所示，在基板6上形成第一层N型EPI 7。此时，通过EPI 7形成工序中的热处理，使上述N型埋入层122、123(参照图3)热扩散，形成N型埋入层18、35。

在EPI 7上形成氧化硅膜231，且形成N型扩散层232、233。其后，在氧化硅膜231上形成光致抗蚀剂234，在P型埋入层235～237的形成区域上的光致抗蚀剂234中形成开口部。其后，从EPI 7的表面，以80keV加速电压、3.0×10¹³/cm²的导入量离子注入P型杂质，例如硼(B+)。然后，除去光致抗蚀剂234及氧化硅膜231。

此时，光致抗蚀剂234的厚度t1例如为1.8μm，P型埋入层235～237的形成区域上的线宽W15～W17例如为1.2μm。这是因为在增厚光致抗蚀剂的膜厚，形成离子注入用开口部的情况下，会引起下列问题。在给光致抗蚀剂开口时，在光致抗蚀剂的膜厚厚的情况下，蚀刻时间变长，开口部的光致抗蚀剂的侧面容易塌陷(だれる)。即，光致抗蚀剂，越接近上端蚀刻时间越长，越接近开口部的上端部其开口面积变得越大。其结果，光致抗蚀剂的塌陷区域的膜厚比其它区域的膜厚变薄。当利用与光致抗蚀剂的厚的部分相配的加速电压，离子注入杂质时，在光致抗蚀剂的塌陷区域，杂质就会通过光致抗蚀剂。通过在比设计线宽更宽的区域中注入杂质、进行热扩散，就难以进行精细加工。

因此，如上所述，通过使光致抗蚀剂234的膜厚t1变薄，缩短光致抗蚀剂234的蚀刻时间，防止了开口部的塌陷。而且，能够进行光致抗蚀剂234的配线宽度W15～W17的精细加工。并且，与减薄光致抗蚀剂234的膜厚t1相对应，降低了离子注入时的加速电压。其结果，使P型埋入层235～237的杂质浓度的峰值变得接近EPI 7表面侧，P型埋入层235～237就容易向EPI 8蠕升。而且，由于能够缩短扩散P型埋入层235～237的热处理时间，就能够使P型埋入层235～237的横向的扩散宽度变窄。

如图5～图6所示，在EPI 7上形成第二层N型PEI 8。在EPI 8中形成N型扩散层23、24之后，形成LOCOS 25～27、44、45。而且，在本实施方式中，也不进行用于热扩散P型埋入层235～237(参照图20)的专用热扩散工序。此时，通过EPI 8的形成工序中的热处理，热扩散上述N型埋入层232、233(参照图20)，形成N型埋入层21、22。同样，热扩散上述P型埋入层235～237，形成L-ISO 206、210、213(参照图21)。再有，详细的制造方法参照图5～图6的说明。

接着，如图21所示，在EPI 8上面形成氧化硅膜238，在氧化硅膜238上形成光致抗蚀剂239。在P型埋入层240～243的形成区域上的光致抗蚀剂239中形成开口部。其后，从EPI8的表面，以300keV加速电压、2.5×10¹³/cm²的导入量，离子注入P型杂质，例如硼(B++)。

此时，光致抗蚀剂239的厚度t2例如为1.8μm，P型埋入层240～243的形成区域上的线宽W18～W20例如为1.2μm。如上所述，通过使光致抗蚀剂239的厚度t2变薄，就能够进行线宽W18～W20的精细加工。然后，通过降低离子注入杂质时的加速电压，就使P型埋入层240、241、243的杂质浓度的峰值变得接近EPI 8表面侧。

接着，不对P型埋入层240～243进行热扩散，使用相同光致抗蚀剂239进行第二次离子注入。从光致抗蚀剂239上，以190keV加速电压、8.0×10¹²/cm²的导入量离子注入P型杂质，例如硼(B+)。利用此第二次离子注入工序，形成P型扩散层244～247。其后，除去光致抗蚀剂239，经热扩散，形成M-ISO 207、211、214(参照图22)、P型扩散层36及U-ISO 208、212、215(参照图22)之后，除去氧化硅膜238。

即，在第一次离子注入工序之后，不进行热扩散工序，连续进行第二次离子注入工序之后，进行热扩散工序。根据该制造方法，通过1次热扩散工序形成M-ISO 207、211、214、P型扩散层36及U-ISO 208、212、215。

然后，通过与光致抗蚀剂239的厚度t2对应，降低离子注入杂质时的加速电压，使U-ISO 208、212、215的杂质浓度峰值接近EPI 8表面侧。通过该制造方法，虽然离子注入分子级别比较大的硼(B++、B+)，但是借助于硼降低了EPI 8受到损害的区域。再有，在全部的离子注入工序终结之后，为了使上述损伤得以恢复，在氮气环境中进行退火。

接着，如图7～图9所示，在EPI 8上形成栅氧化膜43、栅极42。其后，形成N型扩散层38～41及P型扩散层19、37。再有，详细的制造方法参照图7～图9的说明。

最后，如图22所示，作为绝缘层28，在EPI 8上堆积例如NSG膜及BPSG膜等。然后，通过干蚀刻，在绝缘层28中形成接触孔29～31、46～48。在接触孔29～31、46～48中，与第一实施例相同，选择地形成铝合金膜，形成发射极32、基极33、集电极34、源极49、漏极50及背栅极51。

再有，在本实施方式中虽然说明了，形成ISO时，从EPI 8表面形成M-ISO 207、211、214及U-ISO 208、212、215的情况，但是并不限于这种情况。并且，也可以是使用作为相同掩膜的光致抗蚀剂239、以40keV的加速电压、4.0×10¹²/cm²的导入量离子注入例如硼(B+)的情况。在这种情况下，U-ISO 208、212、215的形成区域中的杂质浓度成为更高浓度。另外，在不脱离本发明精神的范围内，可以进行各种变化。

下面参照图23～24说明本发明第7实施方式的半导体装置。图23(A)是用于说明本实施方式的半导体装置的剖面图。图23(B)是用于说明图23(A)所示NPN晶体管的平面图。图24(A)是用于说明本实施方式的ISO的剖面图。图24(B)是用于说明按照浓度分布示出的ISO的图。

而且，在本实施方式中，主要是ISO 251～253的形状与图2所示的ISO61～63的形状不同。而且，在由该ISO划分的岛中形成的NPN晶体管254及N沟道型MOS晶体管255的形状与图2所示的NPN晶体管64及N沟道型MOS晶体管65的形状实质上相同。由此，适当参照上述图2的说明，对相同的构成部件给予相同的标记。

如图23(A)所示，在基板66上形成第一层EPI 67。在EPI 67上形成第二层EPI 68。EPI 67、68被ISO 251～253划分为多个岛。然后，在岛的一个区域中形成NPN晶体管254，在其它区域中形成N沟道型MOS晶体管255。

ISO 251由P型埋入层256(下面称作L-ISO 256)、P型埋入层257(下面称作M-ISO 257)及P型扩散层258(下面称作U-ISO 258)构成。如圆圈259所示，L-ISO 256和U-ISO 258的一部分区域重叠。M-ISO 257还与圆圈259所示的上述重叠区域重叠。然后，包含M-ISO 257的ISO 251形成与N型扩散层81、83的PN结区。而且，与上述ISO 251相同，ISO 252、253由P型埋入层260、263(下面称作L-ISO 260、263)、P型埋入层261、264(下面称作M-ISO 261、264)及P型扩散层262、265(下面称作U-ISO262、265)构成。

如图23(B)所示，在实线266～270中包围的区域对应于U-ISO 258、262，在虚线271、272中包围的区域对应于N型扩散层81～86，在一点划线273中包围的区域对应于P型扩散层79，在实线274中2包围的区域对应于N型扩散层80。如图所示，N型扩散层81～86以一环状配置在ISO 251、252的内侧，形成与包含M-ISO 257、261的ISO 251、252的PN结区。

在图24(A)中，d6表示U-ISO 258的杂质浓度的峰值位置的深度，d7表示M-ISO 257的杂质浓度的峰值位置的深度，d8表示到EPI 67、68的总厚度的中央区域的深度，d9表示到U-ISO 258和L-ISO 256的重叠区域的深度，d10表示L-ISO 256的杂质浓度的峰值位置的深度。而且是d6＝0.3μm左右，d7＝0.5μm左右，d8＝0.8μm左右，d9＝1.0μm左右，d10＝1.75μm左右。

如图所示，ISO 251的形状与图19(B)所示的ISO 201的形状实质上相同。由此，ISO 251的杂质浓度和其扩散深度如图19(A)所示，适当参照图19(A)、(B)的说明。

而且，U-ISO 258及M-ISO 257的杂质浓度的峰值位于与EPI 67、68的中央区域d8相比靠近EPI 68的表面侧。U-ISO 258和M-ISO 257重叠，在距EPI 68表面0.3～0.5μm左右的区域中，ISO 251和N型扩散层81、83形成PN结区。在该P型杂质成为高浓度的区域中，虽然横向扩散容易扩宽，但是借助于N型扩散层81、83，能够抑制M-ISO 257的扩散宽度W21的扩宽。然后，通过抑制ISO 251的横向扩散宽度，来缩小NPN晶体管254的器件尺寸。而且，如图23(A)、(B)所示，由于N型扩散层81～86以一环状配置在ISO 251、252的内侧，因此在全周上抑制了ISO 251、252的扩散宽度的扩展。

并且，M-ISO 257还与圆圈259所示重叠区域重叠。通过该结构，利用3层扩散层256～258，就能将圆圈259所示重叠区域的杂质浓度设计为希望的浓度以上。由此，能够使L-ISO 256的蠕升量及U-ISO 258的蠕降量变窄。而且，通过缩窄M-ISO 257的扩散宽度W21及L-ISO 256的扩散宽度W22，抑制ISO 251的横向的扩散，就能够缩小NPN晶体管254的器件尺寸。

如图24(B)所示，粗线257表示ISO 251的外形形状。而且，颜色浓表示的区域为高浓度区域。再有，虽然图中未示出，但图19(B)所示的ISO201也成为同样的外形形状。

下面说明ISO 251与N型扩散层81、83形成PN结区的一侧(纸面右侧)。在自深度d7至深度d9的区域中，重叠3个扩散层256～258，其横向的扩散容易扩展。但是，借助于N型扩散层81、83，抑制了此重叠区域中的横向扩散的扩宽。另一方面，在比深度d9更深的区域中，按照L-ISO 256的杂质浓度，呈缓和的曲面变化，与形成上述PN结区的区域相比扩散宽度变宽。如上所述，通过缩短热处理时间，抑制了L-ISO 256的横向的扩散的扩宽。

而且，在本实施方式中，能够使图23(A)所示的P型扩散层79和M-ISO257的分离距离L7及P型扩散层79和L-ISO 256的分离距离L8变窄。通过该结构，与使用图2说明的实施方式相同，维持了NPN晶体管254的耐压特性，缩小了NPN晶体管254的器件尺寸。

此外，虽然说明了在基板66上层叠2层EPI 67、68、在EPI 67、68中形成ISO 251～253的结构，但是并不限于这种情况。例如，也可以在基板上层叠3层以上的EPI，在此多层EPI中形成上述结构的ISO。这种情况下在能够抑制ISO的横向扩散的同时，还能更好地调整此杂质浓度。

此外，虽然说明了第一层EPI 67的膜厚比第二层EPI 68的膜厚薄的结构，但是并不限于这种情况。例如，也可以是第一层及第二层EPI 67、68的膜厚相等的结构，或者是第一层EPI 67的膜厚比第二层EPI 68的膜厚厚的结构。即，通过相对于基板上层叠的EPI的总膜厚来形成上述结构的ISO，就能够得到同样的效果。此时，U-ISO 258和L-ISO 256的重叠区域(由圆圈259包围的区域)也可以形成在第一层EPI 67上。

此外，虽然说明了将作为NPN晶体管254的集电极区域的N型扩散层81～86配置在P型扩散层79周围的结构，但是并不限于这种情况。例如，在岛区配置二极管的结构中，例如在将作为阴极区域的N型扩散层配置在作为阳极区域的P型扩散层周围的结构中，也能够得到上述同样的效果。此外，在不脱离本发明精神的范围内，可以进行各种变化。

最后，图23(A)所示的半导体装置的制造方法的说明参照上述图3～图17及图20～图22，这里不再说明。如上所述，ISO 251～253的形状与图18(A)所示的ISO 201～203的形状实质上相同，其制造方法也相同。此外，NPN晶体管254及N沟道型MOS晶体管255的形状与图2所示的NPN晶体管64及N沟道型MOS晶体管65的形状实质上相同，其制造方法也相同。

Claims (5)

1.一种半导体装置，其特征在于，具有：

第一导电型的半导体基板；

在上述半导体基板上形成的与所述第一导电型为不同导电型的第二导电型的第一外延层；

在上述第一外延层上形成的第二导电型的第二外延层；和

将上述第一及第二外延层划分为多个岛的第一导电型的分离区域，

连结第一导电型的第一埋入扩散层、第一导电型的第二埋入扩散层、第一导电型的第一扩散层而形成上述分离区域，其中，上述第一埋入扩散层跨越上述半导体基板、上述第一外延层及第二外延层而形成，上述第二埋入扩散层形成于上述第二外延层，上述第一扩散层形成于上述第二外延层，

在上述第二外延层，上述第一导电型的第一埋入扩散层的区域和上述第一导电型的第一扩散层的区域一部分区域重叠；

与上述第一及第二外延层的总膜厚的中央相比，上述第一导电型的第一埋入扩散层的杂质浓度峰值位于上述基板侧，并且，与上述中央相比，上述第一导电型的第二埋入扩散层的杂质浓度峰值及上述第一导电型的第一扩散层的杂质浓度峰值位于上述第二外延层的表面侧；

上述第一导电型的第二埋入扩散层与上述重叠区域相比在上述第二外延层的表面侧具有杂质浓度峰值，并且，形成上述第一导电型的第二埋入扩散层以使其以包含上述重叠区域的方式与上述第一导电型的第一埋入扩散层及上述第一导电型的第一扩散层重叠。

2.如权利要求1所述的半导体装置，其特征在于，在上述岛的一个区域形成双极晶体管，在作为上述双极晶体管的基极区域的第一导电型的第二扩散层和上述分离区域之间形成第二导电型的扩散层；

上述第一导电型的第二埋入扩散层形成与上述第二导电型扩散层的PN结区。

3.如权利要求2所述的半导体装置，其特征在于，以包围上述第一导电型的第二扩散层的方式配置上述第二导电型的扩散层，跨越上述第二导电型的扩散层的形成区域形成上述PN结区。

4.一种半导体装置的制造方法，其特征在于，具有：

准备第一导电型的半导体基板，在上述半导体基板上形成与所述第一导电型为不同导电型的第二导电型的第一外延层的工序；

在上述第一外延层离子注入形成第一导电型的第一埋入扩散层的杂质之后，在上述第一外延层上形成第二导电型的第二外延层、从而与上述第一及第二外延层的总膜厚的中央相比，上述第一导电型的第一埋入扩散层的杂质浓度峰值位于上述基板侧的工序；

从上述第二外延层的表面注入形成第一导电型的第二埋入扩散层的杂质之后，接着注入形成第一导电型的扩散层的杂质，通过热扩散连结上述第一导电型的第一埋入扩散层、上述第一导电型的第二埋入扩散层及上述第一导电型的扩散层而形成分离区域的工序，

在离子注入形成上述第一导电型的第二埋入扩散层及上述第一导电型的扩散层的杂质的工序中，离子注入上述杂质，以使得与上述第一及第二外延层的总膜厚的中央相比，上述第一导电型的第二埋入扩散层及上述第一导电型的扩散层的杂质浓度峰值位于上述第二外延层的表面侧。

5.如权利要求4所述的半导体装置的制造方法，其特征在于，使用相同光致抗蚀剂掩模离了注入形成上述第一导电型的第二埋入扩散层及上述第一导电型的扩散层的杂质。

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