CN101233604B - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明涉及一种具有衬底(12)和硅半导体主体(11)的半导体器件(10)，该半导体器件包括双极晶体管，该双极晶体管带有分别是第一导电类型的发射极区域、与所述第一导电类型相反的第二导电类型的基极区域和第一导电类型的集电极区域(1，2，3)，包括集电极区域或发射极区域的第一半导体区域被形成在半导体主体(11)中，在该半导体主体的顶部出现的是包括基极区域的第二半导体区域，在该第二半导体区域顶部出现的是包括所述的集电极区域和发射极区域中的另外一个的第三半导体区域，在第一和第二半导体区域(3，2)之间的过渡位置，所述的半导体主体(11)被提供了压缩层，该压缩层是通过掩埋在半导体主体(11)中的电绝缘区域(26，27)形成的。按照本发明，在掩埋的电绝缘区域(26，27)上形成的半导体主体的部分是单晶体，这使得器件的横向小型化，并使晶体管具有卓越的高频特性。按照本发明的制造方法，可以制造这样的器件(10)。
Description
技术领域
本发明涉及一种带有衬底和硅半导体主体的半导体器件，该半导体器件包括双极晶体管，该双极晶体管具有分别是第一导电类型的发射极区域、与第一导电类型相反的第二导电类型的基极区域和所述第一导电类型的集电极区域，包括集电极区域或发射极区域的第一半导体区域被形成在半导体主体中，在该半导体主体的顶部出现的是包括基极区域的层状第二半导体区域，在该第二半导体区域顶部出现的是包括所述的集电极区域和发射极区域中另外一个的第三半导体区域，所述半导体主体在第一和第二半导体区域之间的过渡处被提供了压缩层，该压缩层是通过掩埋在半导体主体中的电绝缘区域形成的。本发明还涉及制造这样器件的方法。
背景技术
从美国专利申请US2004/0224461中可以知道这样的器件和方法。所述的文件描述了一种NPN类型双极晶体管。该晶体管的台面型发射极区域处在该晶体管的层状基极区域的顶部，该晶体管的集电极区域处在基极区域的下部。基极区域和集电极区域之间的结被电绝缘区域包围，该电绝缘区域被掩埋在基极区域的下面，并形成半导体主体的局部压缩层。
这种已知器件的一个缺陷是它不适于，或至少不是很适于进行更进一步的小型化。一方面，已知晶体管的可能集成度由此受到限制，但是，除此之外，该晶体管的诸如高频性能之类的特性仍然能够得到改善。甚高频应用的例子是汽车雷达系统。
发明内容
因此，本发明的目的是为了提供一种由于它的卓越高频特性而适于前述应用的器件，以及其中可以很容易地实现横向小型化。
为了到达这个目的，在前面简介中提到的类型的器件的特征是在掩埋的电绝缘区域上形成的半导体主体的部分是单晶体的。首先，本发明基于这样的认知：在已知器件中，通过外延生长在该器件中形成基极区域，在电绝缘区域顶部形成该器件的部分，从而掩埋所述的电绝缘区域。这样形成的部分是多晶体，而在集电极区域上的邻近的部分是单晶体。此外，本发明基于这样的认知：在单晶硅和多晶硅之间这样形成的过渡使已知器件的横向小型化难以实现或者甚至不可能实现。通过使掩埋的电绝缘区域上的半导体主体区域单晶化，按照本发明设计的器件可以有非常小的横向尺寸，并因此显示出卓越的高频性能。本发明基于这样不寻常的认知：当使用按照本发明的制造方法，出现在掩埋的电绝缘区域上的半导体主体部分虽然是通过外延生长形成的，但可以被制成单晶的。
简单地说，通过在掩埋的电绝缘区域位置首先形成SiGe区域可以达到这个目的，在该电绝缘区域的顶部通过外延生长沉积半导体主体的部分。假如SiGe结合厚度不是很大并且其厚度保留在边界中，则前文所述的外延生长导致单晶沉积。此后，在投影图上从外往内看，通过选择性刻蚀去除SiGe区域部分，在此之后，在这样形成的空腔中形成掩埋的电绝缘区域。
在按照本发明的方法的优选实施例中，为基极区域提供了至少一个位于掩埋的电绝缘区域上的电连接部分。由于该位置处的基极区域是单晶体，所以有可能减少横向尺寸，同时，基极区域的电阻可以很低。
优选地，半导体主体的压缩层位于基极区域。这种结构的优点是被用于形成压缩层的SiGe区域也位于该基极区域。在所述压缩层形成之后保留下来的SiGe区域部分在诸如速度之类的晶体管特性方面非常有利。
由于电绝缘区域上的基极区域在后一变型中相对较薄，具有层状结构的第二半导体区域在台面型的第三半导体区域两侧上的厚度-尤其是在这种情况下-是优选地比第三半导体区域下面的厚度大。例如，通过选择的外延生长，可以很容易形成处在掩埋的电绝缘区域上的大厚度基极区域。
在一个非常有利的实施例中，半导体主体包括另外一个埋置的或掩埋的电绝缘区域，从投影图上看，该电绝缘区域与第三半导体区域隔开一个比掩埋的电绝缘区域大的距离。可以使用通常的诸如STI(Shallow Trench Isolation，浅沟槽隔离)区域或LOCOS(LocalOxidation Of Silicon，硅片局域氧化)区域之类的隔离区域以实现这个目的。这使得按照本发明的器件的生产与通常的工艺高度兼容。除此之外，所述的另外埋置的或掩埋的电绝缘区域在按照本发明的器件的晶体管的特性方面提供了进一步优化的可能性。
因此，通过形成所述的比掩埋的电绝缘区域厚度大的另外的埋置的或掩埋的电绝缘区域，可以更进一步地减小基极区域和集电极区域之间的电容，这在高频特性方面有积极效果。而且，以这种方式，可以使集电极区域中的电流扩散减小。
应当注意到的是，在此种连接中，当发射极区域与集电极区域在通常的双极晶体管中角色互换时，该晶体管被称为倒相晶体管。而且，在按照本发明的器件中，可以以对应的方式，使发射极区域位于基极区域下面。毕竟这两个区域都有相对小的横向尺寸。
对于按照本发明的器件，由于沉积在形成于SiGe层中的空腔中的非常薄的氧化层会阻塞载流子的注入，由于前向基极集电极存储电容的大大降低，这样的互换导致了晶体管的截止频率(fT)的显著改善。
然而，优选地，第一半导体区域包括集电极区域，第三半导体区域包括发射极区域。在一个有利的变型中，基极区域以及优选地还有集电极区域在发射极区域的任一侧被提供了双电连接部分。
按照本发明，制造一种带有衬底和硅半导体主体的半导体器件的方法的特征是以单晶体的形式来形成处在掩埋的电绝缘区域上半导体主体的部分。该半导体器件带有双极晶体管，该双极晶体管具有分别是第一导电类型的发射极区域、与第一导电类型相反的第二导电类型的基极区域和所述第一导电类型的集电极区域，其中，包括集电极区域或发射极区域的第一半导体区域被形成在半导体主体中，在该半导体主体的顶部出现的是包括基极区域的层状第二半导体区域，在该第二半导体区域顶部出现的是包括所述的集电极区域和发射极区域中另外一个的第三半导体区域，其中，所述半导体主体在第一和第二半导体区域之间的过渡处被提供了压缩层，该压缩层是通过掩埋的电绝缘区域形成的，该电绝缘区域形成于半导体主体中。以这种方式，可以获得按照本发明的器件。
在按照本发明方法的一个优选实施例中，在要形成掩埋的电绝缘区域的地方形成硅和锗的混合晶体区域，该混合晶体区域是通过选择性刻蚀被去除的，在去除掉该混合晶体区域后，用电绝缘材料填充这样形成的腔。空气或气体可以被用作电绝缘材料，但优选地，用诸如氧化硅之类的绝缘体填充已经形成的腔。可以通过CVD(ChemicalVapor Deposition，化学汽相沉积)工艺，但是优选地，通过热氧化工艺形成该电绝缘区域。
如在有关按照本发明的器件的讨论中已经提到的，处在掩埋的电绝缘区域上面的半导体主体的部分是通过外延生长形成在硅和锗混合晶体的区域的顶部以便被去除。基极区域的电连接部分优选地形成在掩埋的电绝缘区域上。
优选地，通过选择性外延生长，使得位于第三半导体区域任一侧上的第二半导体区域的厚度都比位于第三半导体区域下面的第二半导体区域的厚度大。SiGe区域优选地以SiGe外延层的形式生成。如果所述层被形成为基极区域的部分，则所述SiGe层的剩余部分对晶体管的特性会有贡献。
在SiGe层部分的选择性刻蚀之后，执行进一步的刻蚀步骤，例如通过使用针对SiGe选择的硅刻蚀剂，可以增加掩埋的电绝缘区域的厚度。这个步骤的优点是SiGe层的残留部分的横向尺寸没有被所述的步骤改变。原则上，必须及时进行对SiGe层的刻蚀。如果需要，横向刻蚀停止层可以被合并在SiGe层中，例如，通过合并一个横向pn结。
附图说明
现在，参照实施例和附图对本发明进行详细的说明，其中，
图1-9是垂直于按照本发明的器件厚度方向的示意性剖面图，示出了通过按照本发明方法的连续生产阶段。
这些图不是按照比例绘制的，为了能够清楚地表达，有些尺寸被放大了。尽可能地用同一数字表示了同样的区域或部分。
具体实施方式
图1-9是垂直于按照本发明的器件厚度方向的示意性剖面图，示出了通过按照本发明方法的连续生产阶段。本例的至少基本加工完成的器件10(见图9)包括半导体主体11，在这种情况下，该半导体主体11具有n型硅衬底12、提供在其上的半导体层结构以及双极晶体管。(在本例中)分立的晶体管具有n型发射极区域1、p型基极区域2和n型集电极区域3，其分别被提供了第一、第二、第三连接导体100、200、300。基极区域2包括硅和锗混合晶体，在本例中，锗含量为20％，掺杂浓度在1×1019at/cm3到1×1020at/cm3的范围内。层状区域21、22被安置在基极区域的任一侧，从厚度方向看，层21、22作为过渡层，有较低的掺杂浓度，例如，掺杂浓度范围为1×1017at/cm3到1×1019at/cm3。通过外扩散，发射极区域1被形成在n型过渡层22中。在这种情况下，集电极3和发射极1包括硅。在这种情况下，集电极3包括n型(或本征)过渡层21和衬底12的部分，而且，集电极3可以不同于本例，由低掺杂部分、所谓漂移区域和邻近衬底或形成了部分衬底的高掺杂部分组成。在这种情况下，发射极区域1和基极区域2的连接导体100、200包括硅化物例如硅化镍或硅化钴，同时集电极区域3的连接导体300包括铝。在这个例子中，发射极连接区域1A包括多晶硅区域，并通过隔离器4与基极连接区域2A电隔离。
在这种情况下，半导体主体11在基极区域2的位置处具有压缩层，该半导体主体11被形成在掩埋在半导体主体中的电绝缘区域26、27之间。在这种情况下，所述的电绝缘区域包括二氧化硅，它们从半导体主体11的台面型部分30的侧壁开始在基极区域2的方向上延伸，并且具有和区域2相同的厚度。按照本发明，处在区域26、27之上的半导体主体11的部分是单晶体。这使器件10拥有非常小的横向尺寸和非常好的高频特性成为可能。利用按照本发明的方法来制造器件，可以达到这些目的。如果使用已知的制造方法，则半导体主体11的前述部分是多晶体或者甚至是非晶体。
在此例中，基极连接区域2A包括多晶硅导电区域2AA，以及在下面的在该例中为氮化钽的另一导电区域2AB，相对于导电区域2AB，多晶硅导电区域2AA是可以被选择性地刻蚀的。在该例中，发射极连接区域1A是有T形臂的T形，该T形臂在绝缘区域5上延伸，该绝缘区域5处在多晶硅区域2AA之上。而且，器件10包括部分埋置和部分掩埋的另外的绝缘区域16、17，在这种情况下，该绝缘区域16、17包括氧化硅，具有更大的厚度，并且以比掩埋的电绝缘区域26、27更大的距离与发射极区域1隔离。
该例的器件10的横向尺寸是1μm×10μm。发射极区域1有大约1020at/cm3的掺杂浓度以及大约10nm的厚度。基极区域2有大约20nm的厚度，临近的过渡层21、22的厚度与基极区域2相当。例如，通过按照本发明的方法，制造该例的器件10。
开始点(见图1)是n型硅衬底12，在该例中，所谓的STI(浅沟槽隔离)区域16、17形成于该硅衬底中。为了简化起见，在图中省略了衬底12下面的部分。通过外延生长，首先在衬底上沉积p型层21、2、22，中间层由SiGe形成，外侧的两层由Si形成。如上文指示的那样选择掺杂浓度和厚度。然后在另一沉积装置中提供进一步的层结构，该结构连续地包括氮化钽导电层2AB、多晶体、高度掺杂的硅层2AA和二氧化硅绝缘层5。优选地，溅射法或MOCVD(MetalOrganic Chemical Vapor Deposition，金属有机化学汽相沉积)被用作沉积技术，用于在该例中沉积导电层2AB，而多晶硅层2AA和绝缘层是通过CVD(Chemical Vapor Deposition，化学汽相沉积)形成的，所述层的厚度分别为10nm、100nm和50nm。
随后(见图2)，利用光阻掩模M1，在绝缘层5和多晶硅层2AA中刻蚀出开口6。例如，通过干法刻蚀工艺可以完成这个步骤。在所述的工艺中，氮化钽层2AB用作刻蚀停止层。
此后(见图3)，通过另一刻蚀工艺，例如干法或湿法化学刻蚀工艺，相对于硅层22，将由M1限定的氮化钽层2AB部分选择性地刻蚀掉。
在去除掩模M1之后(见图4)，在开口6中形成隔离器4，在该例中，该隔离器由两个薄的10nm的二氧化硅层41和50-100nm的氮化硅层42组成。这些层被均匀地涂覆，随后，通过各向异性刻蚀工艺将他们的平坦部分去除掉。
此后(见图5)，用n型多晶硅层1A填充开口6。所述的层是通过CVD工艺形成的。通过对形成的结构进行热处理，通过发射极连接区域1A中的n型杂质扩散所导致的过掺杂，在过渡层22中形成发射极区域1。
然后(见图6)，通过光刻法和保留T形截面的刻蚀，形成发射极连接区域1A的图案。T形的底部宽度大约是200nm，T形的顶部宽度大约是500nm。此后，通过p型离子注入形成基极区域2A的高度掺杂部分2C，其中T形连接区域1A用作掩模。应当注意的是，在实际中与图中所示相反的是，在该阶段，光阻掩模仍然出现在T型台面上，并且在这种情况下，所述的注入会在图5和图6所示的制造阶段之间发生。一方面，光阻掩模保护发射极连接区域1A使其不被注入，另一方面，金属硅化物层100、200可以在去除所述掩模之后的一个步骤中形成。
例如，此时通过沉积镍或钴金属层，通过硅化将该金属层转换成硅化镍或硅化钴100、200，来形成连接导体100、200。在该例中，衬底12的下侧与铝接触，从而形成集电极区域3的连接导体300。集电极区域3还可以通过埋置的连接区域和连接导体，有利地与半导体主体11的上表面接触。
此后(见图7)，光阻掩膜M2被施用在器件10上，然后通过干刻蚀工艺在半导体主题11的表面上提供台面型部分30。
随后(见图8)，通过选择性的化学刻蚀工艺(干法或湿法)，从半导体主体11的台面型部分30的侧壁去除掉形成基极区域2的层2的部分。从而，在邻近Si包含层21、22并且邻近形成基极区域2的SiGe层2的保留部分处形成腔26A、27A。
在该例中(见图9)，通过使用在这种情况下为二氧化硅的电绝缘材料来填充腔，将所形成的腔转换成掩埋的电绝缘区域26、27。特别地，如果腔不是很厚，可以通过低温热氧化填充该腔。如果需要，为了达到目的，可以在较早的制造阶段执行形成台面型部分30和腔26A、27A的步骤，以防止连接导体100、200、300遭到破坏。
在执行诸如锯或者刻蚀的分离技术之后，可以获得按照本发明的单个器件10。
由于在本发明的范围内，对本领域技术人员而言，有很多可行的变型和修改，本发明不限于这里描述的实施例。从而，除了适用于分立半导体器件，本发明还非常适用于诸如(BI)CMOS((双极)互补型金属氧化物半导体)IC之类的集成半导体器件。实际上，这里描述的晶体管的结构和制造工艺非常适用于IC。
而且，应当注意的是，除了使用STI隔离区域，还可以使用通过LOCOS(硅局部氧化)技术获得的隔离区域。除了SiGe，它还可以使用其他可选择地刻蚀的和在其上生长单晶硅的材料。这样材料的一个例子是SiC。除此之外，硅还可以含有几乎不影响硅的晶格常数、但是有助于选择性刻蚀的杂质。从而，例如，n型硅可以相对于p型硅被选择性地刻蚀掉，反之亦然。而且，非活性电掺杂剂可以在很大程度上影响硅的刻蚀性。
关于按照本发明的方法，也可以有很多变型和修改。从而，还可以利用在硅区域上注入锗，形成SiGe层或SiGe区域。
Claims (15)
1.一种半导体器件(10)，其具有硅半导体主体(11)，所述半导体主体(11)包括衬底(12)和双极晶体管，该双极晶体管具有分别是第一导电类型的发射极区域(1)、与第一导电类型相反的第二导电类型的基极区域(2)和所述第一导电类型的集电极区域(3)，包括集电极区域或发射极区域的第一半导体区域被形成在衬底(12)中，在该半导体主体的顶部出现的是包括基极区域(2)的第二半导体区域，在该第二半导体区域顶部出现的是包括所述的集电极区域和发射极区域中另外一个的第三半导体区域，所述半导体主体(11)在邻接第二半导体区域的位置处被提供了压缩层，该压缩层是通过掩埋在半导体主体(11)中的电绝缘区域(26，27)形成的，该半导体器件的特征是：在掩埋的电绝缘区域上形成的半导体主体(11)的部分是单晶体。
2.按照权利要求1所述的半导体器件(10)，其特征是：第二半导体区域被提供了至少一个位于掩埋的电绝缘区域(26，27)上的电连接部分(200)。
3.按照权利要求1或2所述的半导体器件(10)，其特征是：具有层状结构的第二半导体区域在台面型的第三半导体区域两侧上的厚度比在第三半导体区域下面的厚度大。
4.按照权利要求1或2所述的半导体器件(10)，其特征是：半导体主体(11)包括另外的埋置的或掩埋的电绝缘区域(16，17)，从投影图上看，所述另外的埋置的或掩埋的电绝缘区域(16，17)与第三半导体区域隔开一个比掩埋的电绝缘区域(26，27)大的距离，其中所述另外的埋置的或掩埋的电绝缘区域(16，17)形成在硅衬底(12)中。
5.按照权利要求4所述的半导体器件(10)，其特征是：所述另外的埋置的或掩埋的电绝缘区域(16，17)具有比掩埋的电绝缘区域(26，27)大的厚度。
6.按照权利要求1或2所述的半导体器件(10)，其特征是：半导体主体(11)包括在压缩层位置处的SiGe混合晶体。
7.按照权利要求1或2所述的半导体器件(10)，其特征是：第一 半导体区域包括集电极区域(3)，而第三半导体区域包括发射极区域(1)。
8.按照权利要求7所述的半导体器件(10)，其特征是：基极区域(2)，还有集电极区域(3)，在发射极区域(1)的任一侧被提供了双电连接部分。
9.一种半导体器件的制造方法，该半导体器件带有衬底(12)和硅半导体主体(11)，该半导体器件被提供了双极晶体管，该双极晶体管具有分别是第一导电类型的发射极区域(1)、与第一导电类型相反的第二导电类型的基极区域(2)和所述第一导电类型的集电极区域(3)，其中，包括集电极区域或发射极区域的第一半导体区域被形成在半导体主体(11)中，在该半导体主体的顶部形成的是包括基极区域的第二半导体区域，在该第二半导体区域顶部形成的是包括所述的集电极区域和发射极区域中另外一个的第三半导体区域，其中，所述半导体主体(11)在邻接第二半导体区域的过渡位置处被提供了压缩层，该压缩层是通过形成在半导体主体(11)中掩埋的电绝缘区域(26，27)形成的，该半导体器件的制造方法的特征是：在掩埋的电绝缘区域(26，27)上存在的半导体主体(11)的部分是以单晶体的方式形成的。
10.按照权利要求9所述的方法，其特征是：在形成掩埋的电绝缘区域(26，27)的位置形成硅和锗混合晶体的区域，通过选择性蚀刻去除掉该区域，在此之后，用电绝缘材料填充所形成的腔(26A，27A)。
11.按照权利要求10所述的方法，其特征是：处在掩埋的电绝缘区域(26，27)之上的半导体主体(11)的部分是通过外延生长在由硅和锗混合晶体形成的区域的顶部形成的，所述硅和锗混合晶体形成的区域能够被去除。
12.按照权利要求9、10或11所述的方法，其特征是：第二半导体区域被提供了至少一个电连接部分(200)，该电连接部分被形成在掩埋的电绝缘区域(26，27)上。
13.按照权利要求9-11中任何一项所述的方法，其特征是：通过选择的外延生长，使得在第三半导体区域任一侧形成的第二半导体区 域比在第三半导体区域下面形成的第二半导体区域的厚度大。
14.按照权利要求11所述的方法，其特征是：硅和锗混合晶体区域被形成为包含外延生长层的SiGe的部分。
15.按照权利要求14所述的方法，其特征是：所述包含外延生长层的SiGe被形成在第二半导体区域中。
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