CN100583731C - 时钟数据再生电路 - Google Patents
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- 238000011084 recovery Methods 0.000 title claims description 46
- 230000010354 integration Effects 0.000 claims abstract description 49
- 230000010363 phase shift Effects 0.000 claims description 44
- 230000010355 oscillation Effects 0.000 claims description 32
- 230000008929 regeneration Effects 0.000 claims description 29
- 238000011069 regeneration method Methods 0.000 claims description 29
- 230000000052 comparative effect Effects 0.000 claims description 9
- 238000001514 detection method Methods 0.000 claims description 5
- 230000008859 change Effects 0.000 description 34
- 230000005540 biological transmission Effects 0.000 description 23
- 230000001360 synchronised effect Effects 0.000 description 17
- 230000004044 response Effects 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 230000009471 action Effects 0.000 description 8
- 230000007246 mechanism Effects 0.000 description 7
- 101100381996 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BRO1 gene Proteins 0.000 description 5
- 230000008676 import Effects 0.000 description 5
- 230000006872 improvement Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S388/00—Electricity: motor control systems
- Y10S388/907—Specific control circuit element or device
- Y10S388/911—Phase locked loop
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Abstract
本发明提供一种改善对接收数据信号的不稳定或变动的追踪速度和时钟品质，并可自动调整为最佳识别相位的时钟数据再生电路。其具有：第一反馈环路(204)和第二反馈环路(207)，第一反馈环路由下述部分构成：相位比较器(209)，其输入来自VCO(203)的时钟和接收数据信号并检测相位差；积分电路(210)；和VCO(203)。第二反馈环路由下述部分构成：识别器(205)，输入接收数据信号(201)；相位比较器(211)，输入识别器(205)的输出和接收数据信号(201)，检测相位差；积分电路(212)；移相器(208)，输入从VCO(203)输出的时钟，按照积分电路(212)的积分输出对相位移相并输出。
Description
技术领域
本发明涉及通过数据信号再生识别用时钟，识别/再生输入数据信号的时钟数据再生电路。
背景技术
以下对这种现有的时钟数据再生电路进行说明。图8是表示在后述的非专利文献1中公开的时钟数据再生电路的结构的图。如果参照图8，则该时钟数据再生电路，具备：比较两个输入信号的相位，输出比较结果的相位比较器(Phase Detector)602；对相位比较结果信号进行积分的积分电路603；基于来自积分电路603的输出电压使振荡频率可变的电压控制振荡器(Voltage Controlled Oscillator：简记为“VCO”)604，它们构成反馈环路(反馈回路)601。积分电路603，通过低通滤波器(Low-pass filter)构成，或者也可称作“环路滤波器电路”，也简记为“LPF”。
来自VCO604的输出信号，反馈输入到相位比较器602的一个输入端，输入数据信号(Data In)输入到相位比较器602的另一输入端。
在时钟数据再生电路中，为了识别再生输入数据信号而设置有识别器605。识别器605，例如由D型触发器(边沿触发式寄存器)构成，按照输入到时钟输入端的识别用时钟信号的上升沿或下降沿，对输入到数据输入端的输入数据信号(Data In)进行采样，将采样的结果作为输出数据信号(Data Out)从数据输出端输出。识别器605，也可称作“D-FF”、“Retimer”(重新定时器)或者“Decision电路”(判定电路)。在识别器605的时钟输入端，输入来自VCO604的输出时钟信号(Clock Out：识别用时钟)，与来自VCO604的输出时钟信号同步。积分电路603，对传输数据信号的时钟周期具有足够长的时间常数。
以下对图8中所示的现有的时钟数据再生电路的动作进行说明。
图9是表示图8的相位比较器602的相位比较特性的图。在图9中，横轴表示相位差，纵轴表示相位比较器的输出。将传输数据信号的时钟周期设为2π，在输入数据信号(Data In)与作为VCO604的输出的识别用时钟(Clock Out)的相位差φ，
为-π＜φ＜0时，相位比较器602输出负值的输出。
为0＜φ＜π时，相位比较器602输出正值的输出。
另一方面，在输入到相位比较器602的两个输入端的两个信号没有相位差时(φ＝0)，相位比较器602的输出为零。
VCO604，接收来自相位比较器602的输出的反馈，在-π/2＜φ＜π/2的范围内，使振荡频率沿相位差φ为零的方向可变，能够在大约相位差φ＝0时取得同步。
图10(a)至图10(c)为以时序图表示此时的状态的图。图10(a)是识别用时钟(＝VCO604的输出时钟)的相位前移时的图，相位比较器602对输入数据信号的变化点和识别用时钟的下降的时序相位进行比较，输出对应相位差的负值。积分电路603，以对传输数据信号的周期足够大的时间常数对相位比较器602的输出进行积分，输出缓缓向低电平移动。积分电路603的输出，作为VCO604的控制电压输入，使振荡周期降低。根据这种反馈结构，相位差φ沿输入数据的变化点和识别用时钟的下降时序一致的方向减少。
另一方面，图10(b)表示识别用时钟(＝VCO604的输出时钟)的相位延迟时的时序图。与上述相同，相位比较器602输出正值，积分电路603的输出缓缓向高电平移动。由此，VCO604的振荡频率变高，相位差φ沿输入数据的变化点和识别用时钟的下降时序一致的方向减少。
图10(c)表示输入数据信号的变化点和识别用时钟的下降时序一致的同步状态下的时序图。此时，相位比较器602以及积分电路603均为零输出，VCO604的振荡频率被固定。因此，输入数据信号的变化点和识别用时钟的下降沿通常被维持为一致的状态。
如上所述，现有的时钟数据再生电路，收敛为输入数据信号的变化点和识别用时钟的下降沿一致的同步状态。因此，能够再生与输入数据信号(Data In)同步的时钟信号(Clock Out)。
此外，在识别器605中，通过采用被再生的时钟信号(Clock Out)，能够以最佳的识别相位识别、再生数据信号。
图11是表示在后述的专利文献1中公开的时钟数据再生电路的结构的图。以下，参照图11，对现有的时钟数据再生电路进行说明。时钟提取机构901，用于从输出数据信号提取变化点信号。在相位同步机构902中，基于变化点信号，使电压控制振荡器(VCO)909的振荡频率与传输数据信号同步。时钟延迟机构903，由相位比较器910对传输数据信号和可变延迟电路912的输出时钟进行相位比较，使时钟只延迟某一定时间。
识别器904中，由从时钟延迟机构903供给的时钟对传输数据信号进行数据识别、再生。根据上述构成，可使时钟相对传输数据信号的变化点自动延迟某一定时间。
另外，公知相位同步装置(例如参照专利文献2)，该相位同步装置具备：输出作为与数据输入信号(DATA IN)相位同步的时钟信号的相位同步环路电路；对数据输入信号输出时钟信号的移相电路；重新定时电路，具备将被重新定时的识别再生信号作为重新定时数据输出的识别再生功能，输出数据信号(DATA OUT)；和移相控制电路，相位同步环路电路生成的提取时钟经由移相电路输入到数据锁存电路，采用数据输入信号，进行信号电平的锁存，分别生成相位信息。后述的本发明，与该专利文献2中记载的构成、例如移相的控制、构成不同。作为一例，如后面详细地说明那样，根据本发明的一个侧面，由相位比较电路对来自识别器(由输出时钟信号对接收数据进行采样)的输出数据信号(DATA OUT)和输入数据信号(DATA IN)的相位差进行比较，基于相位比较结果，使VCO振荡信号的相位移相。另一方面，在专利文献2中记载的结构中，移相控制电路，基于通过输出时钟信号对输入数据信号(DATA IN)进行锁存的锁存输出的值，控制移相电路的相位。
在上述的现有的时钟数据再生电路中，为了处理在传输数据中包括的同符号连续信号，需要使积分电路的时间常数对传输数据信号的周期充分大。即、即使在传输数据信号没有变化点的状态下，也需要使积分电路的响应时间(时间常数)足够长，使供给VCO的时钟控制电压稳定化，以使VCO的振荡频率不变化。
在上述的现有的始终数据再生电路中，为了对包含于传输数据信号的同符号连续信号进行处理，而需要将积分电路的时间常数相对传输数据信号的周期变大。即，即使是没有传输数据信号的变化点的状态下，也将积分电路的响应时间(时间常数)足够变长，以使VCO的振荡频率不要变化，需要使供给到VCO的时钟控制电压稳定化。
然而，在上述构成中，存在如下的问题：如图12(a)所示，由于积分电路的输出(VCO控制信号)对数据的变动的响应时间变长，因此如图12(b)所示，时钟数据再生电路不能立刻追踪传输数据信号的不稳定或变动，从而到再次输出正确的时钟和数据再生为止的时间变长。
另一方面，在为了缩短响应时间而减小积分电路的时间常数的情况下，存在下述问题：如图12(c)所示，同符号连续信号时的时钟控制电压的变动量变大，时钟的同步产生偏离或相位噪声的增加。
上述两个问题，互相具有折衷(trade off)的关系，成为不能并存的课题(不能同时解决两个问题的课题)。
在图11所示的电路构成中，可随着传输数据信号的变化点，给予时钟某一定的延迟。然而，为了以最佳的识别相位使识别器904动作，需要预先对输入的传输数据信号设定最佳的延迟时间，来作为电路常数。通常，由于该延迟时间，对传输数据速度或电路构成影响较大，因此难以设定最佳的电路常数。
非专利文献1：光通信的集成电路设计(Design of Integrated Circuits forOptical Communications)、ISBN0-07-282258-9、第297页；
专利文献1：特开2000-228660号公报(第6页、第6图)；
专利文献2：特开2000-216763号公报(第5、6页、第1图)。
发明内容
因此，本发明正是基于上述课题的认识而提出的，其主要目的在于提供一种时钟数据再生电路，其改善上述的响应时间中的问题点，同时通过自动控制最佳的识别相位，而不需要设定电路常数。
本申请公开的发明，用于实现上述目的，具有以下构成。
有关本发明的一个方面(侧面)的时钟数据再生电路，构成为：具有：相位同步用环路，使从可变控制振荡频率的振荡器输出的时钟信号与输入数据信号相位同步，还具有：相位比较电路，其检测输出数据信号和所述输入数据信号之间的相位差，该输出数据信号由按照识别用时钟信号对所述输入数据信号进行采样的识别电路识别输出；和移相电路，基于来自所述相位比较电路的比较结果，使从所述振荡器输出的时钟信号的相位移相，从所述移相电路输出的输出时钟信号，作为所述识别用时钟信号，供给到所述识别电路。
有关本发明的另一方面的时钟数据再生电路，具备：第一反馈环路，其至少包括检测时钟信号和接收数据信号之间的相位差的第一相位比较电路；第二反馈电路，其包括输入接收数据信号的识别电路和第二相位比较电路，所述第二相位比较电路检测由所述识别电路识别输出的数据信号和所述接收数据信号之间的相位差；和时钟再生电路，其由所述第一以及第二反馈环路控制，输出被再生的时钟信号，从所述时钟再生电路输出的时钟信号作为所述识别电路的识别用时钟信号被供给。
在本发明中，所述第一反馈环路，包括：电压控制振荡电路，其基于被输入的控制信号电压使振荡频率可变；第一相位比较电路，输入从所述电压控制振荡电路输出的时钟信号和所述接收数据信号，检测相位差；和第一积分电路，其对所述第一相位比较电路的输出进行积分，将积分输出作为控制信号供给到所述电压控制振荡电路，所述第二反馈环路，包括：识别电路，输入所述接收数据信号；第二相位比较电路，输入所述识别电路的输出和所述接收数据信号，检测相位差；第二积分电路，其以规定的时间常数对所述第二相位比较电路的输出进行积分；和移相电路，输入从所述电压控制振荡电路输出的时钟信号和所述第二积分电路的积分输出，按照所述积分输出使所输入的时钟信号的相位移相并输出，从所述移相电路输出的时钟信号，作为识别用时钟供给到所述识别电路，并且作为输出时钟信号被供给。
有关本发明的另一方面的时钟数据再生电路，具有：第一反馈环路，其包括第一相位比较电路，其检测所输入的参考时钟信号和所再生的时钟信号之间的相位差；和第二反馈环路，其包括输入接收数据信号的识别电路和第二相位比较电路，所述第二相位比较电路检测由所述识别电路识别的信号和所述接收数据信号之间的相位差，所述识别电路的识别用时钟，通过由所述第一及第二反馈环路控制的时钟再生电路被供给。
在本发明中，所述第一反馈环路，包括：电压控制振荡电路，其基于被输入的控制信号电压使振荡频率可变；第一相位比较电路，输入从所述电压控制振荡电路输出的时钟信号和参考时钟信号，检测相位差；和第一积分电路，其对所述第一相位比较电路的输出进行积分，将积分输出作为控制信号供给到所述电压控制振荡电路，所述第二反馈环路，包括：识别电路，输入所述接收数据信号；第二相位比较电路，输入所述识别电路的输出和所述接收数据信号，检测相位差；第二积分电路，其以规定的时间常数对来自所述第二相位比较电路的输出进行积分；和移相电路，输入从所述电压控制振荡电路输出的时钟信号和所述第二积分电路的积分输出，按照所述积分输出使所输入的时钟信号的相位移相并输出，从所述移相电路输出的时钟信号，作为识别用时钟供给到所述识别电路，并且作为输出时钟信号输出。
在有关本发明的其他方面的时钟数据再生电路中，具有选择电路，其选择接收数据信号和参考时钟信号，作为由所述第一相位比较电路比较来自所述电压控制振荡器的时钟信号的信号。
在本发明中，所述第一反馈环路，包括：选择电路，输入参考时钟信号和所述接收时钟信号，基于选择控制信号输出其中之一；电压控制振荡电路，基于被输入的控制信号电压使振荡频率可变；第一相位比较电路，输入从所述电压控制振荡电路输出的时钟信号和来自所述选择电路的信号，检测相位差，所述时钟信号作为与来自所述电压控制振荡器的时钟信号进行比较的信号；和第一积分电路，其对所述第一相位比较电路的输出进行积分，将积分输出作为控制信号供给到所述电压控制振荡电路，所述第二反馈环路，包括：识别电路，输入所述接收数据信号；第二相位比较电路，输入所述识别电路的输出和所述接收数据信号，检测相位差；第二积分电路，其以规定的时间常数对所述第二相位比较电路的输出进行积分；和移相电路，输入从所述电压控制振荡电路输出的时钟信号和所述第二积分电路的积分输出，按照所述积分输出使所输入的时钟信号的相位移相并输出，从所述移相电路输出的时钟信号，作为识别用时钟供给到所述识别电路，并且作为输出时钟信号供给。
在本发明中，所述第一反馈环路的时间常数，也可成为比所述第二反馈环路的时间常数大的值。
根据本发明，也可在包括：识别电路，其按照识别用时钟信号识别输入数据信号，输出输出数据信号；和时钟生成电路，输入所述输入数据信号或基准时钟信号，生成与所述输入的信号同步的时钟信号、的时钟数据再生电路中，包括反馈环路，其检测所述输出数据信号和所述输入数据信号的相位差，基于所述相位差的积分结果，移相所述时钟信号的相位，作为所述识别用时钟信号供给到所述识别电路。
发明效果
根据本发明，分离控制电压控制振荡器的振荡频率的第一反馈环路和数据再生用的第二反馈环路，分别控制时钟的频率和相位。
因此，根据本发明，能够得到下述显著的效果：可以尤其缓解在现有的时钟数据再生电路中成为课题的涉及追踪时间、同符号连续信号时的稳定性的折衷的关系，能够使追踪速度对传输数据信号的不稳定或变动的改善和高时钟品质并存。
但是，根据本发明，由于对传输数据信号和识别后的数据信号进行比较，施加反馈，因此与传输数据速度和电路构成无关，自动地调整为最佳的识别相位，能够确保足够大的相位余量。
附图说明
图1是表示本发明的第一实施例的结构的图。
图2是表示本发明的第二实施例的结构的图。
图3是表示本发明的第三实施例的结构的图。
图4是表示本发明的第三实施例的结构的图。
图5(a)至(c)是用于说明本发明的实施例的动作的时序图。
图6是表示在本发明中采用的移相器的结构的一例。
图7是用于说明积分电路的时间常数和VCO控制信号的关系的图(图7(a)、(b)为比较例，图7(c)为本发明)。
图8是表示现有的时钟数据再生电路的结构的图。
图9是表示相位比较器的特性的图。
图10是说明现有的时钟数据再生电路的动作的时序图。
图11是表示现有的时钟数据再生电路的结构的图。
图12是表示接收数据信号和VCO控制信号的关系的图。
图中：11～14-微波传输带线路；15、16-二极管；101-接收数据信号；102-时钟信号；103-电压控制振荡器(VCO)；104-第一反馈环路；105-识别器(D-FF)；106-输出数据信号；107-第二反馈环路；108-移相器；109-第一相位比较器；110-第一积分电路(LPF1)；111-第二相位比较器；112-第二积分电路(LPF2)；201-接收数据信号；202-时钟信号；203-电压控制振荡器(VCO)；204-第一反馈环路；205-识别器；206-输出数据信号；207-第二反馈环路；208-移相器；209-第一相位比较器；210-第一积分电路；211-第二相位比较器；212-第二积分电路；215-选择控制信号；301-接收数据信号；302-时钟信号；303-电压控制振荡器(VCO)；304-第一反馈环路；305-识别器；306-输出数据信号；307-第二反馈环路；308-移相器(移相电路)；309-第一相位比较器；310-第一积分电路(LPF1)；311-第二相位比较器；312-第二积分电路(LPF2)；313-参考时钟信号；401-参考时钟信号；402-选择器；403-选择控制端子；601-反馈环路；602-相位比较器；603-积分电路；604-电压控制振荡器；605-识别器；901-时钟提取机构；902-相位同步机构；903-时钟延迟机构；904-识别器；909-电压控制振荡器；910-相位比较器；912-可变延迟电路；1101-控制端子。
具体实施方式
以下参照附图，对本发明进行更详细地说明。
对本发明的实施方式的一例进行说明。本发明的一实施方式，具有：第一相位比较电路(图2的209)，将输入到第一输入端的输入数据信号和输入到第二输入端的时钟信号之间的相位进行比较，从输出端输出比较结果；第一积分电路(图2的210)，输入第一相位比较电路(209)的输出信号并进行积分；时钟再生电路(203，例如由电压控制振荡器构成)，从输入端输入来自第一积分电路(210)的输出信号，基于上述输出信号，使振荡频率可变，从输出端输出时钟信号，从时钟再生电路(203)输出的时钟信号反馈输入到第一相位比较电路(209)的第二输入端，它们构成第一反馈(feedback)环路。此外，第二反馈环路包括：识别电路(图2的205)，向数据输入端输入上述接收数据信号，基于输入到时钟输入端的识别时钟信号识别所述接收数据信号，从输出端输出数据信号；第二相位比较电路(图2的211)，对输入到第一输入端的来自识别电路(205)的数据信号和输入到第二输入端的所述接收数据信号的相位进行比较，从输出端输出比较结果；第二积分电路(图2的212)，输入第二相位比较电路(211)的输出信号，并进行积分；移相电路(图2的208)，从输入端输入从时钟再生电路(203)输出的时钟信号，从控制信号输入端输入来自第二积分电路(212)的输出信号，基于上述输出信号，使从时钟再生电路(203)输出的所述时钟信号的相位移相，并从输出端输出；通过将从移相电路(208)输出的时钟信号作为识别电路(205)的识别时钟信号供给，识别电路(205)、第二相位比较电路(211)、第二积分电路(212)、移相电路(208)构成第二反馈环路。
由此，根据本发明，分离控制VCO的振荡频率的第一反馈环路和数据再生用的第二反馈环路，能够分别控制时钟的频率和相位。可尤其缓和追踪时间和涉及同符号连续信号时的稳定性的折衷的关系，可使追踪速度对传输数据信号的不稳定或变动的改善和高时钟品质并存。根据本实施例，对传输数据信号和识别后的数据信号进行比较，由于施加了反馈，因此与传输速度和电路结构无关，可自动地调整最佳的识别相位，能够确保足够大的相位余度。以下，对具体的实施例进行说明。
实施例
图1是表示本发明的第一实施例的时钟数据再生电路的结构的图。参照图1，该实施例的时钟数据再生电路，具备：第一反馈环路104，其包括检测接收数据信号101和VCO103的输出信号的相位差的第一相位比较器109；第二反馈环路107，其包括检测由识别器105识别接收数据信号101后的信号和接收数据信号101之间的相位差的第二相位比较器111。
第一反馈环路104，具备第一相位比较器109、第一积分电路(低通滤波器)110、电压控制振荡器(VCO)103。
第二反馈环路107，具备第二相位比较器111、第二积分电路(低通滤波器)112、移相器108和识别器105。
在本实施例中，识别器105，由主要与从属的两段触发器(锁存器)构成的边沿触发式寄存器而构成，主锁存器以输入到时钟端子的时钟信号的低电平接收数据输入端子的输入数据信号并保持输出，从锁存器以时钟信号的高电平接收主锁存器的输出并保持输出。主锁存器的输出被输入到第二相位比较电路111中，来自从锁存器的数据输出成为输出数据信号106。
第一、第二相位比较器109、111，如上所述，具有图9所示的特性，通过异逻辑构成。
移相器108，例如由如图6所示的二极管15、16和微波传输带线路11、12、13、14构成，由反射型的模拟移相器构成，相位延迟的控制，通过控制端子1101可变控制电压(二极管的阴极端子电压)而进行。
在本实施例中，由于分离了控制VCO103的振荡频率的第一反馈环路104和数据再生用的第二反馈环路107，因此能够独立控制时钟的振荡频率和相位。
因此，如图7(a)、图7(b)所示，与现有的时钟数据再生电路的积分电路(低通滤波器)的时间常数的设定的情况不同，如图7(c)所示，也可设为增大第一积分电路(LPF1)110的时间常数，减小第二积分电路(LPF2)112的时间常数。另外，图7是比较本发明与现有电路的积分电路的时间常数与VCO控制信号的积分输出电压的示意图。
接下来，参照图5，对本实施例的动作进行说明。图5(a)至图5(c)，是示意地表示在图1中所示的实施例中，时钟数据的再生动作后，新接收数据信号变化时的时序动作的时序图。
首先，参照图5(a)，对接收数据信号的相位前移的情况进行说明。图5(a)中，接收数据信号的相位比识别用时钟相位前移φ。
此时，第一相位比较器109，对接收数据信号的变化点和识别用时钟的下降沿的时序进行比较，输出对应相位差的值。在本实施例中，由于第一积分电路110的时间常数非常大，因此最初积分电路110的输出电压，几乎不变动，因此VCO103的振荡频率也不变化。
另一方面，第二相位比较器111也对接收数据信号的变化点和识别后的数据输出(识别器105的输出)的变化点进行比较，输出对应相位差的值。此时，第二反馈环路107中的第二积分电路112的时间常数，比第一积分电路110的时间常数小，因此输出积分值变动，移相器108的延迟量首先向最佳值移动。
因此，根据本实施例，能够实现追踪时间变短且取得同步的正确的数据的识别再生，可比上述的现有时钟数据再生电路时间更短地实现时钟再生。
还有，在经过了长时间的情况下，按照第一积分电路110的输出积分值缓慢的变化，VCO103的振荡频率也变化。
根据本实施例，第二反馈环路107，通常为了更早地使延迟量最优化，维持正确的数据和时钟再生的同步状态，两个反馈环路104、107立刻向取得同步的稳定状态转移。
图5(b)表示接收数据信号的相位延迟的情况。图5(b)中，接收数据信号的相位比识别时钟相位延迟φ。此时，与上述说明相同，在追踪时间变短的状态下，时钟数据再生电路实现稳定工作。
图5(c)表示接收数据信号的相位没有变化的情况。此时，第一的第一反馈环路104的积分电路110，与接收数据信号的基频相比较，具有足够大的时间常数，因此即使对同符号连续信号也输出稳定的积分值。因此，来自VCO103的时钟信号，成为振动或相位噪声少的稳定的频率特性。
另一方面，第二反馈环路107，对接收数据信号101和识别再生后的数据信号的相位进行比较。因此，识别用时钟信号，对接收数据信号通过移相器108自动地调整为最佳延迟量。
本实施例，能够使对同符号连续信号的稳定性和响应速度的改善并存。还有能够自动调整成为最优时钟信号的相位延迟。
图2是表示本发明的第二实施例的结构的图。参照图2，本实施例的时钟数据再生电路，具有第一反馈环路204，其由下述部分构成：VCO203、检测接收数据信号201和VCO输出的相位差的第一相位比较器209、和第一积分电路210。此外，具有第二反馈环路207，其由下述部分构成：识别器205；检测由识别器205识别接收数据201后的信号和接收数据201之间的相位差的第二相位比较器211；带充电泵电路的第二积分电路212；移相器208。相位比较器209，具有图9所示的特性，由异逻辑构成，相位比较器211由相位频率比较器构成，移相器208由矢量合成型的移相器构成。
在本实施例中，由于分离控制VCO203的振荡频率的第一反馈环路204和数据再生用的第二反馈环路207，因此能够独立控制VCO203的振荡频率和相位。从而，如图7(c)所示，与现有的积分电路的时间常数设定不同，可设定为第一积分电路210的时间常数变大，第二积分电路212的时间常数变小。
接下来，参照图5对本实施例的动作进行说明。参照图5(a)，对接收数据信号的相位前移的情况进行说明。与上述实施例相同，第一相位比较器209对接收数据信号的变化点和识别用时钟(＝VCO203输出)的下降沿的时序进行比较，输出对应相位差的值。第一积分电路210的时间常数变地足够大，积分值开始几乎没有变化，VCO203的振荡频率也没有变化。另一方面，第二相位比较器211也对接收数据信号的变化点和识别后的数据输出的变化点进行比较，脉冲输出对应其相位差的值。此时，预先使第二反馈环路207中的第二积分电路212的时间常数比第一积分电路210的时间常数小，则输出积分值迅速响应，移相器208的延迟量首先向最优值转移。还有在经过长时间的情况下，按照第一积分电路210的输出积分值的缓慢变化，VCO203的振荡频率也变化。第二反馈环路207，通常为了更早地使延迟量最优化，而维持正确的数据和时钟再生的同步状态，两个反馈环路204、207立刻向取得同步的稳定状态转移。
在接收数据信号的相位延迟的情况下，在上述实施例的说明中，参照图5(b)进行说明，在追踪时间短的状态下实现稳定工作。
还有，在接收数据信号的相位没有变化的情况下，如图5(c)所示，第一反馈环路204的第一积分电路210，与接收数据信号的基频相比较，具有足够大的时间常数，因此对同符号连续信号也能输出稳定的积分值。
因此，来自VCO203的时钟信号，成为振动或相位噪声少的稳定的频率特性。另一方面，第二反馈环路207，对接收数据信号201和识别再生后的数据信号的相位进行比较。此时，根据第二相位比较器211、带充电泵电路的第二积分电路212以及移相器208的结构，在同符号连续信号时，在此之前的积分值输出作为移相器208的控制电压被维持。因此，第一和第二反馈环路204、207的时间常数能够互相独立地设定。
此外，识别用时钟信号，通过移相器208自动地对接收数据信号201调整为最佳延迟量。
由此，本发明的第二实施例，与上述的现有的时钟数据电路不同，能够使对同符号连续信号的稳定性和响应速度的改善并存，还有可组动调整成为最佳时钟信号的相位延迟。
图3是表示本发明的第3实施例的结构的图。参照图3，本实施例的时钟数据再生电路，具有VCO303、检测参考时钟信号313和VCO303的输出的相位差的第一相位比较器309和构成第一环路滤波器(LPF)电路的第一积分电路(LPF1)310。此外，还具有第二反馈环路307，其由识别器305、检测由识别器305识别接收数据301后的信号和接收数据301之间的相位差的第二相位比较器311、第二积分电路(LPF2)312和移相器308构成。
第一相位比较器309和第二相位比较器311，具有图9所示的特性，由或逻辑构成。移相器308，由图6所示反射型的移相器构成。
在本实施例中，通过参考时钟信号313，分离控制VCO303的振荡频率的第一反馈环路304和数据再生用的第二反馈环路307。因此，使VCO303仍与供给环路的参考时钟信号313同步，可进行数据识别、再生的正常工作。
根据本实施例，通过使第一积分电路310的时间常数变大，第二积分电路312的时间常数变小，能够使稳定的时钟再生信号的实现和响应速度的大幅改善并存。
图4是表示本发明的第4实施例的结构的图。参照图4，本实施例的时钟数据再生电路，具有第一反馈环路204，其由下述部分构成：VCO203；基于选择控制端子403的信号，进行参考时钟信号401和接收数据信号201的切换的选择电路404；选择电路402的输出信号；检测从VCO203输出的时钟信号的相位差的第一相位比较器209；第一积分电路(LPF1)210。此外，还具有第二反馈环路207，其由识别器205、检测由识别器205识别接收数据201后的信号和接收数据201之间的相位差的第二相位比较器211、第二积分电路(LPF2)212和移相器208构成。
第一相位比较器209和第二相位比较器211，具有图9所示的特性，由异逻辑构成，移相器208由图6所示的反射型移相器构成。
在本实施例中，通过选择电路402的输出信号和VCO203的输出信号的相位比较，分离控制VCO振荡频率的第一反馈环路204和数据再生用的第二反馈环路207。
VCO203，仍与参考时钟信号401同步，可进行数据识别、再生的正常工作。
还有，在本实施例中，在接收数据信号离线时，取得参考时钟信号401和VCO203的同步，在接收数据信号离线时，通过切换选择控制信号215，选择器402选择接收数据信号201，由此，能够使来自VCO203的时钟信号与接收数据信号201同步。
根据本实施例，能够大幅减小时钟数据再生电路的锁定(lock in)时间(到取得同步为止的时间)。此外，根据本实施例，通过预先使第二反馈电路207的时间常数为较小的值，从而能够提高对数据信号变动的响应速度。
由此，根据本实施例，能够实现更短的锁定时间、稳定的时钟再生信号、更快的响应速度。
以上，在上述实施例中已经说明了本发明，但本发明并不限于上述实施例的构成，只要在专利申请的各个权利要求项的发明的范围内，当然也包括本领域技术人员可得到的各种变形、修正。
产业上的可利用性
本发明的时钟再生电路可利用于含有从输入数据信号对数据信号进行识别/再生的时钟数据再生功能的接口电路、半导体装置、电子设备、信息通信装置等中。
Claims (14)
1、一种时钟数据再生电路，
具备：
第一反馈环路，其具有可变控制振荡频率的振荡器，并至少包括检测从所述振荡器输出的时钟信号与接收数据信号或外部基准时钟信号之间的相位差的第一相位比较电路；
第二反馈环路，其包括输入接收数据信号的识别电路和第二相位比较电路，所述第二相位比较电路检测由所述识别电路识别输出的数据信号和所述接收数据信号之间的相位差；和
时钟再生电路，其具有移相电路，并且由第二反馈环路控制，输出被再生的时钟信号，所述移相电路基于来自所述第一相位比较电路的比较结果输出，使从所述振荡器输出的时钟信号的相位移相，
从所述时钟再生电路输出的时钟信号作为所述识别电路的识别用时钟信号被供给。
2、根据权利要求1所述的时钟数据再生电路，其特征在于，
所述第一反馈环路，包括：
电压控制振荡电路，其基于被输入的控制信号电压改变振荡频率；
第一相位比较电路，输入从所述电压控制振荡电路输出的时钟信号、和所述接收数据信号或外部基准时钟信号，检测输入的两个信号的相位差；和
第一积分电路，其对所述第一相位比较电路的输出进行积分，将输出电压作为控制信号电压供给到所述电压控制振荡电路，
所述第二反馈环路，包括：
识别电路，输入所述接收数据信号；
第二相位比较电路，输入从所述识别电路输出的输出数据信号和所述接收数据信号，检测所输入的两个信号的相位差；
第二积分电路，其对来自所述第二相位比较电路的输出进行积分；和
移相电路，输入从所述电压控制振荡电路输出的时钟信号和所述第二积分电路的积分输出，按照所输入的所述积分输出使所输入的时钟信号的相位移相并输出，
从所述移相电路输出的时钟信号，作为识别用时钟供给到所述识别电路，并且作为输出时钟信号输出。
3、根据权利要求1所述的时钟数据再生电路，其特征在于，
所述第一相位比较电路检测所输入的基准时钟信号和所再生的时钟信号之间的相位差。
4、根据权利要求3所述的时钟数据再生电路，其特征在于，
所述第一反馈环路，包括：
电压控制振荡电路，其基于被输入的控制信号电压改变振荡频率；
第一相位比较电路，输入从所述电压控制振荡电路输出的时钟信号和所述基准时钟信号，检测相位差；和
第一积分电路，其对所述第一相位比较电路的输出进行积分，将输出电压作为控制信号电压供给到所述电压控制振荡电路，
所述第二反馈环路，包括：
识别电路，输入所述接收数据信号；
第二相位比较电路，输入从所述识别电路输出的输出数据信号和所述接收数据信号，检测所输入的两个信号的相位差；
第二积分电路，其对来自所述第二相位比较电路的输出进行积分；和
移相电路，输入从所述电压控制振荡电路输出的时钟信号和所述第二积分电路的积分输出，按照所输入的所述积分输出使所输入的时钟信号的相位移相并输出，
从所述移相电路输出的时钟信号，作为识别用时钟供给到所述识别电路，并且作为输出时钟信号输出。
5、根据权利要求3所述的时钟数据再生电路，其特征在于，
所述第一相位比较电路，具有选择电路，其选择所述接收数据信号和基准时钟信号中的任一个，作为与所述时钟信号比较相位的信号。
6、根据权利要求5所述的时钟数据再生电路，其特征在于，
所述第一反馈环路，包括：
选择电路，输入基准时钟信号和所述接收数据信号，基于选择控制信号输出其中之一；
电压控制振荡电路，其基于被输入的控制信号电压改变振荡频率；
第一相位比较电路，输入从所述电压控制振荡电路输出的时钟信号和来自所述选择电路的信号，检测相位差；和
第一积分电路，其对所述第一相位比较电路的输出进行积分，将输出电压作为控制信号电压供给到所述电压控制振荡电路，
所述第二反馈环路，包括：
识别电路，输入所述接收数据信号；
第二相位比较电路，输入所述识别电路的输出和所述接收数据信号，检测相位差；
第二积分电路，其对所述第二相位比较电路的输出进行积分；和
移相电路，输入从所述电压控制振荡电路输出的时钟信号和所述第二积分电路的积分输出，按照所输入的所述积分输出使所输入的时钟信号的相位移相并输出，
从所述移相电路输出的时钟信号，作为识别用时钟供给到所述识别电路，并且作为输出时钟信号输出。
7、根据权利要求1所述的时钟数据再生电路，其特征在于，
所述第一反馈环路的时间常数为比所述第二反馈环路的时间常数大的值。
8、根据权利要求4中所述的时钟数据再生电路，其特征在于，
所述第一反馈环路的时间常数成为比所述第二反馈环路的时间常数大的值。
9、根据权利要求2所述的时钟数据再生电路，其特征在于，
所述第一积分电路的时间常数为比所述第二积分电路的时间常数大的值。
10、根据权利要求4所述的时钟数据再生电路，其特征在于，
所述第一积分电路的时间常数为比所述第二积分电路的时间常数大的值。
11、根据权利要求6所述的时钟数据再生电路，其特征在于，
所述第一积分电路的时间常数为比所述第二积分电路的时间常数大的值。
12、根据权利要求1所述的时钟数据再生电路，其特征在于，
所述时钟再生电路具备：
电压控制振荡电路，包括在所述第一反馈环路中，基于对所述第一相位比较电路的输出进行积分得到的输入控制信号，可变控制振荡频率；和
移相电路，包括在所述第二反馈环路中，输入从所述电压控制振荡电路输出的时钟信号和所述第二积分电路的积分输出，将按照输入的所述积分输出使输入的时钟信号的相位移相后的时钟信号，供给到所述识别电路。
13、根据权利要求3所述的时钟数据再生电路，其特征在于，
所述时钟再生电路，具备：
电压控制振荡电路，包括在所述第一反馈环路中，基于对所述第一相位比较电路的输出进行积分得到的输入控制信号，可变控制振荡频率；和
移相电路，包括在所述第二反馈环路中，输入从所述电压控制振荡电路输出的时钟信号和所述第2积分电路的积分输出，将按照输入的所述积分输出使输入的时钟信号的相位移相后的时钟信号，供给到所述识别电路。
14、根据权利要求2所述的时钟数据再生电路，其特征在于，
所述第一相位比较电路，对输入到第一输入端的输入数据信号或外部基准时钟信号与输入到第二输入端的时钟信号之间的相位进行比较，从输出端输出比较结果，
所述第一积分电路，输入所述第一相位比较电路的输出信号并进行积分，
所述时钟再生电路，具备电压控制振荡电路，其从输入端输入来自所述第一积分电路的输出信号，基于来自所述第一积分电路的输出信号，改变振荡频率，从输出端输出时钟信号，
从所述时钟再生电路输出的时钟信号反馈输入到所述第一相位比较电路的第二输入端，
所述识别电路，将所述输入数据信号输入到数据输入端，基于输入到时钟输入端的识别用时钟信号识别所述输入数据信号，从输出端输出数据信号，
所述第二相位比较电路，对输入到第一输入端的来自所述识别电路的数据信号和输入到第二输入端的所述输入数据信号之间的相位进行比较，从输出端输出比较结果；
所述第二积分电路，输入所述第二相位比较电路的输出信号并积分；和
所述移相电路，从输入端输入从所述时钟再生电路输出的所述时钟信号，从控制信号输入端输入来自所述第二积分电路的输出信号，基于所述输出信号使从所述时钟再生电路输出的所述时钟信号的相位移相并从输出端输出，
从所述移相电路输出的时钟信号，作为所述识别用时钟供给到所述识别电路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP409204/2003 | 2003-12-08 | ||
| JP2003409204 | 2003-12-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1973478A CN1973478A (zh) | 2007-05-30 |
| CN100583731C true CN100583731C (zh) | 2010-01-20 |
Family
ID=34674890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200480036446A Expired - Fee Related CN100583731C (zh) | 2003-12-08 | 2004-11-26 | 时钟数据再生电路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7983370B2 (zh) |
| JP (1) | JP4586730B2 (zh) |
| CN (1) | CN100583731C (zh) |
| WO (1) | WO2005057840A1 (zh) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007181000A (ja) * | 2005-12-28 | 2007-07-12 | Nippon Telegr & Teleph Corp <Ntt> | タイミング抽出回路 |
| US8504862B2 (en) * | 2007-02-20 | 2013-08-06 | Fujitsu Semiconductor Limited | Device and method for preventing lost synchronization |
| US7925913B1 (en) | 2007-05-04 | 2011-04-12 | Altera Corporation | CDR control architecture for robust low-latency exit from the power-saving mode of an embedded CDR in a programmable integrated circuit device |
| EP2191571B1 (en) * | 2007-09-21 | 2013-11-20 | QUALCOMM Incorporated | Signal generator with adjustable frequency |
| DE102009061783B3 (de) | 2008-01-29 | 2018-08-09 | Infineon Technologies Ag | Prädiktions-Phasenregelschleifensystem |
| GB2469473A (en) * | 2009-04-14 | 2010-10-20 | Cambridge Silicon Radio Ltd | Digital phase locked loop |
| JP5397025B2 (ja) * | 2009-06-02 | 2014-01-22 | ソニー株式会社 | クロック再生装置および電子機器 |
| JP5603441B2 (ja) * | 2011-01-31 | 2014-10-08 | 日本電信電話株式会社 | 信号多重装置 |
| KR101847543B1 (ko) * | 2011-10-05 | 2018-05-24 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그의 동작 방법 |
| CN102859927B (zh) * | 2012-05-10 | 2015-03-11 | 华为技术有限公司 | 数据时钟恢复模块和数据时钟恢复方法 |
| JP2014123796A (ja) * | 2012-12-20 | 2014-07-03 | Sony Corp | クロック・データ・リカバリ回路、データ受信装置およびデータ送受信システム |
| US8958513B1 (en) * | 2013-03-15 | 2015-02-17 | Xilinx, Inc. | Clock and data recovery with infinite pull-in range |
| KR102001691B1 (ko) * | 2014-03-13 | 2019-07-18 | 에스케이하이닉스 주식회사 | 지연 고정 루프 |
| JP6772477B2 (ja) * | 2016-02-18 | 2020-10-21 | 富士通株式会社 | 信号再生回路、電子装置および信号再生方法 |
| JP6724619B2 (ja) | 2016-07-15 | 2020-07-15 | 富士通株式会社 | 信号再生回路、電子装置及び信号再生方法 |
| CN107257241B (zh) * | 2017-07-26 | 2023-11-10 | 北京集创北方科技股份有限公司 | 鉴相器和时钟与数据恢复电路 |
| US10644706B1 (en) * | 2019-07-15 | 2020-05-05 | Faraday Technology Corp. | Data and clock recovery circuit |
| US11546127B2 (en) | 2021-03-18 | 2023-01-03 | Samsung Display Co., Ltd. | Systems and methods for symbol-spaced pattern-adaptable dual loop clock recovery for high speed serial links |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05327683A (ja) | 1992-05-20 | 1993-12-10 | Fujitsu Ltd | クロック抽出方式 |
| DE69535087T2 (de) * | 1994-03-11 | 2006-12-21 | Fujitsu Ltd., Kawasaki | Schaltungsanordnung zur Taktrückgewinnung |
| JP2591487B2 (ja) * | 1994-06-30 | 1997-03-19 | 日本電気株式会社 | Ｐｌｌシンセサイザ無線選択呼出受信機 |
| JPH09148922A (ja) | 1995-11-17 | 1997-06-06 | Fujitsu Ltd | 高速同期型水晶発振回路 |
| JP3931477B2 (ja) | 1998-12-03 | 2007-06-13 | 三菱電機株式会社 | クロック再生／識別装置 |
| JP2000216763A (ja) | 1999-01-20 | 2000-08-04 | Nec Corp | 位相同期装置及び位相同期方法 |
| JP4129711B2 (ja) | 1999-10-26 | 2008-08-06 | ヤマハ株式会社 | Ｐｌｌ回路 |
| JP2001156630A (ja) | 1999-11-22 | 2001-06-08 | Matsushita Electric Ind Co Ltd | 位相同期装置 |
| JP2001345793A (ja) | 2000-06-05 | 2001-12-14 | Nec Miyagi Ltd | タイミング再生方式並びにこれを備えたディジタル中継方式 |
| US6566967B1 (en) * | 2002-02-26 | 2003-05-20 | Applied Micro Circuits Corporation | Configurable triple phase-locked loop circuit and method |
| JP4629310B2 (ja) | 2003-01-29 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 位相同期回路 |
-
2004
- 2004-11-26 CN CN200480036446A patent/CN100583731C/zh not_active Expired - Fee Related
- 2004-11-26 US US10/582,145 patent/US7983370B2/en not_active Expired - Fee Related
- 2004-11-26 JP JP2005516084A patent/JP4586730B2/ja not_active Expired - Fee Related
- 2004-11-26 WO PCT/JP2004/017573 patent/WO2005057840A1/ja active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| WO2005057840A1 (ja) | 2005-06-23 |
| US7983370B2 (en) | 2011-07-19 |
| JP4586730B2 (ja) | 2010-11-24 |
| CN1973478A (zh) | 2007-05-30 |
| JPWO2005057840A1 (ja) | 2007-07-12 |
| US20070121772A1 (en) | 2007-05-31 |
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Legal Events
| Date | Code | Title | Description |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20100120 Termination date: 20161126 |
|
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