CN100573870C - 双浅沟绝缘半导体装置及其制造方法 - Google Patents
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Abstract
本发明的半导体装置是具有存储器单元区域和周边电路区域的半导体装置，包括：硅衬底(1)、以及由形成在硅衬底(1)的表面上的由氧化硅膜(6)构成的元件隔离结构(6a、6b)。存储器单元区域的元件隔离结构(6a)的深度(d1)比周边电路区域的元件隔离结构(6b)的深度(d2)浅，存储器单元区域的元件隔离结构(6a)的隔离高度(h1)和周边电路区域的元件隔离结构(6b)的隔离高度(h2)大致相同。由此，可以提高半导体装置的可靠性。
Description
技术领域
本发明涉及半导体装置及其制造方法，特别涉及双浅沟绝缘[Dual-STI(Shallow Trench Isolation)]的半导体装置及其制造方法。
背景技术
为了实现半导体元件的细微化和高速化，必须减小隔离元件的间隔。过去，作为形成元件隔离区域的方法，一般采用LOCOS(localoxidation of silicon：硅局部氧化)法，但是，该方法还满足不了细微化的要求。因此，作为该LOCOS方法的替代方法，最近使用了ST1。
在现有的STI制造方法中，首先，在硅衬底等半导体衬底上积层氧化硅膜、多晶硅和氮化硅膜。其次，利用光刻法形成对元件隔离区域进行开口的抗蚀剂，并将其作为掩膜，对氧化硅膜、多晶硅、氮化硅膜和半导体衬底进行各向异性蚀刻，从而形成沟(trench)。其次，在除去抗蚀剂之后，利用HDP(高密度等离子体)-CVD(ChemicalVapor Deposition：化学气相沉积法)等全面堆积氧化硅膜，并利用CMP(Chemical Mechanical Polishing：化学机械抛光)，将氮化硅膜作为阻止物来除去多余的氧化硅膜，形成沟内埋入了氧化硅膜的STI。
这里，例如，在DRAM(Dynamic Random Access Memory：动态随机存取存储器)等半导体装置中，存储器单元区域和周边电路区域的隔离耐压不同。即，由于施加给存储器单元区域的电压比施加给周边电路区域的电压小，故对存储器单元区域的STI要求的隔离耐压低。因此，通过使存储器单元区域的STI的深度比周边电路区域的STI的深度浅，可以减小存储器单元区域的占有面积。这样，将STI的深度随所形成区域的不同而异的结构称之为双STI。
过去，双STI通常像以下那样形成。首先，利用现有的STI的制造方法在存储器单元区域和周边电路区域形成浅沟部。其次，用抗蚀剂将存储器单元区域覆盖，将该抗蚀剂和氮化硅膜作为掩膜，对半导体衬底进行各向异性蚀刻，在周边电路区域的浅沟部内形成深沟部。其次，在除去抗蚀剂之后，全面堆积氧化硅膜，并利用CMP将氮化硅膜作为阻止物除去多余的氧化硅膜，形成在浅沟部和深沟部分别埋入了氧化硅膜的双STI。再有，在形成了双STI之后，除去在硅衬底上形成的氧化硅膜、多晶硅和氮化硅膜。
再有，在特开平5-121537号公报中，公开了在集电极隔离区域形成浅沟部，在元件隔离区域形成深沟部的技术。在专利文献1中，形成集电极隔离区域的宽度比元件隔离区域的宽度窄的掩膜图形，对半导体装置进行蚀刻，在宽度窄的部分蚀刻的速度慢一些。
此外，在特开2001-44273号公报中，公开了使用TEOS(TetraEthyl Ortho Silicate：原硅酸四乙酯)膜的STI的形成方法。在专利文献2中，在硅衬底上积层焊盘氧化膜、氮化硅膜和TEOS膜，将在TEOS膜上形成的抗蚀剂作为掩膜对焊盘氧化膜、氮化硅膜和TEOS膜进行蚀刻，除去抗蚀剂之后，将TEOS膜作为掩膜，对硅衬底进行蚀刻，从而形成沟。
此外，在Stephen N，Keeney‘A 130nm Generation High DensityEtox TM Flash Memory Technology’，page 11.[online]；<URL：ftp://download.intel.com/research/silicon/0.13micronflashpres.pdf>中，记载有使用了双STI的闪速存储器的例子。
如上所述，现有的双STI的形成方法采用抗蚀剂覆盖存储器单元区域，将该抗蚀剂和氮化硅膜作为掩膜，对半导体衬底进行各向异性蚀刻，在周边电路区域形成深沟部。在形成深沟部时，存储器单元区域上形成的氮化硅膜被抗蚀剂覆盖，但形成在周边电路区域的氮化硅膜因在蚀刻时变成掩膜，故不用抗蚀剂覆盖。因此，形成于周边电路区域的一部分氮化硅膜通过各向异性蚀刻而被除去，周边电路区域的氮化硅膜的膜厚比存储器单元区域的氮化硅膜的膜厚薄。
由于周边电路区域的氮化硅膜的膜厚比存储器单元区域的氮化硅膜的膜厚薄，所以存在着半导体装置的可靠性下降的问题。下面，对这一点进行说明。
若周边电路区域的氮化硅膜的膜厚比存储器单元区域的氮化硅膜的膜厚薄，则在利用CMP除去氮化硅膜上多余的氧化硅膜时，会在存储器单元区域和周边电路区域交界的台阶部分残留多余的氧化硅膜。然后，在除去形成于硅衬底上的氮化硅膜等时，残留的氧化硅膜变成掩膜，使氧化硅膜下面的氮化硅膜或多晶硅膜等不能除去。结果，造成出现异物、短路、形状不良等元件不良发生，导致半导体装置的可靠性降低。
此外，因STI的隔离高度由CMP时作为阻止膜的氮化硅膜决定，故周边电路区域的STI的隔离高度比存储器单元区域的STI的隔离高度低。若周边电路区域的STI的隔离高度比存储器单元区域的STI的隔离高度低，则其后为了形成晶体管等元件而形成作为电极的导电膜时，STI台阶上的被蚀刻的膜的膜厚不同。因此，在对该膜进行溅射时，可能会在STI台阶部残留导电膜，或者将下层的膜也除去了。结果，存在使半导体装置的可靠性降低的问题。
这里，在特开平5-121537号公报所公开的技术中，由于根据沟的宽度来唯一地确定沟的深度，故存在着分别做成深沟部和浅沟部会在设计上受到限制的问题。此外，由于并未涉及到隔离高度，故不能解决上述问题。
此外，在特开2001-44273号公报公开的技术中，没有关于形成深度各不相同的深沟部和浅沟部的双STI的制造技术，不能解决上述问题。
进而，在Stephen N，Keeney‘A 130nm Generation High DensityEtox TM Flash Memory Technology’，page 11。[online]；<URL：ftp://download.intel.com/research/silicon/0.13microflashpres.pdf>公开的技术中，深沟部的元件隔离高度比浅沟部低，不能解决上述问题。此外，关于解决在存储器单元区域和周边电路区域交界的台阶部分残留多余的氧化硅膜的问题，没有公开任何技术。
发明内容
本发明的目的在于提供一种能够提高可靠性的半导体装置及其制造方法。
本发明的半导体装置是具有第1区域和第2区域的半导体装置，包括：硅衬底、和在硅衬底的表面上形成的由硅绝缘膜构成的元件隔离结构。第1区域的元件隔离结构的深度比第2区域的元件隔离结构浅，第1区域的元件隔离结构的隔离高度和第2区域的元件隔离结构的隔离高度大致相同。
本发明的半导体装置的制造方法是具有第1区域和第2区域的半导体装置的制造方法，包括：在硅衬底上形成第1硅绝缘膜的工序；在第1区域和第2区域的第1硅绝缘膜和硅衬底上形成第1沟的工序；在形成于第1区域的第1沟内和第1区域的第1硅绝缘膜上形成掩蔽层的工序；通过将掩蔽层和硅绝缘膜作为掩膜对硅衬底进行蚀刻，从而在第2区域的第1沟内形成第2沟的工序；除去掩蔽层的工序；在第1硅绝缘膜上形成第2硅绝缘膜以掩埋第1沟和第2沟的工序；除去硅衬底上的第1和第2硅绝缘膜并在第1和第2沟内形成元件隔离结构的工序。
再有，在本说明书中，‘元件隔离结构的隔离高度’是指从硅衬底的表面到元件隔离结构的最高位置的元件隔离结构的高度。再有，当在元件隔离结构上形成通常的栅极等时，在该位置上，在后面的工序处理中，元件隔离的高度大多不减小。此外，‘元件隔离结构的深度’是指从硅衬底的表面到元件隔离结构的最深位置的元件隔离结构的深度。
按照本发明的半导体装置及其制造方法，因第1区域的元件隔离结构的隔离高度和第2区域的元件隔离结构的隔离高度大致相同，故可以提高半导体装置的可靠性。
下面，根据附图对本发明进行详细的说明，由此，可以更好地理解本发明的下述及其他的目的、特征、形态和优点。
附图说明
图1是表示本发明实施形态1的半导体装置结构的剖面图。
图2～图8是按照工序的顺序示出本发明实施形态1的半导体装置的制造方法的剖面图。
图9～图11是按照工序的顺序示出不在氮化硅膜上形成氧化硅膜时的半导体装置的制造方法的剖面图。
图12是表示在存储器单元区域的元件隔离结构的端部残留了多晶硅的状态的斜视图。
图13是表示本发明实施形态2的半导体装置结构的剖面图。
图14是表示本发明实施形态2的半导体装置的制造方法的剖面图。
图15是表示本发明实施形态3的闪速存储器的存储器单元区域和周边电路区域的边界附近的结构的平面图。
图16是沿图15的XVI-XVI线的剖面图。图17是沿图15的XVII-XVII线的剖面图。
图18是沿图15的XVIII-XVIII线的剖面图。
图19是沿图15的XIX-XIX线的剖面图。
图20是沿图15的XX-XX线的剖面图。
图21是沿图15的XXI-XXI线的剖面图。
图22～图28是按照工序的顺序示出本发明实施形态3的半导体装置的制造方法的剖面图。
图29是表示不在氮化硅膜上形成氧化硅膜时的半导体装置的剖面图。
图30是表示不在氮化硅膜上形成氧化硅膜时的半导体装置的斜视图。
图31是表示在未在氮化硅膜上形成氧化硅膜时的半导体装置上形成了硅化物层的状态的放大剖面图。
图32是本发明实施形态3的在半导体装置中形成硅化物层的状态的放大剖面图。
具体实施方式
下面，根据附图说明本发明的实施形态。
(实施形态1)
如图1所示，本实施形态的半导体装置具有作为第1区域的存储器单元区域和作为第2区域的周边电路区域。本实施形态的半导体装置包括：硅衬底1、和在硅衬底1的表面上形成的多个元件隔离结构6a、6b。在存储器单元区域的硅衬底1的表面形成多个元件隔离结构6a，在周边电路区域的硅衬底1的表面形成多个元件隔离结构6b。元件隔离结构6a、6b由氧化硅膜形成。元件隔离结构6a的深度d1比元件隔离结构6b的深度d2浅。即，本实施形态的半导体装置具有双STI的结构。在本实施形态的半导体装置中，元件隔离结构6a的隔离高度h1和元件隔离结构6b的隔离高度h2大致相同。此外，当从平面上看去时，元件隔离结构6a的沟宽比元件隔离结构6b的沟宽窄。
在硅衬底1上，将栅极绝缘膜7夹在中间并形成了例如晶体管9a～9g的栅极8。晶体管9a～9g分别通过多个元件隔离结构6a、6b相互电绝缘。未图示的晶体管9a～9g的源极区域和漏极区域分别将晶体管9a～9g的各栅极8夹在中间并形成在两侧的硅衬底1的表面上。这样，像例如晶体管9a～9g那样的半导体元件通过多个元件隔离结构6a、6b进行隔离。再有，形成将栅极8覆盖的层间绝缘膜9。此外，存储器单元区域和周边电路区域的边界在活性区域上形成，作为虚拟图形形成为：在平面上将存储器单元区域包围。
接下来，使用图2～图8说明本实施形态的半导体装置的制造方法。
首先，如图2所示，在硅衬底1上，例如利用热氧化形成厚度为5～30nm左右的由氧化硅膜构成的基底氧化膜2。接着，在基底氧化膜2上，例如利用CVD形成厚度为100～300nm左右的多晶硅膜3。接着，在多晶硅膜3上，例如利用CVD形成氮化硅膜4。进而，在氮化硅膜4上，例如形成由TEOS膜构成的氧化硅膜5(第1氧化硅膜)。
再有，在本实施形态中，示出了形成多晶硅膜3的情况，但可以取代多晶硅膜3而形成非晶硅膜，也可以不形成多晶硅膜3。此外，在本实施形态中，示出了由TEOS形成氧化硅膜5的情况，但是，若CMP的研磨速率接近后述的埋入沟内的氧化硅膜等隔离绝缘膜，则也可以是TEOS之外的硅绝缘膜。
其次，如图3所示，在氧化硅膜5上形成具有规定形状的抗蚀剂20a。接着，将抗蚀剂20a作为掩膜，对氧化硅膜5、氮化硅膜4、多晶硅膜3和基底氧化膜2进行各向异性蚀刻，进而，对硅衬底1进行深度为d1的各向异性蚀刻，深度d1例如是100～500nm左右。由此，在硅衬底1的表面形成多个沟15a、15b(第1沟)。在存储器单元区域的硅衬底1的表面上形成多个沟15a，在周边电路区域的硅衬底1的表面上形成多个沟15b。此外，在氧化硅膜5、氮化硅膜4、多晶硅膜3和基底氧化膜2上分别形成与沟15a、15b的各个壁部连接的侧壁部17a、17b。然后，除去抗蚀剂20a。
其次，如图4所示，在形成于存储器单元区域的沟15a内和存储器单元区域的氧化硅膜5上形成抗蚀剂20b。将抗蚀剂20b和氧化硅膜5作为掩膜，对硅衬底1进行各向异性蚀刻。由此，在周边电路区域的沟15b内形成深度为d2的沟15c。当对硅衬底1进行各向异性蚀刻时，虽然是在最合适的条件下进行硅衬底1的蚀刻，但是，作为掩膜的氧化硅膜5也或多或少地被蚀刻掉。结果，周边电路区域的氧化硅膜5b的厚度t2比存储器单元区域的氧化硅膜5a的厚度t1薄。然后除去抗蚀剂20b。
其次，如图5所示，对沟15a、15b的各个内壁进行氧化，利用HDP等的等离子体CVD法在氧化硅膜5a、5b上形成第2氧化硅膜6。这里，因为在对沟15a、15c的内壁进行氧化时是从横方向对多晶硅膜3进行氧化，故可以增加元件隔离结构的鸟嘴(bird’s beak)，并可以提高元件隔离结构的特性。
再有，在本实施形态中，示出了作为隔离绝缘膜形成HDP的第2氧化硅膜6的情况，但也可以代替HDP的氧化硅膜而利用NSG(不参杂硅化物玻璃)等涂敷法形成氧化硅膜。关键是可形成氧化硅膜。
其次，如图6所示，利用CMP除去氮化硅膜4上的氧化硅膜5和多余的第2氧化硅膜6。由此，在沟15a、15c内分别形成元件隔离结构6a、6b。在存储器单元区域形成多个元件隔离结构6a，在周边电路区域形成多个元件隔离结构6b。
这里，由于氧化硅膜5a、5b的研磨速度和第2氧化硅膜6的研磨速度大致相等，故即使氧化硅膜5b的厚度t2比存储器单元区域的氧化硅膜5a的厚度t1薄，存储器单元形成区域的研磨速度也和周边电路区域的研磨速度大致相同。此外，与氧化硅膜5a、5b和第2氧化硅膜6的研磨速度相比，氮化硅膜的研磨速度是其300分之一左右，所以，氮化硅膜4变成CMP的蚀刻阻止膜。由此，可以完全除去氮化硅膜4上的氧化硅膜5a、5b和多余的第2氧化硅膜6。此外，从氮化硅膜4的表面上露出的元件隔离结构6a、6b的表面都具有大致相同的高度，并且和氮化硅膜4的表面高度相同。即，元件隔离结构6a、6b的上表面和氮化硅膜4的上表面基本上处于同一平面。
其次，如图7所示，例如，利用氟酸对元件隔离结构6a、6b的各表面进行湿腐蚀，使元件隔离结构6a、6b分别具有规定的隔离高度h1、h2。这里，由于在前面的工序中，元件隔离结构6a、6b的表面都具有大致相同的高度，故湿腐蚀后，元件隔离结构6a的隔离高度h1与元件隔离结构6b的隔离高度h2大致相同。即，元件隔离结构6a的上表面和元件隔离结构6b的上表面基本上处于同一平面。接着，通过蚀刻除去氮化硅膜4、多晶硅膜3和基底氧化膜2，使硅衬底1露出。由此，形成从硅衬底1的表面向上方突出的多个元件隔离结构6a、6b。
其次，如图8所示，利用热氧化在硅衬底1的表面形成栅极绝缘膜7。接着，例如利用CVD形成多晶硅膜8，将栅极绝缘膜7和多个元件隔离结构6a、6b覆盖。这里，当利用CVD在元件隔离结构上形成膜时，若元件隔离结构的隔离高度较高，则元件隔离结构附近的膜也变厚。在本实施形态中，因元件隔离结构6a的隔离高度h1与元件隔离结构6b的隔离高度h2大致相同，故元件隔离结构6a附近的多晶硅膜8的厚度a1也和元件隔离结构6b附近的多晶硅膜的厚度b1大致相同。
其次，如图1所示，通过将多晶硅膜8蚀刻成规定的图形，可以形成晶体管9a～9g的各个栅极8。如前所述，由于元件隔离结构6a附近的多晶硅膜8的厚度a1也和元件隔离结构6b附近的多晶硅膜8的厚度b1大致相同，故在蚀刻时不会穿透周边电路区域的栅极绝缘膜7而使硅衬底被蚀刻，或者在存储器单元区域残留多晶硅膜8。然后，形成层间绝缘膜9将栅极8覆盖。通过以上工序，从而完成本实施形态的半导体装置。
本实施形态的半导体装置是具有存储器单元区域和周边电路区域的半导体装置，包括：硅衬底1、和由形成于硅衬底1表面上的第2氧化硅膜6构成的元件隔离结构6a、6b。存储器单元区域的元件隔离结构6a的深度d1比周边电路区域的元件隔离结构6b的深度d2浅，存储器单元区域的元件隔离结构6a的隔离高度h1和周边电路区域的元件隔离结构6b的隔离高度h2大致相同。即，元件隔离结构6a的上表面和元件隔离结构6b的上表面基本上处于同一平面。
本发明的半导体装置的制造方法是具有存储器单元区域和周边电路区域的半导体装置的制造方法，包括以下工序：在硅衬底1上形成氧化硅膜5；在存储器单元区域和周边电路区域的氧化硅膜5和硅衬底1上形成沟15a、15b；在形成于存储器单元区域的沟15a内和存储器单元区域的氧化硅膜5上形成抗蚀剂20b；通过将抗蚀剂20b和氧化硅膜5作为掩膜对硅衬底1进行蚀刻，从而在周边电路区域的沟15b内形成沟15c；除去抗蚀剂20b。在氧化硅膜5a、5b上形成第2氧化硅膜6将沟15a、15c掩埋。除去硅衬底1上的氧化硅膜5a、5b和第2氧化硅膜6，并在各沟15a、15c内形成各元件隔离结构6a、6b。
若按照本实施形态的半导体装置，存储器单元区域的元件隔离结构6a的隔离高度h1和周边电路区域的元件隔离结构6b的隔离高度h2大致相同。具体地说，当元件隔离结构6a的深度d1在100nm以上而不到200nm、元件隔离结构6b的深度d2在200nm以上400nm以下时，可以使元件隔离结构6a的隔离高度h1和元件隔离结构6b的隔离高度h2的差在20nm以下。进而，若使用虚拟图形或将半导体装置的平面布局设计成适当的形状，则可以使元件隔离结构6a的隔离高度h1和元件隔离结构6b的隔离高度h2的差在5nm以下。由此，在元件隔离结构6a、6b上形成的多晶硅膜8的厚度变得很均匀。因此，可以提高绘制多晶硅膜8的图形时的裕度。结果，可以提高半导体装置的可靠性。
在本实施形态的半导体装置的制造方法中，在形成沟15c时，不将氮化硅膜4而将氧化硅膜5b作为掩膜。因氧化硅膜5a、5b的研磨速度和第2氧化硅膜6的研磨速度大致相等，故即使氧化硅膜5a和5b有台阶差，也可以完全除去氮化硅膜4上的氧化硅膜5a、5b和多余的第2氧化硅膜6。此外，因氮化硅膜4的厚度均匀，故可以使元件隔离结构6a的隔离高度h1和元件隔离结构6b的隔离高度h2大致相同。由此，可以提高半导体装置的可靠性。
这里，使用图9～图11详细说明过去不在氮化硅膜4上形成氧化硅膜5时所产生的问题。
如图9所示，当不形成氧化硅膜5时，将抗蚀剂20b和氮化硅膜204b作为掩膜，对硅衬底1进行各向异性蚀刻。这时，周边电路区域的氧化硅膜204b或多或少地被蚀刻掉，氮化硅膜204b的厚度t4比存储器单元区域的氮化硅膜204a的厚度t3薄。即，在存储器单元区域和周边电路区域的边界产生台阶部。具体地说，当元件隔离结构206a的深度d3在100nm以上而不到200nm、元件隔离结构206b的深度d4在200nm以上400nm以下时，氮化硅膜204a的厚度t3和氮化硅膜204b的厚度t4之间会产生30nm～80nm的差。
如图10所示，当在存储器单元区域和周边电路区域的边界产生台阶部时，存在于台阶部的第2氧化硅膜6并不通过CMP除去，而作为多余的第2氧化硅膜206残留下来。此外，周边电路区域的元件隔离结构206b的表面比存储器单元区域的元件隔离结构206a的表面低。
参照图11，当在台阶部上残留多余的第2氧化硅膜206时，第2氧化硅膜206变成掩膜，不能除去下层的氮化硅膜4和多晶硅膜3等，留下多余的氮化硅膜204和多晶硅膜203。结果，会发生出现异物、短路、或形状不良等元件不良，导致半导体装置的可靠性降低。
此外，当元件隔离结构206b的表面比元件隔离结构206a的表面低时，元件隔离结构206b的隔离高度h4比元件隔离结构206a的隔离高度h3低。具体地说，当元件隔离结构206a的深度d3在100nm以上而不到200nm、元件隔离结构206b的深度d4在200nm以上400nm以下时，元件隔离结构206a的隔离高度h3和元件隔离结构206b的隔离高度h4之间会产生30nm～80nm的差。此外，当重新铺设周边电路区域的栅极氧化膜时，会使该差值进一步加大。
当在元件隔离结构206b的隔离高度h4比元件隔离结构206a的隔离高度h3低的状态下形成多晶硅膜8时，元件隔离结构206b附近的多晶硅膜8的厚度b2比元件隔离结构206a附近的多晶硅膜8的厚度a2薄。因此，不能均匀地蚀刻多晶硅膜8，或穿透周边电路区域的栅极绝缘膜7而蚀刻硅衬底，或如图12所示，在存储器单元区域的元件隔离结构206a的端部残留多晶硅膜208。结果，出现半导体装置的可靠性下降的问题。此外，为避免该问题，当将存储器单元区域的元件隔离结构206a的隔离高度h3设定得较低时，周边电路区域的元件隔离结构206b比衬底面低。结果，因栅极将活性区域端部包围而产生逆狭窄沟道(reverse narrow channel)效果，使阈值电压降低。由此，产生晶体管的漏电流等问题。
若按照本实施形态的状态装置的制造方法，可以防止出现上述问题，并能够形成高度合适的元件隔离结构，所以，可以提高半导体装置的可靠性和其他性能。
若按照本实施形态的状态装置，从平面上看，存储器单元区域的元件隔离结构6a的沟宽比周边电路区域的元件隔离结构6b的沟宽窄，所以，当为了使元件细微化而将存储器单元区域的元件隔离结构6a的沟宽设计的窄一些时，可以减轻构成元件隔离结构6a的绝缘膜的埋入不良。
在本实施形态的半导体装置的制造方法中，在硅衬底1上形成了氮化硅膜4之后，形成氧化硅膜5。由此，可以在除去氧化硅膜5时将平坦的氮化硅膜4作为蚀刻阻止膜。此外，可以用氮化硅膜4来决定元件隔离结构6a、6b的隔离高度h1、h2。
再有，在本实施形态中，同时形成了存储器单元区域和周边电路区域的栅极绝缘膜，但是，当例如在周边电路区域形成不同膜厚的栅极绝缘膜时，为了暂时除去栅极绝缘膜并重新进行铺设，而使元件隔离的高度降低仅相当于除去的栅极绝缘膜的厚度(10～30nm)的高度。只是，对于电容元件等在周边电路区域也使用和存储器单元区域的栅极绝缘膜同时形成的绝缘膜的元件区域，元件隔离的高度大致相同。
此外，本实施形态中的元件隔离的高度最好是0～60nm左右。进而最好是20～40nm左右。
(实施形态2)
参照图13，本实施形态的半导体装置，其存储器单元区域和周边电路区域的边界位于元件隔离结构6c上。元件隔离结构6c具有位于存储器单元区域的深度d1的部分和位于周边电路区域的深度d2的部分，深度d1的部分和深度d2的部分的边界变成台阶。
参照图14，在本实施形态中，当形成抗蚀剂20b时，在形成于存储器单元区域和周边电路区域的边界的沟15b内的一部分上也形成抗蚀剂20b。将该抗蚀剂20b作为掩膜进行各向异性蚀刻。结果，在形成于存储器单元区域和周边电路区域的边界的沟15b内，形成了抗蚀剂20b的部分的深度保持原来的深度d1不变，在未形成抗蚀剂20b的部分，形成深度为d2的沟15c。通过使用第2氧化硅膜6将这样形成的沟15b和沟15c填埋，从而可以得到图13所示的半导体装置。
再有，除此之外的半导体装置及其制造方法由于和图1～图8所示的实施形态1的半导体装置及其制造方法大致相同，故对同一部件添加相同的符号并省略其说明。
本实施形态的半导体装置的存储器单元区域和周边电路区域的边界位于元件隔离结构6c上。
在本实施形态的半导体装置的制造方法中，当形成抗蚀剂20b时，在沟15b内的一部分形成抗蚀剂20b。
本实施形态的半导体装置及其制造方法也可以得到和实施形态1同样的效果。此外，在实施形态1的半导体装置中，将存储器单元区域和周边电路区域的边界的活性区域作为虚拟图形，但在本实施形态中，由于可以不需要该虚拟图形或使其很小，故可以进一步减小元件面积。
再有，在实施形态1和2中，示出了形成深度d1的元件隔离结构6a和深度d2的元件隔离结构6b的2种深度的元件隔离结构的情况，但本发明不限于这样的情况，也可以形成多种深度的元件隔离结构。因此，可以形成3种或4种深度的元件隔离结构。
(实施形态3)
在本实施形态中，说明一例具有存储器单元的半导体装置(闪速存储器)。
首先，使用图15～图21说明本实施形态的半导体装置的结构。
特别是，参照图16和图17，在硅衬底101的表面形成规定的P型阱107和埋入的N型阱。接着，利用元件隔离结构105将硅衬底101的表面划分成存储器单元区域和周边电路区域，从平面上看，在元件隔离结构105内具有存储器单元区域和周边电路区域的边界。
元件隔离结构105具有位于存储器单元区域的深度d1的部分105a和位于周边电路区域的深度d2的部分105b，深度d1的部分105a和深度d2的部分105b的边界变成台阶。此外，存储器单元区域的元件隔离结构105a的隔离高度h101(图18)和周边电路区域的元件隔离结构105b的隔离高度h102(图21)大致相同。
在存储器单元区域，在由元件隔离结构105a确定的元件形成区域S1内形成存储器单元晶体管的栅极结构132、133(第1栅极结构)。在存储器单元晶体管的栅极结构132、133中，在硅衬底101上，经由氧化硅膜102(第1栅极绝缘膜)形成由多晶硅膜108(第1导电膜)构成的浮置栅极(下部电极)。
在该浮置栅极上，经ONO膜109(绝缘膜)，形成由多晶硅膜111和钨的硅化物膜112(第2导电膜)构成的控制栅极(上部电极)。在钨的硅化物膜112上形成氧化硅膜113。再有，ONO膜109是在氧化硅膜上经由氮化硅膜形成了氧化硅膜的积层膜。此外，在硅衬底101的表面，形成作为存储器单元晶体管的漏极区域的低浓度杂质区域114a和高浓度杂质区域114b、以及源极区域115。
另一方面，在由周边电路区域的元件隔离结构105b确定的元件形成区域S2内形成周边电路用的晶体管的栅极结构134、135(第2栅极结构)。在晶体管的栅极结构134、135中，在硅衬底101上，经氧化硅膜110(第2栅极绝缘膜)形成多晶硅膜111和钨的硅化物膜112构成的栅极。在钨的硅化物膜112上形成氧化硅膜113。此外，在硅衬底101的表面，形成该晶体管的源极、漏极区域116、117。
接着，在元件隔离结构105上，形成与元件隔离结构105的端部具有规定的位置关系的虚拟栅极结构131(第3栅极结构)。虚拟栅极结构131跨过存储器单元区域和周边电路区域而形成。在虚拟栅极结构131中，在存储器单元区域的硅衬底101上形成多晶硅膜108，并形成ONO膜109，将多晶硅膜108的上部和侧部覆盖。此外，形成多晶硅膜111和钨的硅化物膜112，将ONO膜109覆盖。多晶硅膜111和钨的硅化物膜112跨过存储器单元区域和周边电路区域而形成。在钨的硅化物膜112上形成了氧化硅膜113。
在存储器单元晶体管的栅极结构132、133、晶体管的栅极结构134、135和虚拟栅极结构131各自的侧面上形成侧壁氧化膜118。此外，在硅衬底101上形成层间绝缘膜119，将存储器单元晶体管的栅极结构132、133、晶体管的栅极结构134、135和虚拟栅极结构131覆盖。
再有，如图17所示，在层间绝缘膜119上，形成将存储器单元区域的低浓度杂质区域114a、高浓度杂质区域114b及上部引线(未图示)电连接的接点150和将周边电路区域的源极、漏极区域116、117及上部引线(未图示)电连接的接点151。
在本实施形态的半导体装置中，特别是如图15所示，存储器单元区域的元件隔离结构105a的沟宽W1比周边电路区域的元件隔离结构105b的沟宽W2窄。
此外，特别是如图16和图17所示，形成虚拟栅极结构131和元件隔离结构105，使虚拟栅极结构131各端部的位置和对应的元件隔离结构105各端部的位置不一致。
进而，存储器单元区域的多晶硅膜108的厚度和虚拟栅极结构131的多晶硅膜108的厚度大致相同，存储器单元区域、周边电路区域及虚拟栅极结构131中的多晶硅膜111和钨的硅化物膜112的各膜厚与周边电路区域中的多晶硅膜111和钨的硅化物膜112的各膜厚大致相同，氧化硅膜102的膜厚和氧化硅膜110的膜厚不同。
接下来，使用图22～图28说明本实施形态的半导体装置的制造方法。再有，图22～图28是与图17对应的剖面图。
首先，如图22所示，使用和实施形态1同样的方法，在硅衬底101表面的规定区域内形成元件隔离结构105。这里，不重复元件隔离结构105的详细形成方法。
接着，在硅衬底101的主表面上例如利用热氧化法等形成牺牲氧化膜102。其次，越过牺牲氧化膜102，在硅衬底101表面的规定区域域内注入杂质离子，并进行热处理，从而形成P型阱107和埋入的N型阱106。然后，除去牺牲氧化膜102，通过对硅衬底101的表面进行氧化处理，重新形成氧化硅膜102。
其次，在氧化硅膜102上，例如利用CVD法形成多晶硅膜108。然后，蚀刻除去多晶硅膜108并残留在存储器单元的活性区域后(未图示)，通过对多晶硅膜108进行氧化处理，从而在多晶硅膜108的表面形成氧化硅膜。接着，在氧化硅膜上，经氮化硅膜而形成氧化硅膜，由此，形成ONO膜109。
接下来，如图23所示，在存储器单元区域的ONO膜109上形成光致抗蚀剂图形104c。接着，将光致抗蚀剂图形104c作为掩膜，对ONO膜109和多晶硅膜108进行各向异性蚀刻。由此，只在存储器单元区域形成ONO膜109和多晶硅膜108。进而，除去露出的氧化硅膜102。由此，在周边电路区域使硅衬底101的表面露出，只在存储器单元区域形成栅极绝缘膜102。然后，除去光致抗蚀剂图形104c。
接下来，如图24所示，通过对硅衬底101的表面进行氧化处理，从而在周边电路区域的硅衬底101的表面形成氧化硅膜110。其次，跨过存储器单元区域和周边电路区域，在ONO膜109和多晶硅膜110上，例如使用CVD法形成多晶硅膜111。接着，在多晶硅膜111上形成钨的硅化物膜112，并在钨的硅化物膜112上形成氧化硅膜113。
接下来，如图25所示，在氧化硅膜113上形成光致抗蚀剂图形(未图示)，将该光致抗蚀剂图形作为掩膜，对氧化硅膜113进行各向异性蚀刻，由此，形成氧化硅膜113的图案。然后，除去该光致抗蚀剂图形。其次，将形成图案后的氧化硅膜113作为掩膜，对钨的硅化物膜112和多晶硅膜111进行各向异性蚀刻。
利用该各向异性蚀刻，在存储器单元区域的ONO膜109上，形成由多晶硅膜111和钨的硅化物膜112构成的控制栅极。此外，在周边电路区域的氧化硅膜110上，形成由多晶硅膜111和钨的硅化物膜112构成的栅极。进而，在存储器单元区域和周边电路区域的边界上，形成构成虚拟栅极结构131的多晶硅膜111和钨的硅化物膜112。然后，通过进行规定的离子注入处理，在周边区域内形成低浓度的N型源漏极区域116(参照图26)。
其次，如图26所示，形成光致抗蚀剂图形104d。将该光致抗蚀剂图形104d和图形化后的氧化硅膜113作为掩膜，对ONO膜109和多晶硅膜108进行各向异性蚀刻。
通过该各向异性蚀刻，在存储器单元区域的氧化硅膜102上形成由多晶硅膜108构成的浮置栅极。此外，在和周边电路区域交界的边界附近的存储器单元区域形成构成虚拟栅极结构131的ONO膜109和多晶硅膜108。然后，通过进行规定的离子注入，在存储器单元区域内的元件形成区域形成作为漏极区域的低浓度杂质区域114a。然后，除去光致抗蚀剂图形104d。
接下来，如图27所示，形成光致抗蚀剂图形104e。接着，将光致抗蚀剂104e作为掩膜，对露出的硅衬底101进行蚀刻。其次，通过对硅衬底101的表面进行规定的离子注入处理，在存储器单元区域形成源极区域115。然后，除去光致抗蚀剂图形104e。
由此，在存储器单元区域形成存储器单元晶体管的栅极结构132、133，在周边电路区域形成周边电路用的晶体管的栅极结构134、135。此外，跨过存储器单元区域和周边电路区域，在元件隔离结构105上形成虚拟栅极结构131。
接下来，如图28所示，形成TEOS膜(未图示)，并分别覆盖存储器单元晶体管的栅极结构132、133、晶体管的栅极结构134、135和虚拟栅极结构131。通过对该TEOS膜进行干腐蚀处理，从而形成各侧壁氧化膜118。其次，形成光致抗蚀剂图形104f。接着，将光致抗蚀剂图形104f和侧壁氧化膜118作为掩膜，对硅衬底101的表面进行规定的离子注入处理。由此，在周边电路区域形成高浓度的N型源漏极区域117。然后，除去光致抗蚀剂图形104f。进而，将侧壁氧化膜118作为掩膜，在存储器单元区域，对硅衬底101的表面进行规定的离子注入处理。由此，在存储器单元区域形成高浓度杂质区域114b(图17)。
接下来，参照图17，形成包含TEOS膜和BPTEOS(Boro PhosphoTetra Ethyl Ortho Silicate glass)膜的层间绝缘膜119。然后，形成连接在存储器单元区域的低浓度杂质区域114a和高浓度杂质区域114b的接点150和连接在周边电路区域的源极、漏极区域116、117的接点151，完成图17所示的半导体装置。
若按照本实施形态的半导体装置及其制造方法，除了在实施形态1和2中叙述的效果之外，还可以得到以下效果。
即，如图25所示，在存储器单元区域和周边电路区域的边界上设置虚拟栅极结构131，虚拟栅极结构131的存储器单元区域一侧变成将构成浮置栅极的多晶硅膜108和构成控制栅极的多晶硅膜111、钨的硅化物膜112积层的结构。形成多晶硅膜111和钨的硅化物膜112，将多晶硅膜108的端部覆盖。
通过这样的结构，不需要对以覆盖浮置栅极(多晶硅膜108)端部的方式而形成的控制栅极部分进行蚀刻。即，不需要对图25的a3所示的、膜厚较厚的部分进行蚀刻。因此，在蚀刻作为存储器单元区域的控制栅极和周边电路区域的栅极的多晶硅膜111和钨的硅化物膜112时，可以防止多晶硅膜111和钨的硅化物膜112在浮置栅极的端部变成残渣。
此外，当如图26所示那样采用光致抗蚀剂图形104d只将周边电路区域覆盖时，通过将存储器单元区域和周边电路区域的边界配置在虚拟栅极结构131上，从而可以防止硅衬底101或元件隔离结构105因不必要的过度蚀刻而出现的形状异常。
进而，元件隔离结构105a的浅沟和元件隔离结构105b的深沟的边界具有因起因于沟底的台阶的结晶缺陷而引起电流泄漏等元件性能变差之虞，所以不适合元件的形成。因此，通过将浅沟和深沟的边界配置成与虚拟栅极结构131重叠，将不适于元件形成的区域重叠起来，从而可以使元件细微化。
此外，可以像实施形态1那样，在虚拟活性区域(图1中的未形成晶体管9a～9g的活性区域)上配置存储器单元区域和周边电路区域及其边界，由此，可以像图23所示那样，使浮置栅极(多晶硅膜108)的端部位于元件隔离结构105上。因此，在蚀刻浮置栅极时可以防止因过度蚀刻而引起的硅衬底101被刮去。即，当将边界与虚拟活性区域重叠时，为了防止硅衬底101被刮去，有必要使边界和浮置栅极的端部离开配置，这样，就增大了元件的面积。因此，为了元件的细微化，最好将边界配置在元件隔离结构上。
此外，存储器单元晶体管的栅极结构133、132经栅极绝缘膜102与硅衬底101对置。因此，栅极具有的应力容易施加给存储器单元区域等，存储器单元区域等容易发生结晶缺陷。
因此，在本实施形态中，虚拟栅极结构131的存储器单元区域一侧的端部比元件隔离结构105a的对应的端部更靠近存储器单元区域一侧(存储器单元区域的元件形成区域上)，虚拟栅极结构131的周边电路区域一侧的端部比元件隔离结构105a的对应端部更靠近存储器单元区域一侧(元件隔离结构105上)。
特别是，通过像上述那样形成虚拟栅极结构131，与过去的半导体装置相比，可以大幅度减少硅衬底101的位于元件隔离结构105附近的部分发生结晶缺陷。
再有，在本实施形态中，虚拟栅极结构131的端部都与存储器单元区域一侧错开，但也可以与周边电路区域一侧错开，无论与虚拟栅极结构的端部还是与元件隔离区域的端部错开，都可以得到同样的效果。
此外，在本实施形态中，由于使存储器单元区域的元件隔离深度比周边电路区域的深度浅，故除了难以引起元件隔离结构的埋入不良之外，还可以如图20那样，将除去元件隔离结构而形成的源极区域115形成得浅一些，因而可以避免因离子注入时遮蔽的影响而不能进行所要的注入，并降低源极区域115的电阻。
这里，和实施形态1一样，使用图29～图32详细说明过去不在氮化硅膜上形成氧化硅膜时所产生的问题。
在现有的方法中，存储器单元区域的元件隔离结构的高度和周边电路区域的元件隔离结构的高度有很大的差别。因此，若将周边电路区域的元件隔离结构的高度设定得不比硅衬底低，则如图29和图30所示，存储器单元区域的元件隔离结构305a的高度非常高。若元件隔离结构305a的高度非常高，则在形成侧壁氧化膜118时，在从硅衬底101突出的元件隔离结构305a的侧面也形成侧壁氧化膜301。结果，因侧壁氧化膜301的存在而使接点150与硅衬底101的接触面积减小，导致接点150和硅衬底101的接触电阻变高。
在本实施形态的半导体装置中，因存储器单元区域的元件隔离结构的高度和周边电路区域的元件隔离结构的高度大致相同，故不会产生上述那样的问题。所以，可以提高半导体装置的可靠性及其他性能。
此外，当在周边电路区域形成高速逻辑电路等时，有时使衬底面硅化物化而使其以实现低电阻化。这时，如图31所示，将侧壁氧化膜301作为掩膜，在低浓度杂质区域114a内形成高浓度杂质区域114b后，通过洗净处理等使侧壁氧化膜301稍微后退一点而露出的区域内的硅衬底面硅化物化，形成硅化物层30。这时，通过使硅化物层30和低浓度杂质区域114a接触，从而造成泄漏的发生。在本实施形态中，如图32所示，由于不在元件隔离结构105的侧面形成侧壁氧化膜，故即使形成硅化物层30，也不会引起上述问题。
虽然通过实施形态详细地说明了本发明，但上述实施形态仅仅是一些例子，本发明并不受这些实施形态的限制，本发明的精神和范围只受后面的权利要求书的限制。
Claims (10)
1.一种具有第1区域和第2区域的半导体装置，其特征在于：
包括：
硅衬底、和在所述硅衬底的表面上形成的由硅绝缘膜构成的元件隔离结构，
所述第1区域的所述元件隔离结构的深度比所述第2区域的所述元件隔离结构的深度浅，
所述第1区域的所述元件隔离结构的隔离高度和所述第2区域的所述元件隔离结构的隔离高度大致相同，
还包括：
形成于由所述第1区域的所述元件隔离结构确定的元件区域的第1栅极结构；
形成于由所述第2区域的所述元件隔离结构确定的元件区域的第2栅极结构；
跨过所述第1区域和所述第2区域形成的第3栅极结构。
2.权利要求1记载的半导体装置，其特征在于：
所述第1区域的所述元件隔离结构的沟宽比所述第2区域的所述元件隔离结构的沟宽窄。
3.权利要求1记载的半导体装置，其特征在于：
所述第1栅极结构具有在所述硅衬底上形成的第1栅极绝缘膜、在所述第1栅极绝缘膜上形成且包含第1导电膜的下部电极、在所述下部电极上形成的绝缘膜、和在所述绝缘膜上形成且包含第2导电膜的上部电极，
所述第2栅极结构具有形成于所述硅衬底上的第2栅极绝缘膜、和在所述第2栅极绝缘膜上形成且包含所述第2导电膜的栅极，
所述第3栅极结构具有在所述第1区域形成的所述第1导电膜和所述绝缘膜、以及跨过所述第1区域和所述第2区域以覆盖所述第1导电膜和所述绝缘膜而形成的所述第2导电膜。
4.权利要求3记载的半导体装置，其特征在于：
所述第1栅极绝缘膜的膜厚和所述第2栅极绝缘膜的膜厚不同。
5.权利要求1记载的半导体装置，其特征在于：
所述第1区域和所述第2区域的边界位于所述元件隔离结构上。
6.一种具有第1区域和第2区域的半导体装置的制造方法，其特征在于，包括：
在硅衬底上形成第1硅绝缘膜的工序；
在所述第1区域和所述第2区域的所述第1硅绝缘膜和所述硅衬底上形成第1沟的工序；
在形成于所述第1区域的所述第1沟内和所述第1区域的所述第1硅绝缘膜上形成掩蔽层的工序；
通过将所述掩蔽层和所述第1硅绝缘膜作为掩膜对所述硅衬底进行蚀刻，从而在所述第2区域的所述第1沟内形成第2沟的工序；
除去所述掩蔽层的工序；
在所述第1硅绝缘膜上形成第2硅绝缘膜，以便将所述第1沟和所述第2沟掩埋的工序；
除去所述硅衬底上的所述第1硅绝缘膜和所述第2硅绝缘膜，并在所述第1沟和所述第2沟内形成元件隔离结构的工序。
7.权利要求6记载的半导体装置的制造方法，其特征在于，进而包括：
在所述第1区域的所述硅衬底上形成第1栅极绝缘膜的工序；
在所述第1栅极绝缘膜上形成第1导电膜的工序；
在所述第1导电膜上形成绝缘膜的工序；
在所述第2区域的所述硅衬底上形成第2栅极绝缘膜的工序；
在所述绝缘膜上和所述第2栅极绝缘膜上形成第2导电膜的工序；
通过蚀刻所述第2导电膜以便至少保留存在于所述第1区域和所述第2区域的边界上的所述第2导电膜，从而在所述第1区域的所述绝缘膜上形成上部电极，在所述第2区域的所述第2栅极绝缘膜上形成栅极，并且在所述第1区域和所述第2区域的边界上形成构成栅极结构的所述第2导电膜的工序；
通过蚀刻所述绝缘膜和所述第1导电膜，从而在所述第1栅极绝缘膜上形成下部电极，并且在所述边界附近的所述第1区域内形成构成栅极结构的所述绝缘膜和所述第1导电膜的工序。
8.权利要求6记载的半导体装置的制造方法，其特征在于：
形成所述掩蔽层的工序包括：在所述第1沟内的一部分上形成所述掩蔽层的工序。
9.权利要求6记载的半导体装置的制造方法，其特征在于：
进而包括：在形成所述第1硅绝缘膜的工序之前，在所述硅衬底上形成氮化硅膜的工序。
10.一种具有第1区域和第2区域的半导体装置，其特征在于：
包括：硅衬底、和在所述硅衬底的表面上形成的由硅绝缘膜构成的元件隔离结构，
所述第1区域的所述元件隔离结构的深度比所述第2区域的所述元件隔离结构的深度浅，
所述第1区域的所述元件隔离结构的沟宽比所述第2区域的所述元件隔离结构的沟宽小，
还包括：
形成于由所述第1区域的所述元件隔离结构确定的元件区域的第1栅极结构；
形成于由所述第2区域的所述元件隔离结构确定的元件区域的第2栅极结构；
跨过所述第1区域和所述第2区域形成的第3栅极结构。
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