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CN100561725C - 半导体芯片的直接电性连接倒装芯片封装结构 - Google Patents

半导体芯片的直接电性连接倒装芯片封装结构 Download PDF

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CN100561725C CNB2005101233974A CN200510123397A CN100561725C CN 100561725 C CN100561725 C CN 100561725C CN B2005101233974 A CNB2005101233974 A CN B2005101233974A CN 200510123397 A CN200510123397 A CN 200510123397A CN 100561725 C CN100561725 C CN 100561725C
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Abstract

本发明的半导体芯片的直接电性连接倒装芯片封装结构包括：至少一介电层；至少一半导体芯片，且该半导体芯片有源面形成有电性连接垫，并以其有源面接置在该介电层上；以及至少一线路层，形成于该介电层上未供接置半导体芯片的一侧，且该线路层借由多个形成于该介电层中的导电电极，电性连接到该半导体芯片上的电性连接垫；本发明整合了半导体芯片与芯片承载件的接置与电性连接结构，简化半导体业工艺步骤、降低成本以及简化接口的整合，同时增加结构空间利用的灵活性，提升半导体装置的电性功能，在提升芯片的散热效能的同时，使该半导体封装结构更具薄型化。

Description

半导体芯片的直接电性连接倒装芯片封装结构
技术领域
本发明是关于一种半导体芯片的直接电性连接倒装芯片封装结构，特别是关于一种整合半导体芯片的薄型化半导体芯片的直接电性连接倒装芯片封装结构。
背景技术
随着电子产业的蓬勃发展，电子产品也逐渐进入多功能、高性能的研发方向。为满足半导体封装件高集成度(Integration)以及微型化(Miniaturization)的封装要求，提供多个有源、无源元件及线路连接的电路板(Circuit board)也逐渐由单层板演变成多层板(Multi-layer bord)，在有限的空间下，借由层间连接技术(Interlayer connection)扩大电路板上可利用的布线面积，配合高密度的集成电路(Integrated circuit)需求。
因电路板的导电线路层数以及元件密度提高，配合高集成化(Integration)半导体芯片运行产生的热量也会大幅增加，这些热量若不及时排除，会导致半导体封装件过热，严重地威胁到芯片寿命。目前，球栅阵列式(BGA)结构在更多脚数(1500pin)以上及高频5GHz以上已无法符合电性及散热性的需求。
有鉴于此，业界发展出倒装芯片式球状矩阵(Flip Chip Ball GridArray，FCBGA)封装结构，如图1所示的美国公告第6,774,498号专利中的现有技术，它提供一作用面(active surface)上具有作为信号输入及输出的芯片垫101(die pad)的半导体芯片10(die)，在该芯片垫101上形成有导电凸块11(bump)并电性连接到一芯片封装基板12(chip packagesubstrate)的焊垫121a(bump pad)，该芯片封装基板12形成有多个线路层122(wiring layer)及绝缘层123(insulation layer)，两个线路层122之间是以导电结构125(conductor plug)连接，又该芯片封装基板12最上层的线路层122a形成有防焊层13a(patterned solder mask)，保护该线路层122并显露该焊垫121a。
又该芯片封装基板12最底层的线路层122b形成有多个焊垫121b，且在该线路层122b上形成有一防焊层13b，保护线路层122b并显露该焊垫121b，在该焊垫121b上形成如锡球14(ball)的导电结构。
在该芯片封装基板12上表面，使该半导体芯片10的芯片垫101以导电凸块11电性连接到最上层线路层122a的焊垫121a，在芯片封装基板12最底层线路层122b的焊垫121b则电性连接锡球14，完成一倒装芯片式球栅阵列封装。
然而该倒装芯片式球栅阵列封装的工艺，芯片封装基板12与半导体芯片10电性连接到芯片封装基板12并封装的工艺是分离的生产模式，即该芯片封装基板12是一独立工艺，该半导体芯片10封装到芯片封装基板12是另一独立工艺，两个独立的工艺会产生良率低及生产周期长的问题，电性功能提升到一定的水平后无法再有效提升。倒装芯片的球栅阵列式(FCBGA)结构虽然可以使用在更多脚数及更高频的产品，但整体的封装成本高，且在技术上仍有许多限制，尤其在电性连接部分，因为环保需求，使得电性连接材料，例如焊锡材料的铅(Pb)等将禁用，使用其它替代材料出现了电性、机械及物性的质量不稳定现象。
由于现有倒装芯片式球栅阵列(FCBGA)封装工艺是分离的工艺，存在良率低及生产周期长的缺失，导致生产成本提高，无法提升竞争力，成为业界急待解决的课题。
发明内容
为克服上述现有技术的缺点，本发明的主要目的在于提供一种半导体芯片的直接电性连接倒装芯片封装结构，可同时整合半导体芯片与芯片承载件的接置与电性连接结构，简化半导体业工艺步骤、降低成本以及简化接口的整合。
本发明的再一目的在于提供一种半导体芯片的直接电性连接倒装芯片封装结构，增加结构空间利用的灵活性，提升半导体装置的电性功能。
发明的另一目的在于提供一种半导体芯片的直接电性连接倒装芯片封装结构，可提升芯片的散热效能。
本发明的又一目的在于提供一种半导体芯片的直接电性连接倒装芯片封装结构，使该半导体封装结构更具薄型化。
为达上述及其它目的，本发明的半导体芯片的直接电性连接倒装芯片封装结构包括：至少一半导体芯片，该半导体芯片具有一有源面与无源面，且该半导体芯片的有源面形成有电性连接垫；至少一介电层，形成于半导体芯片的有源面，且该介电层的面积大于该有源面，及该半导体芯片的侧表面及无源面能够直接外露；以及至少一线路层，形成于该介电层上未供接置半导体芯片的一侧，且该线路层是借由多个形成于该介电层中的导电电极电性连接到该半导体芯片上的电性连接垫。
在该介电层上接置有半导体芯片的一侧还形成有电极垫或使该介电层中的导电电极外露，供电性连接电子元件(例如有源或无源元件)；再者，在该表面线路层上可植设多个导电元件，供该半导体芯片电性连接到外部装置。
本发明的半导体芯片的侧表面及无源面是显露在外，因而可提升散热效率，同时进一步缩减构装结构的整体高度，有效实现轻薄短小目的。在该构装结构具有裸露该半导体芯片的一侧可接置各式电子元件(如有源或无源元件等)，且该电子元件借由部分裸露的导电电极以及线路层，进而与该半导体芯片电性连接，实现结构空间的灵活应用与提升电性质量的目的；此外，在该构装结构的表面线路上植设多个导电元件，供该半导体芯片的直接电性连接倒装芯片封装结构电性导接到外部装置。
此外，本发明在半导体芯片的有源面上直接形成有至少一线路层，该线路层结构能够借由导电电极，电性导接到该半导体芯片的电性连接垫，并可在线路外表面设置有多个例如焊球、焊垫、接脚或金属凸块等导电元件，提供该半导体芯片的直接电性连接倒装芯片封装结构电性连接到外部装置。
因此本发明整合了半导体芯片与芯片承载件的接置与电性连接结构，简化半导体业工艺步骤、降低成本以及简化接口的整合，使该半导体封装结构更具薄型化。
附图说明
图1是美国第6,774,498号专利提出的半导体装置的剖面示意图；
图2A至图2F图是本发明的半导体芯片的直接电性连接倒装芯片封装结构实施例1的剖面示意图；以及
图3A至图3C是本发明的半导体芯片的直接电性连接倒装芯片封装结构实施例2的剖面示意图。
具体实施方式
实施例1
图2A至图2D是本发明的半导体芯片的直接电性连接倒装芯片封装结构实施例1的剖面示意图。此处须注意的一点是，这些附图均为简化的示意图，其仅以示意方式说明本发明的基本架构，因此仅显示与本发明有关的构成，且显示的构成并非以实际实施时的数目、形状及尺寸比例绘制，其实际实施时的数目、形状及尺寸比例为一种选择性的设计，且其构成布局形态可能更为复杂。
图2A所示的本发明的半导体芯片的直接电性连接倒装芯片封装结构包括：至少一半导体芯片23，该半导体芯片具有一有源面231与无源面，且该半导体芯片23的有源面231形成有电性连接垫231a，该半导体芯片23是一有源元件或无源元件，其中无源元件例如是电阻器、电容器及电感器等组成的群组之一；至少一介电层24，形成于半导体芯片23的有源面231，且该介电层24的面积大于该有源面231，使该半导体芯片23的侧表面及无源面能够直接外露；以及至少一线路层25，形成于该介电层24上的未供接置半导体芯片23的一侧，且该线路层25是借由多个形成于该介电层24中的导电电极25a，电性连接到该半导体芯片23的电性连接垫231a。
本发明的半导体芯片的直接电性连接倒装芯片封装结构包括还可在该介电层24及线路层25上形成一线路增层结构26，该线路增层结构26包括介电层260、形成于该介电层260上的线路层261以及穿过该介电层260导接到线路层261的导电盲孔262，并使该线路增层结构26能够通过该导电盲孔262电性连接到该线路层25；并在该线路增层结构26的外缘表面形成防焊层27，且该防焊层27形成有多个开孔，外露出该线路增层结构26外缘表面的部分线路层，在其上形成有多个例如焊球、焊垫、接脚或金属凸块等导电元件28，供半导体芯片23能够电性导接到外部装置。
由于该半导体芯片23未接置在介电层24的侧表面及无源面能够直接显露在外界，可提升散热效果，并可缩减构装结构的整体高度，达到轻薄短小目的。
请参阅图2B，该形成在介电层24表面的线路层25包括有多个导电电极25a，其中部分导电电极25a是电性连接到该半导体芯片23的电性连接垫231a，并有部分导电电极25a是显露在位于非接置半导体芯片23的表面上，供后续在该介电层24的表面上接置外部电子元件29，如有源元件或无源元件，并可借由部分外露的导电电极25a电性连接到内部线路，实现结构空间灵活应用与提升电性质量的目的。当然，也可先形成半导体芯片及外部电子元件，再在半导体芯片及外部电子元件的上形成上述介电层、线路增层结构、导电盲孔、防焊层及如焊球等电性导接结构。
请参阅图2C，在该半导体芯片23的侧表面形成有一薄介电层24’，将该半导体芯片23包覆固定在介电层24的底面，保护半导体芯片23并避免该半导体芯片23受外力的破坏。形成在介电层24表面的线路层25包括多个导电电极25a，该导电电极25a是电性连接到该半导体芯片23的电性连接垫231a。
请参阅图2D，实施在该半导体芯片23侧表面形成有薄介电层24’，形成在介电层24表面的线路层25包括多个导电电极25a，其中部分导电电极25a是电性连接到该半导体芯片23的电性连接垫231a，并有部分导电电极25a是显露在位于非接置半导体芯片23的表面上，供后续在该介电层24的表面上接置外部电子元件，实现结构空间的灵活应用与提升电性质量的目的。当然，也可先形成有半导体芯片及外部电子元件，再在半导体芯片及外部电子元件之上形成上述介电层、线路增层结构、导电盲孔、防焊层及如焊球等电性导接结构。
请参阅图2E，在该半导体芯片23非接置在介电层24的无源面形成有一金属层20，该金属层20是一高散热系数的材质，可借由该金属层20加强半导体芯片23的散热效果。形成在介电层24表面的线路层25包括多个导电电极25a，该导电电极25a是电性连接到该半导体芯片23的电性连接垫231a。
请参阅图2F，实施在该半导体芯片23非接置于介电层24的无源面形成有金属层20，形成在介电层24表面的线路层25包括多个导电电极25a，其中部分导电电极25a是电性连接到该半导体芯片23的电性连接垫231a，并有部分导电电极25a是显露在位于非接置半导体芯片23的表面上，供后续在该介电层24的表面上接置外部电子元件29，实现结构空间的灵活应用与提升电性质量的目的。当然，也可先形成有半导体芯片及外部电子元件，再在半导体芯片及外部电子元件之上形成有上述介电层、线路增层结构、导电盲孔、防焊层及如焊球等电性导接结构。
上述过程可依据需要搭配组合使用，能够组合成各种不同的组合。
实施例2
另请参阅图3A至图3C，它是本发明的半导体芯片的直接电性连接倒装芯片封装结构实施例2的剖面示意图。本发明的实施例2与实施例1近似，其主要差异是在于介电层的下表面形成一电极垫，使该半导体芯片与电极垫裸露到外部，缩减结构的整体高度，实现轻薄短小目的，并因其具有电极垫，能够进一步提供电性连接外部电子元件。
请参阅图3A，本发明的半导体芯片的直接电性连接倒装芯片封装结构包括包括：至少一半导体芯片33，且该半导体芯片33的有源面331形成有电性连接垫331a；至少一介电层34，形成于半导体芯片33的有源面331，且该介电层34的面积大于该有源面331，在该介电层34接置半导体芯片33的一侧形成有多个电极垫31，且该电极垫31显露在该介电层34表面；以及至少一线路层35，形成于该介电层34上的未供接置半导体芯片33的一侧，该形成在介电层34表面的线路层35包括多个导电电极35a，其中部分导电电极35a是电性连接到该半导体芯片33的电性连接垫331a，并有部分导电电极35a电性导接到电极垫31，供后续在该介电层34的表面上接置外部电子元件39，如有源元件或无源元件，并可借由部分外露的导电电极35a电性连接到内部线路，实现结构空间的灵活应用与提升电性质量的目的。当然，也可先形成有半导体芯片33及外部电子元件39，再在半导体芯片33及外部电子元件39之上形成有上述介电层34、线路增层结构36、导电电极35a、防焊层34及如焊球38等电性导接结构。
又在该介电层34及线路层35的表面形成一线路增层结构36，该线路增层结构36包括介电层360、形成于该介电层360上的线路层361以及穿过该介电层360导接到线路层361的导电盲孔362，并使该线路增层结构36能够通过该导电盲孔362电性连接到该线路层35；并在该线路增层结构36的外缘表面形成防焊层37，且该防焊层37形成有多个开孔，外露出该线路增层结构36外缘表面的部分线路层，在其上形成有多个例如焊球、焊垫、接脚或金属凸块等导电元件38，供半导体芯片33能够电性导接到外部装置。
请参阅图3B，图3B与图3A近似，其主要差异在于该半导体芯片33侧表面形成有一薄介电层34’，将该半导体芯片33包覆固定在介电层34的底面，保护半导体芯片33并避免该半导体芯片33受外力的破坏。且该介电层34位于接置半导体芯片33一侧的表面的电极垫31也可供后续在该介电层34的表面接置外部电子元件，提高结构空间的灵活应用与提升电性质量。
请参阅图3C，图3C与图3A近似，其主要差异在于该在该半导体芯片33非接置于介电层34的无源面形成有一金属层30，该金属层30是一高散热系数的材质，可借由该金属层30加强半导体芯片33的散热效果。且该介电层34位于接置半导体芯片33一侧的表面的电极垫31也可供后续在该介电层34的表面接置外部电子元件，提高结构空间的灵活应用与提升电性质量。
通过本发明的半导体芯片的直接电性连接倒装芯片封装结构提供该半导体芯片外露在介电层的表面，有效逸散半导体芯片在运行时产生的热量，并缩短半导体装置的整体厚度，实现薄短小目的；此外，本发明在半导体芯片有源面上直接形成有至少一线路层，该线路层结构能够借由该导电电极以电性导接到该半导体芯片的电性连接垫，并可在线路外表面设置多个例如焊球、焊垫、接脚或金属凸块等的导电元件，提供该半导体芯片的直接电性连接倒装芯片封装结构电性连接到外部装置；再者，在该介电层上接置有半导体芯片的一侧还形成有电极垫或使该介电层中的导电电极外露，供电性连接电子元件(例如有源或无源元件)，使该电子元件能够借由线路层以及导电电极或借由线路层以及导电电极与电极垫，进而与该半导体芯片电性连接，实现结构空间的灵活应用与提升电性质量的目的。
因此，本发明整合了半导体芯片与线路增层结构，避免现有半导体封装技术的缺点以及半导体装置界面的整合问题，同时，可提高质量及优良率，得到良好的半导体芯片内埋的构装质量及产品的可靠性。

Claims (8)

1.一种半导体芯片的直接电性连接倒装芯片封装结构，其特征在于，该半导体芯片的直接电性连接倒装芯片封装结构包括：
至少一半导体芯片及外部电子元件，该半导体芯片具有一有源面与无源面，且该半导体芯片的有源面形成有电性连接垫；
至少一介电层，形成于该半导体芯片的有源面及该外部电子元件上并与该半导体芯片的有源面及该外部电子元件直接接触，且该介电层的面积大于该有源面与该外部电子元件，令该半导体芯片的侧表面、该无源面及该外部电子元件直接外露；以及
至少一线路层，形成于该介电层上未供接置半导体芯片的一侧，且该线路层是借由多个形成于该介电层中的导电电极直接电性连接到该半导体芯片上的电性连接垫及该外部电子元件。
2.如权利要求1所述的半导体芯片的直接电性连接倒装芯片封装结构，其特征在于，该半导体芯片的直接电性连接倒装芯片封装结构还包括形成于该介电层及线路层表面的线路增层结构。
3.如权利要求2所述的半导体芯片的直接电性连接倒装芯片封装结构，其特征在于，该线路增层结构还包括形成于其表面的导电元件。
4.如权利要求3所述的半导体芯片的直接电性连接倒装芯片封装结构，其特征在于，该导电元件是焊球、焊垫、接脚或金属凸块中的一个。
5.如权利要求1所述的半导体芯片的直接电性连接倒装芯片封装结构，其特征在于，该半导体芯片是有源元件或无源元件。
6.如权利要求1所述的半导体芯片的直接电性连接倒装芯片封装结构，其特征在于，该外部电子元件是有源元件或无源元件。
7.一种半导体芯片的直接电性连接倒装芯片封装结构，其特征在于，该半导体芯片的直接电性连接倒装芯片封装结构包括：
至少一半导体芯片及外部电子元件，该半导体芯片具有一有源面与无源面，且该半导体芯片的有源面形成有电性连接垫；
至少一介电层，形成于该半导体芯片的有源面及该外部电子元件上并与该半导体芯片的有源面及该外部电子元件直接接触，且该介电层的面积大于该有源面与该外部电子元件，令该半导体芯片的无源面及该外部电子元件直接外露；
一另一介电层，形成于该半导体芯片的侧表面，且该半导体芯片的无源面及该外部电子元件未接触该另一介电层而呈外露；以及
至少一线路层，形成于该介电层上未供接置半导体芯片的一侧，且该线路层是借由多个形成于该介电层中的导电电极直接电性连接到该半导体芯片上的电性连接垫及该外部电子元件。
8.一种半导体芯片的直接电性连接倒装芯片封装结构，其特征在于，该半导体芯片的直接电性连接倒装芯片封装结构包括：
至少一半导体芯片及外部电子元件，该半导体芯片具有一有源面与无源面，且该半导体芯片的有源面形成有电性连接垫；
至少一介电层，形成于该半导体芯片的有源面及该外部电子元件上并与该半导体芯片的有源面及该外部电子元件直接接触，且该介电层的面积大于该有源面与该外部电子元件，令该半导体芯片的侧表面及该外部电子元件直接外露；
一金属层，形成于该半导体芯片的无源面；以及
至少一线路层，形成于该介电层上未供接置半导体芯片的一侧，且该线路层是借由多个形成于该介电层中的导电电极直接电性连接到该半导体芯片上的电性连接垫及该外部电子元件。
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