CN100550418C - 在源和漏区下面具有缓冲区的金属氧化物半导体(mos)晶体管及其制造方法 - Google Patents

Abstract

提供一种金属氧化物半导体(MOS)晶体管的单元，包括集成电路衬底以及集成电路衬底上的MOS晶体管。MOS晶体管具有源区、漏区以及栅极。栅极位于源区和漏区之间。在源区和漏区下面以及源区和集成电路衬底与漏区和集成电路衬底的每一个之间提供第一和第二隔开的缓冲区。

Description

在源和漏区下面具有缓冲区的金属氧化物半导体(MOS)晶体管及其制造方法

相关申请的交叉引用

本申请涉及2003年1月16日申请的韩国专利申请No.2003-2995和2003年11月12日申请的韩国专利申请No.2003-79861并要求其优先权，其全部公开内容在这里作为参考引入。

技术领域

本发明涉及集成电路器件及其制造方法，特别涉及金属氧化物(MOS)晶体管及其制造方法。

背景技术

随着集成电路器件的集成度越来越高，金属氧化物半导体(MOS)晶体管的总尺寸变得更小并且MOS晶体管的沟道尺寸也降低。因此，短沟道MOS晶体管会遇到使晶体管的源和漏区之间引起大漏电流的穿通现象。此外，源和漏结电容和栅极电容也会增加。由此，很难提供高性能、低功率的集成电路器件。

为解决以上讨论的MOS晶体管的问题，现已引入了使用SOI衬底的绝缘体上硅(SOI)技术。SOI衬底通常包括支撑基板、支撑基板上的绝缘层以及绝缘层上的硅层。SOI器件可以提供低结漏电流、降低了穿通频率、低工作电压以及高效率的器件隔离。然而，由于支撑基板和硅层之间的绝缘层，SOI器件工作期间产生的热不能有效地传导到支撑基板。因此，SOI器件的温度会增加，由此降低了器件的总体特性。而且，SOI器件会经受引起寄生双极晶体管作用的浮体效应，并且需要复杂的制造技术以便消除浮体效应。因此，需要改进的集成电路器件及其制造集成电路器件的方法。

发明概述

本发明的各实施例提供了一种金属氧化物半导体(MOS)晶体管的单元(unit cell)，包括集成电路衬底以及集成电路衬底上的MOS晶体管。MOS晶体管具有源区、漏区以及栅极。栅极位于源区和漏区之间。第一和第二隔开的缓冲区提供在源区和漏区下面以及源区和集成电路衬底与漏区和集成电路衬底的每一个之间。

在本发明的一些实施例中，漏区可以提供在栅极下面以及源和漏区之间。第一和第二缓冲区可以由沟道区以及源和漏区的每一个限定。在本发明的某些实施例中，第一和第二缓冲区的底部可以基本上与沟道区的底面共平面，并且第一和第二缓冲区的底部可以低于源和漏区的底面。

在本发明的其它实施例中，栅极可以包括沟道区上的栅电极以及栅电极上的帽盖层。栅电极的底面可以低于源和漏区的顶面。在本发明的一些实施例中，栅电极的底面可以基本上与第一和第二缓冲区的底部共平面。此外，沟道区的底面可以低于第一和第二缓冲区的底部。

在本发明的另外一些实施例中，栅极可以包括沟道区上的栅电极以及栅电极上的帽盖层。栅电极的底面可以低于第一和第二缓冲区的底部。在本发明的一些实施例中，沟道区的底面可以低于第一和第二缓冲区的底部。缓冲区可以包括空气、氧化物和/或氮化物。

在本发明的一些实施例中，第一缓冲区可以由源区朝栅极延伸并延伸到栅极下面。类似地，第二缓冲区可以由漏区朝栅极延伸并延伸到栅极下面。在本发明的一些实施例中，外延层可以提供在第一和第二缓冲区以及集成电路衬底上。外延层可以接触第一和第二缓冲区之间的集成电路衬底。扩散层可以提供在第一和第二缓冲区上，并且在接触第一和第二缓冲区之间的集成电路衬底的外延层的一部分上可以没有扩散层。

虽然主要参考MOS晶体管介绍了本发明，但是MOS晶体管的制造方法也提供在其中。

附图说明

图1为根据本发明的一些实施例金属氧化物(MOS)晶体管的俯视图。

图2A-2C为分别沿图1的1A-1A’、1B-1B’以及1C-1C’截取的本发明的一些实施例的MOS晶体管的剖面图。

图3A-3C为分别沿图1的1A-1A’、1B-1B’以及1C-1C’截取的本发明的另一些实施例的MOS晶体管的剖面图。

图4A-4C为分别沿图1的1A-1A’、1B-1B’以及1C-1C’截取的本发明的另一些实施例的MOS晶体管的剖面图。

图5A到14A、图5B到14B以及图5C到14C分别为沿图1的1A-1A’、1B-1B’以及1C-1C’截取的剖面图，根据本发明的一些实施例的MOS晶体管的制造步骤显示在图2A到2C中。

图15A到17A、图15B到17B以及图15C到17C分别为沿图1的1A-1A’、1B-1B’以及1C-1C’截取的剖面图，根据本发明的一些实施例的MOS晶体管的制造步骤显示在图6A和6B中。

图18A和19A、图18B和19B以及图18C和19C分别为沿图1的1A-1A’、1B-1B’以及1C-1C’截取的剖面图，根据本发明的一些实施例的MOS晶体管的制造步骤显示在图3A到3C中。

图20和21为分别沿图1的1A-1A’截取剖面图，示出了根据本发明的一些实施例的MOS晶体管的制造步骤。

图22A-22C为分别沿图1的1A-1A’、1B-1B’以及1C-1C’截取的剖面图，MOS晶体管的制造步骤显示在图2A到2C中。

图23示出了根据本发明的一些实施例具有形成在牺牲层图形上的平面化外延层的MOS晶体管的剖面图。

图24示出了根据本发明的一些实施例具有牺牲层上保护层的MOS晶体管的剖面图。

图25到34示出了根据本发明的另一些实施例MOS晶体管的制造步骤的剖面图。

图35到43示出了根据本发明的一些实施例MOS晶体管的制造步骤的剖面图。

具体实施方式

现在参考附图更详细地介绍本发明，在附图中示出了本发明的优选实施例。然而，本发明可以多种不同形式实施，并且不应局限为这里介绍的各实施例，提供这些实施例以便本公开更彻底和完整，并且将本发明的范围转达给本领域中的技术人员。在附图中，为清楚起见放大了各层和区域的厚度。应该理解当如层、区域或衬底等部件称做在另一部件“上”时，它可以直接在另一元件上或者可以存在插入部件。应该理解当如层、区域或衬底等部件称做在另一部件“下”或“之下”时，它可以直接在另一元件下或者可以存在插入部件。应该理解当部分部件称做“靠外”时，它比其它部分的部件更靠近集成电路的外部。类似的数字在所有图中指类似的元件。

此外，这里可以使用如之下的相对术语以介绍各图中一个部件与其它部件的关系。应该理解这些术语意在包含除图中示出的排列方向之外的各部件的不同排列方向。例如，如果倒置图，那么按位于其它部件“之下”介绍的部件将排列在这些部件“之上”。因此相对术语意在包含部件的所有可能排列并且不仅仅是图中示出的。

应该理解虽然这里使用术语第一和第二介绍不同的区域、层和/或部分，但这些术语不局限于这些区域、层和/或部分。这些术语仅用于将一个区域、层或部分与其它的区域、层或部分区分开。由此第一区域、层或部分可以称做第二区域、层或部分，类似地，第二区域、层或部分可以称做第一区域、层或部分，同时不脱离本发明的教导。

下面参考图1到34介绍本发明的各实施例。本发明的各实施例提供了位于具有源区、漏区和栅极的集成电路衬底上的金属氧化物半导体(MOS)晶体管。MOS晶体管的栅极位于源区和漏区之间。第一和第二隔开的缓冲区提供在源区和漏区下面，并且位于源区和集成电路衬底以及漏区和集成电路衬底的每一个之间。存在第一和第二隔开的缓冲区可以降低源/漏区的结电容和结漏电流。而且，沟道区可以形成得低于源/漏区的底面，如下所述这抑制了MOS晶体管的短沟道效应。

现在参考图1，介绍根据本发明一些实施例的MOS晶体管的俯视图。如图所示，在集成电路衬底上第一和第二条形有源区105被隔开。隔离层121提供在集成电路衬底上的第一和第二有源区之间。多个栅极线123提供在有源区105和隔离层121上。应该理解提供图1中示出的本发明的各实施例仅为示例性目的，本发明的各实施例不限于这种结构。例如，有源区105可以不是条形并且可以具有不同的结构，同时不脱离本发明的范围。

现在参考图2A到2C，介绍分别沿图1的1A-1A’、1B-1B’以及1C-1C’截取的剖面图，示出了本发明的一些实施例的MOS晶体管的制造步骤。如图所示，在集成电路衬底101上，缓冲区111V相互隔开。缓冲区111V可以是空区或者可以包括氧化层和氧化层上的氮化物衬里。缓冲区111V接触隔离层121。结127，例如源和/或漏区提供在缓冲区111V上。由此，缓冲区111V提供在源区和/或漏区(结区127)之下以及源区和集成电路衬底以及漏区和集成电路衬底的每一个之间。由于存在缓冲区111V，可以降低结区127和集成电路衬底101之间的结电容。此外，结区127可以包括轻掺杂的漏(LDD)区，以便改善短沟道效应。

沟道区115C提供在缓冲区111V之间和结区127之间，如图2A所示。在本发明的一些实施例中，沟道区115C的底面基本上与缓冲区111V的底部共平面，并且可以低于结区127的下表面。在本发明的一些实施例中，结区127和沟道区115C形成在外延层中，这在下面将介绍。

集成电路衬底101例如可以是硅衬底或硅锗衬底。在具有硅衬底的本发明各实施例中，结区127和沟道区115C形成在包括硅的外延层中。在具有硅锗衬底的本发明其它实施例中，结区127和沟道区115C形成在包括硅锗的外延层中。

栅极叠层(或栅极线)123提供在沟道区115C上。栅极叠层123可以包括栅电极123a和栅电极123a上的帽盖层123b。帽盖层123b进一步包括覆盖栅电极123a侧壁的栅极间隔层。在本发明的一些实施例中，栅电极123a的底面低于结区127的上表面。由此，根据本发明各实施例的MOS晶体管可以具有改善的短沟道特性。栅极绝缘层(未示出)可以提供在栅电极123a和沟道区115C之间。

在本发明的一些实施例中，栅电极123a包括多晶硅。在本发明的另一些实施例中，栅电极123a还可以包括如钨层的金属层或如硅化钨的金属硅化物层，以便可以降低栅电极123a的电阻。类似地，金属硅化物层(未示出)可以提供在结区127上，以便可以降低MOS晶体管的源/漏电阻。

结区127(源和漏区)、栅电极123a和沟道区115C构成MOS晶体管。换句话说，MOS晶体管包括源区、漏区以及源区和漏区之间的栅极。MOS晶体管提供在由隔离层121限定的有源区上。

现在参考图3A到3C，介绍分别沿图1的1A-1A’、1B-1B’以及1C-1C’截取的剖面图，示出了本发明的一些实施例的MOS晶体管的制造步骤。与针对图1介绍的部件对应的参考数字表示图2中的类似部件。由此，这里省略了对类似部件的详细说明。

如图3A到3C所示，栅电极123a’的底面基本上与缓冲区111V的底部共平面。因此，沟道区115C’的底面低于缓冲区111V的底部。换句话说，与图2A到2C所示的本发明的各实施例相比，在图3A到3C中示出的各实施例包括凹入集成电路衬底101内的沟道区115C’和栅电极123a’。由此可以进一步增加根据图3A到3C所示的本发明的各实施例的沟道长度。帽盖层123b可以提供在图3A到3C所示的栅电极123a’上。栅电极123a’和帽盖层123b构成栅极叠层(或栅极线)123’。

现在参考图4A到4C，介绍分别沿图1的1A-1A’、1B-1B’以及1C-1C’截取的剖面图，示出了本发明的一些实施例的MOS晶体管的制造步骤。与针对图1和2介绍的部件对应的参考数字表示图3中的类似部件。由此，这里省略了对类似部件的详细说明。

如图4A到4C所示，栅电极123a”的底面低于缓冲区111V的底部。因此，沟道区115C”的底面低于缓冲区111V的底部。换句话说，与图2A到2C以及3A到3C所示的本发明的各实施例相比，本发明的各实施例包括凹入集成电路衬底101内的沟道区115C”和栅电极123a”。由此可以进一步增加根据本发明的各实施例的MOS晶体管的沟道长度。帽盖层123b可以提供在图4A到4C所示的栅电极123a”上。栅电极123a”和帽盖层123b构成栅极叠层(或栅极线)123”。

现在参考图5A到34介绍根据本发明的MOS晶体管的制造步骤。现在参考图5A到14A、图5B到14B以及图5C到14C介绍图2A到2C所示的本发明的一些实施例的MOS晶体管的制造步骤。如图5A、图5B以及图5C所示，牺牲层111形成在衬底101上。衬底101可以包括例如硅。在这些实施例中，牺牲层111可以包括相对于硅衬底具有蚀刻选择性的硅锗(Si-Ge)层。例如使用外延生长技术形成Si-Ge层以便得到单晶Si-Ge层。

光致抗蚀剂图形113形成在外延牺牲层111上。光致抗蚀剂图形113例如使用光刻技术形成。光致抗蚀剂图形113提供在结区上，下面将进一步介绍其形成。形成光致抗蚀剂图形113之前，保护层(图24的116)可以附加地形成在外延牺牲层111上。保护层可以包括与随后工艺中要形成的外延层相同或类似的材料层。

现在参考图6A、图6B以及图6C，利用使用光致抗蚀剂图形113作为蚀刻掩模蚀刻露出至少一部分集成电路衬底101。因此，牺牲层图形111a形成在集成电路衬底101上并相互隔开。在本发明的一些实施例中，保护层(未示出)形成在牺牲层111上。在本发明的一些实施例中，在牺牲层111之前蚀刻保护层。由此，保护层图形也形成在牺牲层图形111a上。根据包括保护层的本发明的实施例，在保护层中可以形成下面将介绍的结区。

现在参考图7A、图7B以及图7C，除去光致抗蚀剂图形113，n外延层115形成在衬底的表面上以及牺牲层图形111a上。外延层115可以包括相对于牺牲层图形111a具有蚀刻选择性的单晶半导体层。例如，外延层115可以包括相对于Si-Ge层具有蚀刻选择性的外延硅层。外延层115包括相邻的牺牲层图形111a和牺牲层图形111a上的结区115J之间的沟道区115C。可以根据结区的深度确定外延硅层115的厚度。因此，可以控制结深以提供具有需要特性的MOS晶体管。外延层115可以保形地形成，如图7A所示。然而，在本发明的一些实施例中，外延层115可以形成得具有平坦的顶面。

现在参考图8A、图8B以及图8C，蚀刻掩模图形117形成在外延层115上以限定出有源区。换句话说，蚀刻掩模图形117形成在有源区上。蚀刻掩模图形117可以包括衬垫氧化层和掩模氮化层。可以利用例如热氧化技术形成衬垫氧化层，可以利用例如低压化学汽相淀积(LPCVD)技术形成掩模氮化层。

现在参考图9A、图9B以及图9C，使用蚀刻掩模图形117作为蚀刻掩模形成对应于隔离区的沟槽119蚀刻牺牲层图形111a和集成电路衬底101。由此，通过沟槽119露出了蚀刻的外延层115和蚀刻的牺牲层图形111a的侧壁。

现在参考图10A、图10B以及图10C，选择性除去由沟槽119露出的牺牲层图形111a以形成缓冲区111V。由此，缓冲区111V变成沟槽119的分支(branched)，如图10A到10C所示。

现在参考图11A、图11B以及图11C，在沟槽119中形成绝缘层，平面化绝缘层露出至少部分蚀刻掩模图形117以在沟槽119中形成隔离层。如图12A、12B以及12C所示，使用本领域中技术人员公知的方法除去蚀刻掩模图形117，并露出外延层115。进行清洁工艺以完成隔离工艺。如图13A、13B以及13C所示，在相邻的缓冲区111V之间的外延层115上形成栅极叠层123。换句话说，栅极叠层123横越沟道区115C。

栅极绝缘层(未示出)形成在衬底101上，栅电极层形成在栅极绝缘层上，帽盖层形成在栅电极上。构图帽盖层、栅电极层以及栅极绝缘层以在栅电极的侧壁上形成栅极图形和侧壁间隔层。因此，栅极叠层123包括外延层115上的栅极绝缘层、栅极绝缘层上的栅电极123a以及栅电极123a上的栅极保护层123b。栅极保护层123b包括栅电极123a的侧壁上的侧壁间隔层以及栅电极123a的上表面上的帽盖层。栅极图形可以用做注入掩模，在形成侧壁间隔层之前，杂质离子可以注入到外延层115内以形成轻掺杂的漏(LDD)区。

现在参考图14A、图14B以及图14C，使用栅极叠层123作为注入掩模，更多的杂质可以注入到外延层115内，由此在结区115J中形成源/漏区127。如图所示，结区115J形成在缓冲区111V上。由此，源/漏区127的深度由外延层115的厚度确定。因此，通过控制外延层115的厚度可以控制源/漏区的适当结深度。

在本发明的一些实施例中，可以进行硅化工艺在结区127上形成硅化物层。此时，即使硅化工艺进行较长时间，由于结区127下存在缓冲区111V，硅化物层不会延伸到衬底内。

在具有硅锗衬底的本发明的实施例中，牺牲层111可以是外延硅层，并且外延层115可以是外延硅锗层。

例如可以使用参考图6A到6C介绍的光刻工艺和蚀刻工艺形成牺牲层图形111a。然而，也可以使用备选方法，例如图15A到17A、图15B到17B以及图15C到17C的剖面图介绍的方法形成牺牲层图形111a。图15A到17A、图15B到17B以及图15C到17C分别为沿图1的1A-1A’、1B-1B’以及1C-1C’截取的剖面图。

现在参考图15A、图15B以及图15C，相互隔开的虚拟栅极图形131形成在集成电路衬底101上，集成电路衬底101例如为硅衬底。虚拟栅极图形131由如氧化层或氮化层等的绝缘层形成。虚拟栅极图形131可以例如利用光刻和蚀刻工艺形成。虚拟栅极图形131提供了在随后的工艺中形成栅极叠层的位置。

现在参考图16A、图16B以及图16C，例如使用选择性外延技术在露出的衬底101上选择性地生长硅锗层。由此，由外延硅锗层形成的牺牲层图形111a位于虚拟栅极图形131之间。此外，使用例如外延技术，在每个牺牲层图形111a上选择性地形成保护层(未示出)。可以形成保护层(未示出)以保护牺牲层图形111a并增加在随后工艺中要形成的结区的总厚度(图24的116)。

现在参考图17A、图17B以及图17C，可以除去虚拟栅极图形131。牺牲层图形111a可以形成得与图6A到6C所示的牺牲层图形具有相同的结构和阵列。例如为外延硅层的外延层115形成在衬底101的表面上。形成外延层115以具有图17A到17C所示的平坦表面。然而，在本发明的一些实施例中，外延层115可以形成得具有保形(conformal)的顶面。使用参考以上图8A到14A、图8B到14B以及图8C到14C介绍的工艺步骤完成了本发明实施例的MOS晶体管。

现在参考图18A、18B、18C、19A、19B和19C介绍在图3A到3C示出的MOS晶体管的制造步骤。图18A和19A、图18B和19B以及图18C和19C分别为沿图1的1A-1A’、1B-1B’以及1C-1C’截取的剖面图。现在参考图18A、18B和18C，如上面参考图5A到5C和图6A到6C介绍的形成牺牲层图形111a和光致抗蚀剂图形113。因此，露出了牺牲层图形111a之间的衬底101。附加地蚀刻露出的衬底101形成凹槽区。凹槽区的底面114a低于牺牲层图形111a的底面。

现在参考图19A、图19B以及图19C，除去光致抗蚀剂图形113。外延层115形成在衬底101的表面上。保形地形成外延层115时，凹槽区的底面114a上的沟道区115C”可以形成得低于图7A的沟道区115C。使用参考图8A到14A、图8B到14B以及图8C到14C介绍的工艺步骤完成了本发明实施例的MOS晶体管。

根据图18A、18B、18C、19A、19B和19C中示出的本发明的各实施例，形成牺牲层图形111a之后蚀刻衬底。由此保形地形成外延层115时，栅电极底面可以低于结区的底面，并且可以与牺牲层图形111a的底面共平面(图4A)。

备选地，外延层115可以形成得具有图17A所示的平坦顶面。可以通过例如生长外延层到大于相邻牺牲层图形111a之间一半距离的厚度形成平坦的外延层115。此外，形成平坦的外延层115包括例如形成保形的外延层并退火外延层。利用使用氢气或氩气作为环境气体进行退火工艺。备选地，可以使用激光进行退火工艺。

参考图20和21介绍图4A到4C所示的MOS晶体管的制造工艺。图20和21为分别沿图1的1A-1A’截取剖面图。现在参考图20，和以上参考图5A到5C以及图6A到6C介绍的形成牺牲层图形111a和光致抗蚀剂图形113。露出牺牲层图形111a之间的衬底101。蚀刻露出的衬底101形成具有底面14b的凹槽区，该底面低于图18a的底面114a。

参考图21，除去光致抗蚀剂图形113。外延层115形成在衬底101的表面上。保形地形成外延层115时，凹槽区底面114b上的沟道区115C”可以形成得低于图19A的沟道区115C’。参考图8A到14A、图8B到14B以及图8C到14C介绍的工艺步骤完成了本发明实施例的MOS晶体管。

在本发明的一些实施例中，外延层115也可以形成得具有图23所示的平坦表面。

如上所述，缓冲区111V可以填充有氧化层。此外，氮化物衬里可以附加地形成在填充缓冲区111V的氧化层中。图22A、22B和22C为根据本发明各实施例的MOS晶体管的制造步骤的剖面图。图22A、22B和22C为分别沿图1的1A-1A’、1B-1B’以及1C-1C’截取的剖面图。

现在参考图22A到22C，和参考图10A到10C介绍的形成沟槽119。进行热处理以固化形成沟槽119期间施加到衬底101的蚀刻损伤。因此，热氧化层120a形成在沟槽119和缓冲区111V的内壁上。氮化物衬里120b形成在热氧化层120a上。氮化物衬里120b可以形成在热氧化层120a环绕的缓冲区111V中。使用以上介绍的方法在沟槽119中形成隔离层121。使用以上介绍的工艺步骤完成MOS晶体管。

现在介绍根据本发明另一些实施例图2A、3A以及4A中示出的MOS晶体管的制造步骤。本发明的实施例显示在图2A、3A以及4A中。在图25到34中，区域“A”表示常规的晶体管区，区域“B”表示根据本发明实施例的MOS晶体管区。

现在参考图25、26和27，衬垫氧化层503形成在集成电路衬底501的表面上。应该理解在本发明的一些实施例中，可以形成衬垫氮化层代替衬垫氧化层503。光致抗蚀剂505形成在衬垫氧化层503上。形成光致抗蚀剂图形505选择性地露出区域“B”中的衬垫氧化层503。使用光致抗蚀剂505作为蚀刻掩模蚀刻露出的衬垫氧化层503，由此选择性地露出了区域“B”中的衬底501。

现在参考图28，除去光致抗蚀剂505。使用外延生长技术，例如为硅锗层的牺牲层511选择性地形成在露出的衬底501上。外延硅锗层511没有形成在区域“A”中，是由于如衬垫氧化层503的绝缘层提供在区域“A”中的衬底501上。

现在参考图29，除去区域“A”中的衬垫氧化层503。光致抗蚀剂图形513形成在集成电路衬底501以及牺牲层511上。形成光致抗蚀剂图形513露出图5A所示的牺牲层511的露出区域。

现在参考图30，例如使用光致抗蚀剂图形513作为蚀刻掩模蚀刻露出的牺牲层511。由此，牺牲层图形511a形成在图6A所示的区域“B”中。然后除去光致抗蚀剂图形513。随后，外延层515形成在具有牺牲层图形511a的衬底表面上。此时，外延硅层515也可以形成在区域“A”中的衬底501上。

现在参考图31和32，对应于图9A的掩模图形117的沟槽蚀刻掩模图形517形成在外延层515上。使用沟槽蚀刻掩模图形517作为蚀刻掩模蚀刻牺牲层图形511a和衬底501，由此形成沟槽519限定出区域“A”和“B”中的有源区。沟槽519露出了蚀刻的牺牲层图形511a。除去牺牲层图形511a在区域“B”中形成缓冲区511V。

现在参考图33和34，隔离层521形成在沟槽519中。栅极叠层523a和523b分别形成在区域“A”和“B”中。使用以上介绍的工艺完成了晶体管。形成光致抗蚀剂图形513之前，保护层(未示出)可以形成牺牲层511上。使用与以上介绍的修改实施例不同的方式在区域“B”中选择性地形成图28的牺牲层511。也就是，外延硅锗层形成在集成电路衬底的整个表面上。例如使用光刻/蚀刻工艺，选择性地除去区域“A”中的硅锗层，由此留下区域“B”中的牺牲层。

现在参考图35到43，示出了根据本发明的一些实施例MOS晶体管的制造步骤的剖面图。如图35和36所示，使用第一外延生长技术在集成电路衬底700上形成外延牺牲层702。外延牺牲层702可以由相对于集成电路衬底700具有蚀刻选择性的半导体材料形成。集成电路衬底700例如可以包括硅，并且外延牺牲层702可以包括例如硅锗。硅锗层相对于硅衬底具有蚀刻选择性。

使用第二外延生长技术在外延牺牲层702上形成辅助(supplemental)外延层704。辅助外延层704相对于外延牺牲层702具有蚀刻选择性。例如，辅助外延层704可以与集成电路衬底700的材料相同，例如为硅。

硬掩模层706形成在辅助外延层704上并构图形成露出辅助外延层704一部分的开口。硬掩模层706可以由相对于辅助外延层704、外延牺牲层702以及衬底700具有蚀刻选择性的材料形成。硬掩模层706可以包括例如氮化硅。

掩模间隔层708形成在开口的侧壁上。掩模间隔层708可以由相对于辅助外延层704、外延牺牲层702以及衬底700具有蚀刻选择性的材料形成。掩模间隔层708可以由氮化硅形成。

使用硬掩模层706和掩模间隔层708作为蚀刻掩模选择性地蚀刻辅助外延层704和外延牺牲层702，露出衬底700的一个区域。由此，形成凹陷(intaglio)图形710。因此，形成了第一和第二隔开的外延牺牲层702a。类似地，第一和第二辅助外延层图形704a形成在外延牺牲层702a上。形成凹陷图形710期间，由于外延牺牲层702相对于集成电路衬底700具有蚀刻选择，因此可以降低形成沟槽露出衬底700涉及的时间。

如果硬掩模层706的开口宽度为光刻技术限制限定的最小线宽，那么由于掩模间隔层708，凹陷图形710具有的宽度小于超出光刻技术限制的最小线宽。备选地，在本发明的一些实施例中，没有进行形成掩模间隔层708的步骤。

除去硬掩模层706和掩模间隔层708以露出第一和第二辅助外延层图形704a。使用第三外延生长技术，主外延层712形成在露出的集成电路衬底上以及第一和第二辅助外延层图形704a上。形成主外延层712以填充凹陷图形710。主外延层712可以由相对于外延牺牲层702a具有蚀刻选择性的材料形成。此外，主外延层712的材料可以与第一和第二辅助外延层图形704a的材料相同。主外延层712例如为硅层。第一和第二辅助外延层图形704a和主外延层712组成外延层714。备选地，在本发明的一些实施例中，外延层714可以由主外延层712组成，没有辅助外延层图形704。

阱杂质离子可以选择性地注入到具有外延层714的集成电路衬底700内以形成阱(未示出)。阱可以掺杂有第一导电类型杂质。在本发明的一些实施例中，集成电路器件可以是NMOS场效应晶体管(FET)，并且阱可以掺杂有p型杂质。在本发明的另一些实施例中，器件可以是PMOS FET，并且阱可以掺杂有n型杂质。

现在参考图37和38，蚀刻掩模图形716形成在主外延层714上以限定有源区。蚀刻掩模图形716可以由相对于外延层714、第一和第二外延牺牲层702a以及集成电路衬底700的具有蚀刻选择性的材料形成。蚀刻掩模图形716可以是氮化硅层。

使用蚀刻掩模图形716作为掩模选择性地蚀刻外延层714、第一和第二外延牺牲层702a以及集成电路衬底700，形成定义出有源区的沟槽718。在一些实施例中，第一和第二外延牺牲层702a可以暴露在沟槽718的侧壁上。

除去露出的外延牺牲层702a形成第一和第二缓冲区720。设置在缓冲区720之间的部分外延层714可以将外延层714连接到衬底700，即可以是连接部分“a”。外延层714由衬底700上的连接部分“a”支撑。可以使用湿蚀刻工艺除去第一和第二外延牺牲层702a。

现在参考图39和40，使用例如上述参考本发明的一些实施例介绍的热氧化技术在缓冲区720和沟槽718的内侧壁上形成热氧化层。而且，热氧化工艺之后，在集成电路衬底700的表面上可以形成衬里层。绝缘层722可以形成在沟槽718中。因此，埋置的绝缘层722a可以形成在缓冲区720中，填充了至少部分缓冲区720。埋置的绝缘层722a可以仅填充部分缓冲区720或者填充整个缓冲区720，都不脱离本发明的范围。在图40所示的本发明的实施例中，埋置的绝缘层722a填充了缓冲区720。埋置的绝缘层722a可以包括热氧化物层、部分衬里和/或部分隔离层722。隔离层722例如为使用化学汽相淀积技术或旋涂技术形成的氧化硅层。例如，隔离层722可以包括高密度的等离子体氧化物、未掺杂的硅酸盐玻璃(USG)、或包括旋涂玻璃(SOG)的材料。

平面化绝缘层722直到露出蚀刻掩模图形716的上表面，在沟槽718中形成了隔离层722b。除去露出的蚀刻掩模图形716以露出外延层714的顶面。

掺杂沟槽的杂质离子注入到露出的外延层714内。掺杂沟槽的杂质控制FET的阈值电压。掺杂沟槽的杂质可以与阱杂质的导电类型相同。换句话说，在本发明的一些实施例中，FET可以是NMOS-FET，并且掺杂沟槽的杂质可以是n型杂质。然而，在本发明的另一些实施例中，FET可以是PMOS-FET，并且掺杂沟槽的杂质可以是p型杂质。

对集成电路衬底700进行热处理。在例如从约700℃到约1200℃的温度下进行热处理。注入的掺杂沟槽的杂质被激活，借助例如热处理聚集的扩散层724形成在埋置的绝缘层722a上。聚集的扩散层724具有的杂质浓度高于外延层714的连接部分“a”的杂质浓度。换句话说，埋置的绝缘层722a可以防止热处理期间一部分掺杂沟槽的杂质扩散到集成电路衬底700内。由此，部分掺杂沟槽的杂质聚集在埋置的绝缘层722a上形成聚集的扩散层724，并且借助热处理注入到外延层714的连接部分“a”内的掺杂沟槽的杂质扩散到集成电路衬底700内。因此聚集的扩散层724具有杂质浓度高于外延层714的连接部分“a”的杂质浓度。

参考图41、42和43，栅极绝缘层726形成在具有聚集的扩散层724的集成电路衬底700上。栅极绝缘层726可以包括例如为氧化硅的热氧化层。栅极导电层728和帽盖层730顺序形成在具有栅极绝缘层726的集成电路衬底700上。栅极导电层728例如为掺杂的多晶硅层、多晶硅化物层或导电金属层。导电金属层可以包括例如硅或钼的金属、如氮化钛、氮化钽或氮化钨的导电金属氮化物、和/或如硅化钨的金属硅化物。帽盖层730可以包括例如氮化硅。

连续构图帽盖层730、栅极导电层728以及栅极绝缘层726在有源区上形成栅极图形732。栅极图形732设置在外延层的连接部分“a”上。可以形成栅极图形732以使栅极图形732的一部分与缓冲层720重叠。栅极图形732可以形成得具有小于光刻技术的限制限定的最小线宽。如果栅极图形732的线宽形成为光刻技术的限制限定的最小线宽，那么栅极图形732与缓冲层720重叠，如图42所示。

栅极图形732包括依次叠置的栅极绝缘图形726a、栅电极728a以及帽盖图形730a。如图42所示，栅极绝缘图形726a设置在栅电极728a和外延层714之间。然而，部分栅极绝缘图形726a可以留在栅电极728a两侧的有源区上。

使用栅极图形732作为蚀刻掩模，第一源/漏杂质离子注入到栅极图形732两侧上的有源区内形成低浓度的结区734。第一源/漏杂质离子可以与掺杂沟槽的杂质不同类型。换句话说，掺杂沟槽的杂质可以具有第一导电类型，并且第一源/漏杂质可以具有第二导电类型。例如，如果掺杂沟槽的杂质为p型杂质，那么第一源/漏杂质可以是n型杂质，反之亦然。

低浓度结区734的底面可以接触埋置的绝缘层722a。在本发明的一些实施例中，聚集的扩散层724可以留在与栅极图形732重叠的部分埋置的绝缘层722a上。残留的聚集的扩散层724可以等同于晕圈区724a。

间隔层736形成在栅极图形732的两侧上。使用栅极图形732和间隔层736作为掩模注入第二源/漏杂质离子形成高浓度的结区738。第二源/漏杂质可以具有与第一源/漏杂质相同的导电类型。可以比第一源/漏杂质离子高的剂量注入第二源/漏杂质离子。低浓度和高浓度结区734和738可以包括源/漏区739。在一些实施例中，源/漏区739可以包括低浓度结区734，不包括高浓度结区738，同时没有脱离本发明的范围。

在本发明的另一些实施例中，晕圈区724a可以接触源/漏区739的一侧。晕圈区724a设置在源/漏区739之间。晕圈区724a具有高于外延层714的连接部分“a”的杂质浓度。因此相对于现有技术，与源/漏区739和晕圈区724a之间的结区相邻形成的耗尽区减小。此外，可以减少在结的基础上在晕圈区724a中形成的耗尽区。因此可以改善穿通特性。

形成晕圈区可以不需要注入杂质离子的附加步骤。由此，由于附加的注入步骤造成的外延层714的晶格缺陷可以减少。由于缺少附加的注入步骤，源/漏区739的杂质浓度也可以更一致。由此，改善了FET的总特性。

根据针对图34到43介绍的本发明的各实施例，沟道掺杂杂质离子注入到外延层内以控制阈值电压，并且进行热处理在缓冲层上设置的外延层上形成聚集的扩散层。栅电极形成在外延层上，并且它的一侧可以与缓冲层的一侧重叠。由此，晕圈区形成在与栅电极重叠的缓冲区上。存在晕圈区可以改善栅电极两侧结区之间的穿通特性。由此，可以提供高度可靠的集成电路器件。此外，根据不附加离子注入步骤的本发明的实施例可以形成晕圈区，由此可以减少外延层的晶格缺陷以及源/漏区的杂质浓度变化。

如上参考图1到43的概述，缓冲区位于源/漏区和集成电路衬底之间。存在这些区可以减小结电容和源/漏区的结漏电流，同时不必使用SOI衬底。此外，沟道区可以形成得低于源/漏区的底面。因此，本发明的实施例抑制了MOS晶体管的短沟道效应。

在附图和说明书中，公开了本发明的优选实施例，虽然使用了具体的术语，但是可以使用更通用的术语，并且仅为说明的目的而不是限定的目的，本发明的范围由下面的权利要求书限定。

Claims (13)

1.一种金属氧化物半导体(MOS)晶体管单元，包括：

集成电路衬底；

集成电路衬底上的MOS晶体管，MOS晶体管具有源区、漏区以及栅极，栅极位于源区和漏区之间；以及

分别在源区和漏区下面，并且在源区和集成电路衬底以及漏区和集成电路衬底的每一个之间的第一和第二隔开的缓冲区；以及

在栅极下面以及源和漏区之间的沟道区，其中第一和第二缓冲区由沟道区以及源和漏区的每一个限定，

其中栅极包括沟道区上的栅电极以及栅电极上的帽盖层，并且栅电极的底面与第一和第二缓冲区的底部共平面，

其中沟道区的底面低于第一和第二缓冲区的底部。

2.一种金属氧化物半导体(MOS)晶体管单元，包括：

集成电路衬底；

集成电路衬底上的MOS晶体管，MOS晶体管具有源区、漏区以及栅极，栅极位于源区和漏区之间；以及

分别在源区和漏区下面，并且在源区和集成电路衬底以及漏区和集成电路衬底的每一个之间的第一和第二隔开的缓冲区；以及

在栅极下面以及源和漏区之间的沟道区，其中第一和第二缓冲区由沟道区以及源和漏区的每一个限定，

其中栅极包括沟道区上的栅电极以及栅电极上的帽盖层，并且其中栅电极的底面低于第一和第二缓冲区的底部，

其中沟道区的底面低于第一和第二缓冲区的底部。

3.权利要求1或2的单元，其中第一和第二缓冲区的底部低于源和漏区的底面。

4.权利要求1或2的单元，其中第一和第二缓冲区包括空气、氧化物和氮化物中的至少一种。

5.权利要求1或2的单元，其中第一缓冲区由源区朝栅极延伸并延伸到栅极下面，并且其中第二缓冲区由漏区朝栅极延伸并延伸到栅极下面。

6.权利要求5的单元，还包括在第一和第二缓冲区以及集成电路衬底上的外延层，其中外延层接触第一和第二缓冲区之间的集成电路衬底。

7.权利要求6的单元，还包括在第一和第二缓冲区上的扩散层，并且在接触第一和第二缓冲区之间的集成电路衬底的外延层的部分上没有扩散层。

8.一种金属氧化物半导体(MOS)晶体管单元的制造方法，包括：

形成集成电路衬底；

在集成电路衬底上形成MOS晶体管，MOS晶体管具有源区、漏区以及栅极，栅极位于源区和漏区之间；以及

分别在源区和漏区下面，并且在源区和集成电路衬底以及漏区和集成电路衬底的每一个之间形成第一和第二隔开的缓冲区；以及

在栅极下面以及源和漏区之间形成沟道区，其中第一和第二缓冲区由沟道区以及源和漏区的每一个限定，

其中形成栅极包括在沟道区上形成栅电极以及在栅电极上形成帽盖层，并且栅电极的底面与第一和第二缓冲区的底部共平面，

其中沟道区的底面低于第一和第二缓冲区的底部。

9.一种金属氧化物半导体(MOS)晶体管单元的制造方法，包括

形成集成电路衬底；

集成电路衬底上形成MOS晶体管，MOS晶体管具有源区、漏区以及栅极，栅极位于源区和漏区之间；以及

在栅极下面以及源和漏区之间形成沟道区，其中第一和第二缓冲区由沟道区以及源和漏区的每一个限定，

其中形成栅极包括在沟道区上形成栅电极以及在栅电极上形成帽盖层，并且其中栅电极的底面低于第一和第二缓冲区的底部，

其中沟道区的底面低于第一和第二缓冲区的底部。

10.权利要求8或9的方法，其中第一和第二缓冲区的底部低于源和漏区的底面。

11.权利要求8或9的方法，其中形成第一缓冲区包括形成由源区朝栅极延伸并延伸到栅极下面的第一缓冲区，并且其中形成第二缓冲区包括形成由漏区朝栅极延伸并延伸到栅极下面的第二缓冲区。

12.权利要求11的方法，还包括在第一和第二缓冲区以及集成电路衬底上形成外延层，其中外延层接触第一和第二缓冲区之间的集成电路衬底。

13.权利要求12的方法，还包括在第一和第二缓冲区上形成扩散层，其中在接触第一和第二缓冲区之间的集成电路衬底的外延层的部分上没有扩散层。

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