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CN100407442C - 双极型器件 - Google Patents

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CN100407442C CN2005100978284A CN200510097828A CN100407442C CN 100407442 C CN100407442 C CN 100407442C CN 2005100978284 A CN2005100978284 A CN 2005100978284A CN 200510097828 A CN200510097828 A CN 200510097828A CN 100407442 C CN100407442 C CN 100407442C
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Abstract

一种增加双极型器件内的电荷载流子迁移率的方法，包括以下步骤：在该器件中产生压缩应变，以增加该器件的固有基极中的空穴迁移率；在该器件中产生拉伸应变，以增加该器件的固有基极中的电子迁移率。通过靠近该器件的固有基极形成应力层来产生该压缩应变和拉伸应变。该应力层临近该器件的发射极结构、至少部分地埋入在该器件的基极层中。该应力层具有与该固有基极不同的晶格常数。另外公开了方法与装置。

Description

双极型器件
技术领域
本发明涉及半导体器件制造，更具体地，是涉及用于提高双极型器件的性能的技术。
背景技术
双极型器件是一种半导体器件，其工作是以同时使用多数载流子和少数载流子(也称作“电荷载流子”)为基础。多数载流子和少数载流子根据器件的极性或者是电子或者是空穴。
一种双极型器件的例子是双极结晶体管(BJT)，其是具有称作发射极、基极和集电极的三个半导体区的晶体管。发射极是具有非常高的导电率的区域，用作被注入到临近的基极的自由载流子的源。集电极是收集来自基极的载流子的区域。基极区夹在发射区与集电区之间，通常控制发射极与集电极之间的自由载流子的流动。与从发射极流到集电极的载流子极性相反的较小的载流子流从基极流到发射极。
传统的BJT是使用一种具有不同掺杂区的半导体材料(Si)来制造的。异质结双极型晶体管(HBT)使用多于一种的半导体材料(利用不同材料的不同特性如带隙)，例如与Si组合的SiGe。其它的材料(除了Si以外)通常使用MBE(分子束外延)、RTCVD(快速热化学气相淀积)或LPCVD(低温化学气相淀积)技术而作为外延层形成。
双极型晶体管包括含有第一导电类型的杂质的发射极层(或区)、含有第二导电类型的杂质的基极层(或区)、以及含有第一导电类型的杂质的集电极层(或区)。
双极型晶体管通常有两种不同的类型或极性——npn(具有n型发射极和集电极以及p型基极)或者pnp(具有p型发射极和集电极以及n型基极)。“类型”(p或n)由外延期间注入或淀积到半导体材料中的杂质而定。用于p型的杂质是硼(B)，用于n型的杂质是磷(P)、砷(As)、锑(Sb)。
对于npn型双极型晶体管，从发射极注入的自由载流子是电子，从基极流到发射极的载流子是空穴。对于pnp型双极型晶体管，载流子类型相反。通常，将电子而不是空穴称作多数电荷载流子，因为载流子迁移率(μ)μn＞μp，饱和速度(V)Vn＞Vp。因此，在可能的情况下n型双极型器件通常是优选的。
图1一般性地示出了现有技术的npn型BJT，其包括中性的发射极、中性的集电极和设置在中性发射极与中性集电极之间的中性的基极，示出了电子经由基极从中性的发射极到中性的集电极的通路，并且示出了空穴从中性的基极到中性的发射极的通路。发射极基极空间电荷层(区)形成在中性的发射极与中性的基极之间。基极集电极空间电荷层(区)形成在中性的基极与中性的集电极之间。(对于pnp极性BJT，空穴在中性的发射极与中性的集电极之间移动，电子在中性的基极与中性的发射极之间移动。)
已知晶格应力影响载流子迁移率和饱和速度。已经显示了各种在场效应晶体管(FET)中导致应力的方法。例如，在电流方向中(有时在垂直于电流方向的方向上)产生张应力的薄膜能够提高FET中的电子迁移率和饱和速度。应当理解，FET工作的基本原理不同于BJT。首先，只在一个方向上有电荷流，其平行于晶片表面。此外，FET具有单一的载流子(对于N型FET为电子，对于P型FET为空穴)，晶格应力的应用直向的，以便主要在单一载流子类型的一个方向上产生应力。
能够在下面的论文中发现在FET中采用应力技术的一些例子：
T.Ghani等人的“A 90nm High Volume Manufacturing LogicTechnology Featuring Novel 45nm Gate Length Strained SiliconCMOS Transistors”，英特尔公司Portland Technology Development，希尔巴罗(Hillsboro)，俄勒冈州，在2003年3月3日的IEEE(0-7803-7873)中公开了应变晶体管结构的细节，该晶体管结合了300mm晶片上的90nm逻辑技术。该应变PMOS晶体管结构的特征在于外延生长的埋入在源极区的应变SiGe薄膜。报道了其相对于未应变器件的显著的性能提升。其附图1显示了具有应变外延SiGe薄膜的PMOS晶体管，该外延SiGe薄膜埋入在源极区以在沟道区中产生压缩应变。
K.Rim等人的“Enhanced Hole Mobilities in Surface-channelStrained-Si p-MOSFETs”，固体电子实验室(Solid State ElectricsLaboratory)，斯坦福大学(Stanford University)，斯坦福，加利福尼亚州94305，1995年(c)的IEEE(0-7803-2700-4)中公开了在采用伪晶应变硅层的应变表面沟道p-MOSFETs中空穴迁移率的应变依赖性。观察到了当Ge含量在弛豫Si1-xGex缓冲层中增加时，空穴迁移率的增加随着应变而线性增加。
K.Rim等人的“Fabrication and Mobility Characteristics ofUltra-thin Strained Si Directly on Insulator(SSDOI)MOSFETs”，T·J·沃森研究中心(T.J.Watson Research Center)，YorktownHeights，纽约10598，IEEE(0-7803-7873 3/03)中公开了转移拉伸应变硅层，以直接在绝缘体(SSDOI)结构上形成超薄(小于20nm)应变硅。制造MOSFET，根据直接在绝缘体结构上的应变硅证明了电子和空穴迁移率的增加，该绝缘结构在应变硅沟道下没有SiGe层。
发明内容
电路可从增加晶体管的性能而获益。如上所述，应变的硅晶格可增强MOSFET器件的性能，由此提高这些器件中低场载流子迁移率以及驱动电流。然而，根据发明人的了解，外部应变没有被引入到双极型器件用于增强性能。其中，迄今为止许多方法说明了将应变引入MOSFET器件，但是用于双极型器件的领域仍然未被开发。
双极型器件(BJT)性能部分地受到载流子通过空间电荷区和通过中性基极的穿越时间的限制。低的场迁移率和饱和速度将有益于此穿越时间。性能也受到基极区、发射区和集电区中非固有电阻的限制。这些电阻值由低的场电子和空穴迁移率来控制，并且受到器件中应变的影响。压缩应变将有益于空穴迁移率，拉伸应变将有益于电子迁移率。施加在器件中适当位置的应变将明显提高性能。
参照图1，npn型晶体管的性能可从提高空穴在横向中的迁移率以及提高电子在垂直方向中的迁移率而获益。在相反极性的情况下，pnp型晶体管的性能可从提高电子在横向中的迁移率以及提高空穴在垂直方向中的迁移率而获益。
按照本发明，对于npn型双极型器件，通常通过产生垂直拉伸应变来提高垂直向中的电子迁移率，通过产生横向压缩应变来提高横向中的空穴迁移率。对于pnp型双极型器件，通常通过产生垂直压缩应变来提高垂直向中的空穴迁移率，通过产生横向拉伸应变来提高横向中的电子迁移率。
按照本发明，对于npn型双极型器件，拉伸应变在电子流的方向(图中垂直向)上施加在器件的固有部分(包括发射极、基极和集电极)，压缩应变施加在空穴流的方向(图中横向)，因为空穴流主要在基极层中的该方向上，所以通过压缩应变提高空穴迁移率能明显影响基极端的电阻。
按照本发明，对于npn和pnp型BJT，通常形成一种结构，其中通过形成在基极层上、临近固有基极(在发射极的任一侧上)的应力层在该器件的固有基极(发射极底下)中产生拉伸应变和压缩应变。对于npn型BJT，应力层在垂直向中产生拉伸应变，由此增加电子迁移率，并在水平向中产生压缩应变，由此增加空穴迁移率。对于pnp型BJT，应力层在垂直向中产生压缩应变，由此增加空穴迁移率，并在水平向中产生拉伸应变，由此增加电子迁移率。
通常地，应力层至少部分地埋入在底下的基极层中。固有基极(见图4B中421)通常是硅(Si)或硅锗(SiGe)。对于npn型BJT，应力层的晶格常数需要大于固有基极的晶格常数。例如，如果固有基极是硅，则应力层可以是其晶格常数大于固有基极的晶格常数的硅锗。例如，如果固有基极是硅锗(SiGe)，则应力层可以是具有较高Ge含量的、其晶格常数大于固有基极的晶格常数的SiGe。应力层在固有基极中产生垂直拉伸应变，增加固有基极中的电子迁移率。应力层在固有基极中产生水平压缩应变，增加固有基极中的空穴迁移率。
按照本发明，一种增加双极型器件内的电荷载流子迁移率的方法，包括以下步骤：在该器件中产生水平压缩应变，以增加该器件的固有基极中的空穴迁移率；在该器件中产生垂直拉伸应变，以增加该器件的固有基极中的电子迁移率。通过靠近该器件的固有基极形成应力层来产生该压缩应变和拉伸应变。该应力层临近该器件的发射极结构、至少部分地埋入在该器件的基极层中。
对于npn型双极型器件，应力层的晶格常数大于固有基极的晶格常数。该固有基极可以包括硅，其中在此情况下应力层包括硅锗(SiGe)。该固有基极可以包括硅锗(SiGe)，其中在此情况下应力层包括具有较高Ge含量的SiGe。
对于pnp型双极型器件，应力层的晶格常数小于固有基极的晶格常数。该固有基极可以包括硅，其中在此情况下应力层包括碳化硅(SiC)。该固有基极可以包括硅锗(SiGe)，其中在此情况下应力层包括选自于具有较低Ge含量的SiGe、硅、或碳化硅的材料。
附图说明
根据下面结合附图的说明，本发明的结构、操作和优点将变得更加清楚。附图旨在示意性的而不是限制性的。
为了使示例清楚，一些附图中的某些元件被省略或未按尺寸显示。剖面图可以是“片段”或“近视”剖面图的形式，为了使示例清楚，其省略了某些在“实际”剖面图中可见的背景线。
在下面的说明书附图中，经常采用参考标记和图例(符号、文本描述)来识别元件。如果提供了图例，则它们仅旨在用于帮助读者，而不应以任何方式作为限制性的说明。
通常，在各附图中可由类似的标记来标识类似的元件，其中典型情况是最后两位有效的阿拉伯数字可以相同，最高有效的阿拉伯数字作为附图的标记。
图1示意性给出了现有技术的BJT，一般性的双极型晶体管结构及其工作的一些基本原理，特别是电荷流；
图2A是按照现有技术的BJT的简化剖面图；
图2B和2C是按照本发明实施例的BJT的简化剖面图；
图3是一部分图2视图的放大图；
图4A至4J是按照本发明的用于制造BJT的步骤顺序的剖面图；
图5A是按照本发明的图4A至4J所示步骤形成的完整BJT的剖面图；
图5B是按照本发明可选实施例的图4A至4J所示步骤形成的完整BJT的剖面图；
图6示出了按照本发明的在BJT中横向应力的视图；
图7示出了按照本发明的在图6的BJT中的垂直应力的视图；
图8示出了按照本发明的在图6的BJT中的应力的曲线。
具体实施方式
在下面的说明中，说明了各种细节以便提供对于本发明的全面理解。本领域技术人员应当意识到，这些具体细节的变化是可能的，同时仍能够实现本发明的结果。但是，为了避免使本发明被不必要地模糊，可以不详细地说明熟知的处理步骤。
可以通过材料(例如二氧化硅)的正式和/或通用名称来引用它们，也可以通过它们的化学式来引用。关于化学式，数字以正常的字体存在而不是下标。例如，二氧化硅可简单地称之为“氧化物”，化学式为SiO2。例如，氮化硅(化学上表示为Si3N4，经常简写为“SiN”)可简单地称之为“氮化物”。
在下面的说明中，对于本发明示意性实施例可采用典型的尺寸来表示。该尺寸不应当被认为是限制。可包含它们用于提供比例的感觉。一般说来，它是各种元件之间的关系，各种元件定位的位置，它们的对比成分，以及有时是它们重要的相对尺寸。
图2A示出了形成在半导体衬底(没有具体给出)中的现有技术的BJT 200。BJT包括限定在浅沟隔离(STI)区之间的集电区202、设置在集电区202顶上的基极薄膜204和形成在基极层204上的发射极结构206。发射极结构206通常由多晶硅形成。间隔物形成在发射极结构两侧的任一侧。器件200是通过本领域技术人员公知的步骤(例如，接触形式等)完成的，因此不需要再详细说明。
BJT 200的元件的示意性尺寸是：
基极薄膜的厚度(图中的垂直向)为：10至50nm；
集电区的宽度(图中水平向，STI之间)为：100至200nm；
间隔物的宽度/厚度(图中水平向)为：10至50nm；
应力层的厚度(图中垂直向)为：10至50nm(如下所述，由于可以仅部分地埋入应力层，所以其能够具有与下面的基极薄膜相同的或甚至更大的厚度)；
发射极结构的整体高度为：100至200nm；
发射极的宽度为：100至200nm。
按照本发明，使用非固有的“应力层”制造双极型晶体管，用于增强固有基极中的电子和空穴的迁移率。应力层(其可以是SiGe)在器件中既产生拉伸应变也产生压缩应变。通常，应力层至少部分地埋在基极层底下，并具有与底下的基极层不同的晶格常数，由此在临近的且在其下面的区域中产生应力。具体的益处是形成在发射极下面的固有基极区中的拉伸和压缩应变，其分别提高了电子和空穴的迁移率。
图2B和2C示出了按照本发明的BJT 200的实施例。集电区202限定在两个STI区之间的衬底中，基极薄膜204设置在集电区的顶上，发射极结构206设置在基极薄膜的顶上，间隔物形成在发射极结构的侧面。这些元件的典型尺寸可以与BJT 200中的一样。
使用任何适当的刻蚀步骤在发射极结构的两侧(即，临近侧壁间隔物)的基极薄膜中形成凹部。凹部适宜地约为10至25nm深(图中垂直向)，横向延伸到集电区之外且在STI之上。由此基极薄膜的“变薄的”层具有大约25至45nm的厚度。
然后使用已知的工艺由外延生长的应力层填充该凹部。这包括过填充该凹部。由此形成的应力层具有大约10至100nm(基本上等于凹部的深度)的厚度。可以掺杂该应力层以连接发射极结构下的固有基极。
图2C所示的最终结构包括发射极多晶硅，并可以包括高掺杂的较低电阻的非固有基极。
图3示出了图2C的最终结构中的应变。SiGe层(“应力层”)在垂直方向产生拉伸应变，该方向平行于由图2D中垂直双箭头显示的电子流的方向(电子流由图1中的单箭头表示)。拉伸应变将增强电子迁移率并减少穿越时间，增加电流和跨导。应力层也产生垂直于电子流方向的压缩应变，电子流方向由图3中水平单箭头表示(如果在图3中显示的话，在发射极的左侧将具有另一个向内的点箭头)。压缩应变增强固有基极区中的空穴迁移率。
示意性实施例
图4A至4J示出了用于形成按照本发明BJT 400的示意性实施例的步骤的顺序。图5A示出了按照图4A至4J所示步骤形成的完成的BJT。图5B示出了按照图4A至4J所示步骤形成的完成的BJT的可选实施例。
如图4A所示，多个间隔分开的浅沟槽406a、406b、406c(统称406)形成在硅半导体材料的轻掺杂(n)的外延层404，该外延层404已经淀积在重掺杂(n+)单晶硅半导体的副集电极或衬底402上。浅沟槽隔离406填充有隔离氧化物408。使用已知的共形氧化物淀积和氧化物剖光步骤或其它的方法适当地形成浅沟槽隔离(STI)氧化物408，以使氧化物408的表面与外延层404的表面处于同一水平。在沟槽406b与406c之间的层404的最右边直立部分或平台410将最终形成贯穿衬底402的副集电极延伸区，其将是最终BJT的副集电极。
在沟槽406a与406b之间的层404的最左边直立部分或平台412将最终形成最终的BJT的集电极。
可优选地形成深沟槽隔离(没有显示)。可优选地形成CMOS层(没有显示)(例如，见美国专利No.6,448,124)。
在平台410和412的表面上以及隔离氧化物408上淀积刻蚀阻挡阻材料(优选地为二氧化硅)层416和多晶硅薄层(没有显示)。这组层为平台410提供了保护以避免稍后的处理。通过光刻技术限定对应于区域412且与STI 406交迭的区域，刻蚀薄多晶硅层，停止在薄刻蚀阻挡层416。然后优选地使用例如稀释的HF的湿法刻蚀工艺刻蚀层416，暴露出平台412的表面以及部分的相邻氧化物408。
接下来，如图4B所示，使用非选择性外延淀积技术在平台412的表面以及相邻氧化物408的暴露部分上淀积硅半导体材料层420。层420作为多晶材料淀积在氧化物408上，作为单晶材料(标记为421)淀积在平台412的表面上，并作为多晶硅淀积在416上残留的薄多晶硅层上。掺杂层420，使其在npn型双极器件中具有p型导电类型，在pnp型双极器件中具有n型导电类型。层420的部分421将形成BJT的基极。层420也可以包括硅锗(SiGe)合金，以便形成异质结的双极型晶体管(HBT)。层420/421在平台412(开口中)上以及层416和418上具有大约10至50nm的厚度。
可以使用任何已知的外延淀积技术来淀积层420(421)，该淀积技术在临近平台412的氧化物区域408上以及平台410上分别提供预期的多晶和单晶区域。优选的方法是使用低温外延(LTE)技术淀积层420/421。硼或磷可分别用作p型或n型导电类型的掺杂剂，并可以具有5×1018至5×1019cm-3的掺杂浓度。以此方式，在公知方式的淀积步骤期间，通过简单的引入适当的组分形成了硼或磷掺杂的硅或硅/锗的淀积层420/421。
在淀积层420/421之后，淀积氧化物层422和氮化物层424。可以半导体制造领域技术人员熟知的方式淀积这些层。可选择地使用公知的现有技术来热生长氧化物层422。氧化物层422具有大约10至20nm的典型厚度。氮化物层424具有大约100至200nm的典型厚度。
接下来，如图4C所示，使用光刻和刻蚀来图形化氮化物424，并停止在氧化物422上。然后去除氧化物422，留下发射极轴心结构426。发射极轴心426具有大约100至200nm的典型高度，大约100至200nm的典型宽度，并且大约位于平台412顶上的固有基极421的中心。发射极轴心426包括刻蚀的氮化物424(在此附图中显示为424′)和刻蚀的氧化物422(在此附图中显示为422′)。
接下来，如图4D所示，使用发射极轴心426作为掩膜通过RIE(反应离子刻蚀)或湿法刻蚀来刻蚀固有基极421。由此产生薄的固有基极421(在此附图中显示为421′)。其也产生变薄的硅层420(在此附图中显示为420′)。薄的SiGe层421′成为固有基极。
接下来，如图4E所示，外延生长应力层450。应力层显示为覆盖硅420的450以及覆盖SiGe 421′的451。应力层生长到至少达到氧化物422的高度，包括超过薄层421′的原始高度，在任一种情况中均被埋入。凹部尺寸大约为5至25nm。应力层厚度大约为5至50nm。对于npn型双极型器件，应力层的晶格常数大于固有基极的晶格常数。在此情况下，对于硅基极421′，应力层是硅锗(SiGe)，而对于SiGe层421′，应力层是具有更高锗含量的SiGe。另一方面，对于pnp型双极型器件，应力层的晶格常数小于固有基极421 ′的晶格常数。在此情况下，对于硅基极421′，应力层是碳化硅(SiC)，而对于SiGe层421′，应力层是具有更低锗含量的SiGe、或者硅、或者碳化硅。
接下来，如图4F所示，淀积并平坦化氧化物428。氧化物428具有与发射极轴心426的氮化物424相同的厚度(图中垂直向)。
接下来，如图4G所示，使用底层氧化物422′作为刻蚀阻挡，通过选择性刻蚀去除发射极轴心426的氮化物424，在氧化物428中产生“发射极”开口432。此步骤中，开口432向下延伸到氧化物422′。开口432具有与发射极轴心426的宽度相等的宽度(图中水平向)。氮化物间隔物434形成在开口432的侧壁上。间隔物434具有大约10至50nm的典型厚度(图中水平向)。由此在侧壁间隔物434之间产生具有大约100至200nm的典型宽度的发射极开口。
接下来，如图4H所示，刻蚀底层氧化物422′，在发射极开口432中暴露出基极层421 ′。然后淀积多晶硅。淀积(氮化物)硬掩膜436。使用光刻来图形化氮化物硬掩膜436并进行刻蚀。然后将氮化物硬掩膜436用于刻蚀多晶硅，产生图4H中所示的发射极结构430。T型发射极结构的垂直(直立)部分位于发射极开口432中。T型发射极结构的水平(横向)部分延伸在该氧化物428上。
接下来，如图4I所示，使用湿法刻蚀或RIE刻蚀工艺刻蚀位于发射极结构突出延伸(水平)部分下面的所有的氧化物428。残留的氧化物在图中显示为428′。如图4I所示，通过氧化物硬掩膜淀积、光刻和停止在氧化物层416上的基极多晶硅的RIE刻蚀，限定了非固有基极区域层420″/450′。稍后去除硬掩膜氧化物和氧化物层416，产生如图4I所示的晶体管结构。
接下来，如图4J所示，在全部的结构436、430、428′上形成氮化物侧壁间隔物438。如图4J所示，通过金属溅射淀积、反应和转变的已知工艺形成硅化物层。硅化物只形成在暴露的硅上。硅化物440a形成在位于发射极430左侧的SiGe/多晶硅450′/420″部分上。硅化物440b形成在位于发射极430右侧的SiGe/多晶硅450′/420″部分上。硅化物440c形成在平台410暴露出的硅上，但不形成在相邻平台410暴露出的氧化物408上。
在最后一组步骤中，如图5A所示，通过淀积氧化物电介质452并形成分别用于发射极、基极和集电极的接触454a、454b和454c，完成了BJT器件400的处理。
在可选实施例中，如图5B所示，在应力层顶上淀积额外的掺杂多晶硅层560，其成为凸出的非固有基极的一部分。在此情况下，通过增加多晶硅层560中的掺杂水平可进一步降低基极电阻，而不增加寄生的集电极-基极电容。更具体地，应变SiGe层的晶体区域减少了掺杂剂从多晶硅层560向集电极区412的扩散。相比于在Si中而言，降低的掺杂剂扩散在SiGe中产生较低的硼扩散系数。
仿真结果
图6至8示出了结合应力层的仿真效果。
图6示出了感兴趣的半个器件区域的剖面图。两个轴都是以微米显示距离。为了仿真效率，只显示了半个器件。应力层在基极薄膜的顶上。在该结构中显示了表示横向应力的等值应力线。在发射极层的垂直部分底下，横向应力是压缩的，在基极薄膜与发射极薄膜之间的界面附近具有最大的应力。在应力层底下，基极层应力是拉伸的，在表面附近也具有最大幅度。
图7显示了与图6相同的结构，而等值应力线表示垂直应力。两个轴都是以微米显示距离。在此，发射极薄膜底下的基极薄膜是垂直拉伸的应力，在表面附近具有最大幅度。
图8显示了在图6和7中所示的“eSiGe材料”表面下面10nm的“图示”位置处的应力图。水平轴是以微米表示的距离，垂直轴是以Mpa表示的应力(在此，例如0微米处Sxx大约是-375Mpa)。正的拉伸应变值表示拉伸，而负值表示压缩。埋入的SiGe的边缘(在图6和7中标记为eSiGe)位于0.14微米处，由图中垂直的虚线表示。
图6和7的两组分别表示横向应力(SXX)和垂直应力(SYY)，能够看出在该器件的固有部分中具有垂直拉伸应力和横向压缩应力。
这表示应力层具有在该器件的固有部分中产生垂直拉伸应力和横向压缩应力的特性。
已经主要关于n型(npn：npn)BJT说明了本发明。从上面阐述的教授内容可知，与本发明最有关联的本领域普通技术人员应当意识到，对于p型(pnp)BJT来讲，空穴和电子可以被颠倒(相互替换)，拉伸应力和压缩应力可以被颠倒，并且可以使用具有比固有基极晶格常数更低的晶格常数而不是更高的晶格常数的应力层。此外，如上所述，同样适用于较高(对于npn)和较低(对于pnp)的Ge含量。因此，因为与本发明相关，这些内容应当被视为等价物(处于解释权利要求覆盖范围的目的)。
尽管已经关于某种优选实施例或多种优选实施例显示并说明了本发明，但是对于本领域技术人员来说，在阅读并理解了本说明以及附图之后，可以实施某种等价的替换和修改。特别地，关于由上述部件(组件、器件、电路等)执行的各种功能，用于说明这些部件的术语(包括提及的“装置”)倾向于对应(除非以其它方式指出)任何执行所述部件的具体功能的部件(即，功能上等价)，即使结构上没有等价于执行此处本发明典型实施例所示功能的结构。此外，尽管已经关于几个实施例中的一个说明了本发明的具体特征，但是对于任何给定的或特别的应用，这样的特征可与其它实施例的一个或多个特征组合获得预期的优点。

Claims (6)

1.一种双极型器件，包括：
集电区；
设置在所述集电区顶上的基极层；
形成在所述基极层顶上的发射极结构；
临近所述发射极结构设置的且至少部分地埋入在所述基极层中的外延应力层，
在该器件的基极层中形成的固有基极上设置所述外延应力层，
对于npn型双极型器件，所述外延应力层的晶格常数大于固有基极的晶格常数；以及
对于pnp型双极型器件，所述外延应力层的晶格常数小于固有基极的晶格常数。
2.如权利要求1所述的双极型器件，其中：
所述固有基极包括硅，所述外延应力层包括选自于硅锗或碳化硅的材料。
3.如权利要求1所述的双极型器件，其中：
所述固有基极包括硅锗，所述外延应力层包括与所述固有基极的硅锗相比具有不同Ge含量的硅锗、硅或碳化硅的材料。
4.一种双极型器件，其中：
集电区；
设置在所述集电区顶上的基极层；
形成在所述基极层顶上的发射极结构；
临近所述发射极结构设置的且至少部分地埋入在所述基极层中的外延应力层；
在该器件的基极层中形成的固有基极上设置所述外延应力层，
对于npn型双极型器件，所述外延应力层在所述固有基极中产生垂直拉伸应变，以增加所述固有基极中的电子迁移率，并在所述固有基极中产生水平压缩应变，以增加所述固有基极中的空穴迁移率；以及
对于pnp型双极型器件，所述外延应力层在所述固有基极中产生垂直压缩应变，以增加所述固有基极中的空穴迁移率，并在所述固有基极中产生水平拉伸应变，以增加所述固有基极中的电子迁移率。
5.如权利要求4所述的双极型器件，其中：
所述固有基极包括硅，所述外延应力层包括选自于硅锗或碳化硅的材料。
6.如权利要求4所述的双极型器件，其中：
所述固有基极包括硅锗，所述外延应力层包括与所述固有基极的硅锗相比具有不同Ge含量的硅锗、硅或碳化硅的材料。
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7329941B2 (en) * 2004-07-20 2008-02-12 International Business Machines Corporation Creating increased mobility in a bipolar device
US7262484B2 (en) * 2005-05-09 2007-08-28 International Business Machines Corporation Structure and method for performance improvement in vertical bipolar transistors
US8407634B1 (en) * 2005-12-01 2013-03-26 Synopsys Inc. Analysis of stress impact on transistor performance
US7342293B2 (en) * 2005-12-05 2008-03-11 International Business Machines Corporation Bipolar junction transistors (BJTS) with second shallow trench isolation (STI) regions, and methods for forming same
JP2007250903A (ja) * 2006-03-16 2007-09-27 Matsushita Electric Ind Co Ltd ヘテロ接合バイポーラトランジスタおよびその製造方法
WO2007122698A1 (ja) * 2006-04-18 2007-11-01 Panasonic Corporation 超音波診断装置
US7888745B2 (en) * 2006-06-21 2011-02-15 International Business Machines Corporation Bipolar transistor with dual shallow trench isolation and low base resistance
US7772676B2 (en) * 2006-06-23 2010-08-10 Infineon Technologies Ag Strained semiconductor device and method of making same
JP2008041899A (ja) * 2006-08-04 2008-02-21 Toshiba Corp 半導体装置
KR100817403B1 (ko) * 2006-11-20 2008-03-27 전북대학교산학협력단 반도체 소자 구조 및 그 제조 방법
US7557010B2 (en) * 2007-02-12 2009-07-07 Agere Systems Inc. Method to improve writer leakage in a SiGe bipolar device
WO2008102451A1 (ja) * 2007-02-22 2008-08-28 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
US7964465B2 (en) * 2008-04-17 2011-06-21 International Business Machines Corporation Transistors having asymmetric strained source/drain portions
US7982269B2 (en) * 2008-04-17 2011-07-19 International Business Machines Corporation Transistors having asymmetric strained source/drain portions
EP2315238B1 (en) * 2009-10-26 2012-06-20 Nxp B.V. Heterojunction Bipolar Transistor
CN102082172B (zh) * 2009-11-26 2013-04-24 上海华虹Nec电子有限公司 应用锗硅工艺的多晶三极管及其制作方法
CN101866947A (zh) * 2010-05-12 2010-10-20 上海宏力半导体制造有限公司 硅锗异质结双极型晶体管
US20120313146A1 (en) 2011-06-08 2012-12-13 International Business Machines Corporation Transistor and method of forming the transistor so as to have reduced base resistance
US8603883B2 (en) * 2011-11-16 2013-12-10 International Business Machines Corporation Interface control in a bipolar junction transistor
US9817928B2 (en) 2012-08-31 2017-11-14 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
US9190346B2 (en) 2012-08-31 2015-11-17 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
CN103000674B (zh) * 2012-12-14 2017-04-12 复旦大学 一种晶体管及其制造方法
WO2014089813A1 (zh) * 2012-12-14 2014-06-19 复旦大学 一种晶体管及其制造方法
US9379018B2 (en) 2012-12-17 2016-06-28 Synopsys, Inc. Increasing Ion/Ioff ratio in FinFETs and nano-wires
US8847324B2 (en) 2012-12-17 2014-09-30 Synopsys, Inc. Increasing ION /IOFF ratio in FinFETs and nano-wires
US8975146B2 (en) * 2013-05-01 2015-03-10 International Business Machines Corporation Trench isolation structures and methods for bipolar junction transistors
CN104425577B (zh) * 2013-08-30 2017-08-08 上海华虹宏力半导体制造有限公司 自对准锗硅异质结双极型三极管器件及其制造方法
CN104900686B (zh) * 2014-03-03 2018-10-26 中芯国际集成电路制造(上海)有限公司 晶体管及其制造方法
US9608096B1 (en) 2015-10-02 2017-03-28 Globalfoundries Inc. Implementing stress in a bipolar junction transistor
US9825157B1 (en) * 2016-06-29 2017-11-21 Globalfoundries Inc. Heterojunction bipolar transistor with stress component
US10964796B2 (en) * 2017-02-08 2021-03-30 Globalfoundries U.S. Inc. Heterojunction bipolar transistors with stress material for improved mobility
US10847409B2 (en) * 2018-09-27 2020-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11145725B2 (en) * 2019-09-23 2021-10-12 Globalfoundries U.S. Inc. Heterojunction bipolar transistor
US11721722B2 (en) 2021-08-27 2023-08-08 Globalfoundries U.S. Inc. Bipolar junction transistors including a stress liner
US20230178638A1 (en) * 2021-12-06 2023-06-08 Globalfoundries Singapore Pte. Ltd. Bipolar transistors

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6465317B2 (en) * 2000-01-21 2002-10-15 Stmicroelectronics S.A. Process for producing a bipolar transistor with self-aligned emitter and extrinsic base
EP1403929A1 (en) * 2001-06-05 2004-03-31 Sony Corporation Semiconductor layer and forming method therefor, and semiconductor device and production method therefor
US20040092082A1 (en) * 2002-10-30 2004-05-13 Fujitsu Limited Semiconductor device fabrication method
CN1879221A (zh) * 2003-11-17 2006-12-13 英特尔公司 具有改进的非本征基极区的双极结晶体管以及制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766981B2 (ja) * 1987-03-26 1995-07-19 日本電気株式会社 赤外線センサ
JPH04179235A (ja) * 1990-11-14 1992-06-25 Toshiba Corp ヘテロ接合バイポーラトランジスタ
JP3085553B2 (ja) * 1991-11-20 2000-09-11 日本電信電話株式会社 半導体装置の表層構造
JPH06275814A (ja) * 1993-03-17 1994-09-30 Sankyo Seiki Mfg Co Ltd 半導体材料
JP3326427B2 (ja) * 1996-09-17 2002-09-24 松下電器産業株式会社 半導体装置及びその製造方法
US20030199153A1 (en) * 2000-01-27 2003-10-23 Kovacic Stephen J. Method of producing SI-GE base semiconductor devices
US6852602B2 (en) * 2001-01-31 2005-02-08 Matsushita Electric Industrial Co., Ltd. Semiconductor crystal film and method for preparation thereof
JP4569026B2 (ja) * 2001-03-30 2010-10-27 信越半導体株式会社 半導体基板及びその製造方法
JP2003151987A (ja) * 2001-11-19 2003-05-23 Mitsubishi Heavy Ind Ltd 半導体基板、及び、半導体基板の製造方法
US7101742B2 (en) * 2003-08-12 2006-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel complementary field-effect transistors and methods of manufacture

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6465317B2 (en) * 2000-01-21 2002-10-15 Stmicroelectronics S.A. Process for producing a bipolar transistor with self-aligned emitter and extrinsic base
EP1403929A1 (en) * 2001-06-05 2004-03-31 Sony Corporation Semiconductor layer and forming method therefor, and semiconductor device and production method therefor
US20040092082A1 (en) * 2002-10-30 2004-05-13 Fujitsu Limited Semiconductor device fabrication method
CN1879221A (zh) * 2003-11-17 2006-12-13 英特尔公司 具有改进的非本征基极区的双极结晶体管以及制造方法

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Publication number Publication date
CN1763968A (zh) 2006-04-26
JP2006074040A (ja) 2006-03-16
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JP5107512B2 (ja) 2012-12-26
TW200623392A (en) 2006-07-01

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