CN109920357A - 栅极驱动电路和方法、显示装置 - Google Patents

Abstract

本公开提供了一种栅极驱动电路和方法、显示装置，栅极驱动电路包括：多个第一栅极驱动单元，第i个第一栅极驱动单元被配置为在一帧的显示阶段向第i行栅极线输出第一栅极驱动信号；多个第二栅极驱动单元，第i个第二栅极驱动单元与第i行栅极线连接；多个第一控制模块，包括：第m个第一控制模块，被配置为根据第一控制信号和向第m行栅极线输出的第一栅极驱动信号，控制第m个第二栅极驱动单元在帧的场消隐阶段向第m行栅极线输出第二栅极驱动信号；和多个第二控制模块，第k个第二控制模块被配置为根据第二控制信号和向第k行栅极线输出的第一栅极驱动信号，控制第k个第二栅极驱动单元在场消隐阶段不向第k行栅极线输出第二栅极驱动信号。

Description

栅极驱动电路和方法、显示装置

技术领域

本公开涉及显示技术领域，尤其涉及一种栅极驱动电路和方法、显示装置。

背景技术

目前，栅极驱动电路中的各栅极驱动单元按顺序逐行依次向对应行栅极线输出栅极驱动信号。因此，在需要对像素进行补偿时，也是按顺序逐行对像素进行补偿。

发明内容

发明人发现，逐行对像素进行补偿时显示画面中会出现条纹，影响显示效果。

为了解决上述问题，本公开实施例提供了一种栅极驱动电路，能够在一帧的场消隐阶段随机向某一行栅极线输出栅极驱动信号。

根据本公开实施例的一方面，提供一种栅极驱动电路，包括：多个第一栅极驱动单元，其中，第i个第一栅极驱动单元被配置为在一帧的显示阶段向第i行栅极线输出第一栅极驱动信号，1≤i≤M，M为多个第一栅极驱动单元的数量；多个第二栅极驱动单元，其中，第i个第二栅极驱动单元与第i行栅极线连接；多个第一控制模块，其中：第m 个第一控制模块被配置为根据第一控制信号和向第m行栅极线输出的第一栅极驱动信号，控制第m个第二栅极驱动单元在所述帧的场消隐阶段向第m行栅极线输出第二栅极驱动信号，1≤m≤M；除第m个第一控制模块外的其他第一控制模块中的第n个第一控制模块被配置为根据所述第一控制信号和向第n行栅极线输出的第一栅极驱动信号，控制第n个第二栅极驱动单元在所述场消隐阶段不向第n行栅极线输出第二栅极驱动信号，1≤n≤M，n与m不同，且n和m的奇偶性相同；和多个第二控制模块，所述多个第二控制模块中的第k个第二控制模块被配置为根据第二控制信号和向第k行栅极线输出的第一栅极驱动信号，控制第k个第二栅极驱动单元在所述场消隐阶段不向第k行栅极线输出第二栅极驱动信号，1≤k≤M，且k和m的奇偶性相反。

在一些实施例中，所述第一控制信号包括第一控制子信号和第二控制子信号；第j个第一控制模块包括：第一晶体管，所述第一晶体管的第一电极连接至电源电压端；第二晶体管，所述第二晶体管的第一电极连接至所述第一晶体管的第二电极；和第三晶体管，所述第三晶体管的第一电极连接至所述第二晶体管的第二电极，所述第三晶体管的第二电极连接至第j个第二栅极驱动单元；其中，所述第一晶体管、所述第二晶体管和所述第三晶体管中的一个响应于向第j行栅极线输出的第一栅极驱动信号而导通；另外两个中的一个响应于所述第一控制子信号，在所述显示阶段中向第m行栅极线输出第一栅极驱动信号的时间段内导通，其他时间内截止；所述另外两个中的另一个响应于所述第二控制子信号，在所述显示阶段中向第m行栅极线输出第一栅极驱动信号的时间段内导通；其中，1≤j≤M，且j和m的奇偶性相同。

在一些实施例中，所述第二控制信号包括第三控制子信号和第四控制子信号；第k个第二控制模块包括：第四晶体管，所述第四晶体管的第一电极连接至电源电压端；第五晶体管，所述第五晶体管的第一电极连接至所述第四晶体管的第二电极；和第六晶体管，所述第六晶体管的第一电极连接至所述第五晶体管的第二电极，所述第六晶体管的第二电极连接至第k个第二栅极驱动单元；其中，所述第四晶体管、所述第五晶体管和所述第六晶体管中的一个响应于向第k行栅极线输出的第一栅极驱动信号而导通；另外两个中的一个响应于所述第三控制子信号，在所述显示阶段内截止；所述另外两个中的另一个响应于所述第四控制子信号，在所述显示阶段内截止或导通。

在一些实施例中，所述第一控制子信号和所述第四控制子信号互补，所述第二控制子信号和所述第三控制子信号互补。

在一些实施例中，第j个第一控制模块包括：第一晶体管，所述第一晶体管的第一电极连接至电源电压端；和第二晶体管，所述第二晶体管的第一电极连接至所述第一晶体管的第二电极，所述第二晶体管的第二电极连接至第j个第二栅极驱动单元；其中，所述第一晶体管和所述第二晶体管中的一个响应于向第j行栅极线输出的第一栅极驱动信号而导通；另一个响应于所述第一控制信号，在所述显示阶段中向第m行栅极线输出第一栅极驱动信号的时间段内导通，其他时间段内截止；其中，1≤j≤M，且j和m的奇偶性相同。

在一些实施例中，第k个第二控制模块包括：第三晶体管，所述第三晶体管的第一电极连接至电源电压端；和第四晶体管，所述第四晶体管的第一电极连接至所述第三晶体管的第二电极，所述第四晶体管的第二电极连接至第k个第二栅极驱动单元；其中，所述第三晶体管和所述第四晶体管中的一个响应于向第k行栅极线输出的第一栅极驱动信号而导通；另一个响应于所述第二控制信号，在所述显示阶段内截止。

在一些实施例中，第j个第一控制模块包括：第一晶体管，所述第一晶体管的第一电极被配置为接收向第j行栅极线输出的第一栅极驱动信号，所述第一晶体管的第二电极连接至第j个第二栅极驱动单元；其中，所述第一晶体管响应于所述第一控制信号，在所述显示阶段中向第 m行栅极线输出第一栅极驱动信号的时间段内导通，其他时间段内截止；其中，1≤j≤M，且j和m的奇偶性相同。

在一些实施例中，第k个第二控制模块包括：第二晶体管，所述第二晶体管的第一电极被配置为接收向第k行栅极线输出的第一栅极驱动信号，所述第二晶体管的第二电极连接至第k个第二栅极驱动单元；其中，所述第二晶体管响应于所述第二控制信号，在所述显示阶段内截止。

在一些实施例中，第m个第二栅极驱动单元包括：自举模块，被配置为在所述场消隐阶段内，在第一时钟信号的控制下将上拉节点的电位拉高，并通过输出端向第m行栅极线输出第二栅极驱动信号，所述上拉节点在所述显示阶段中向第m行栅极线输出第一栅极驱动信号的时间段内被充电；和复位模块，被配置为在所述场消隐阶段内，在第二时钟信号的控制下将所述上拉节点和所述输出端的电位拉低。

在一些实施例中，向相邻两行栅极线输出的第一栅极驱动信号在时序上交叠。

在一些实施例中，不同帧对应不同的m。

根据本公开实施例的另一方面，提供一种显示装置，包括：上述任意一个实施例所述的栅极驱动电路。

根据本公开实施例的另一方面，提供一种上述任意一个实施例所述的栅极驱动电路的驱动方法，包括：从1至M中随机选择一个数m；向每个第一控制模块施加第一控制信号，以控制第m个第二栅极驱动单元在所述场消隐阶段向第m行栅极线输出第二栅极驱动信号，并控制第n个第二栅极驱动单元在所述场消隐阶段不向第n行栅极线输出第二栅极驱动信号；和向每个第二控制模块施加第二控制信号，以控制第 k个第二栅极驱动单元在所述场消隐阶段不向第k行栅极线输出第二栅极驱动信号。

本公开实施例提供的栅极驱动电路中，可以随机控制任意一个第二栅极驱动单元在场消隐阶段向对应行栅极线输出第二栅极驱动信号，并控制其他第二栅极驱动单元在场消隐阶段向对应行栅极线均不输出第二栅极驱动信号。这使得在每一帧的场消隐阶段可以对随机的某一行像素进行补偿，而并非逐行对像素进行补偿，改善了显示效果。

通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征、方面及其优点将会变得清楚。

附图说明

附图构成本说明书的一部分，其描述了本公开的示例性实施例，并且连同说明书一起用于解释本公开的原理，在附图中：

图1是根据本公开一些实施例的栅极驱动电路的结构示意图；

图2A是根据本公开一些实现方式的第一控制模块的结构示意图；

图2B是根据本公开一些实现方式的第二控制模块的结构示意图；

图3A是根据本公开另一些实现方式的第一控制模块的结构示意图；

图3B是根据本公开另一些实现方式的第二控制模块的结构示意图；

图4A是根据本公开又一些实现方式的第一控制模块的结构示意图；

图4B是根据本公开又一些实现方式的第二控制模块的结构示意图；

图5是根据本公开一些实现方式的第二栅极驱动单元的结构示意图；

图6是第m个第二栅极驱动单元的信号时序图；

图7是根据本公开一些实现方式的栅极驱动电路的信号时序图；

图8是根据本公开另一些实现方式的栅极驱动电路的信号时序图；

图9是根据本公开一些实施例的栅极驱动电路的驱动方法的流程示意图。

应当明白，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。此外，相同或类似的参考标号表示相同或类似的构件。

具体实施方式

现在将参照附图来详细描述本公开的各种示例性实施例。对示例性实施例的描述仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。本公开可以以许多不同的形式实现，不限于这里所述的实施例。提供这些实施例是为了使本公开透彻且完整，并且向本领域技术人员充分表达本公开的范围。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置应被解释为仅仅是示例性的，而不是作为限制。

本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的部分。“包括”或者“包含”等类似的词语意指在该词前的要素涵盖在该词后列举的要素，并不排除也涵盖其他要素的可能。“上”、“下”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

在本公开中，当描述到特定部件位于第一部件和第二部件之间时，在该特定部件与第一部件或第二部件之间可以存在居间部件，也可以不存在居间部件。当描述到特定部件连接其它部件时，该特定部件可以与所述其它部件直接连接而不具有居间部件，也可以不与所述其它部件直接连接而具有居间部件。

本公开使用的所有术语(包括技术术语或者科学术语)与本公开所属领域的普通技术人员理解的含义相同，除非另外特别定义。还应当理解，在诸如通用字典中定义的术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应用理想化或极度形式化的意义来解释，除非这里明确地这样定义。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。

图1是根据本公开一些实施例的栅极驱动电路的结构示意图。

如图1所示，栅极驱动电路包括多个第一栅极驱动单元101、多个第二栅极驱动单元102、多个第一控制模块103和多个第二控制模块104。

每个第一栅极驱动单元101可以向对应行栅极线输出栅极驱动信号，以下称为第一栅极驱动信号。每个第二栅极驱动单元102可以向对应行栅极线输出栅极驱动信号，以下称为第二栅极驱动信号。

第i个第一栅极驱动单元101被配置为在一帧的显示阶段向第i行栅极线输出第一栅极驱动信号OUTi，1≤i≤M。这里，M为多个第一栅极驱动单元101的数量。应理解，M为大于或等于2的自然数。这里，一帧包括显示阶段和场消隐阶段。在下文的描述中，除非特别指出，否则，所提到的场消隐阶段和这里提到的显示阶段属于同一帧。

每个第一栅极驱动单元101被配置为在一帧的显示阶段向对应行栅极线输出第一栅极驱动信号。例如，第1个第一栅极驱动单元101被配置为在一帧的显示阶段向第1行栅极线输出第一栅极驱动信号OUT1，第2个第一栅极驱动单元101被配置为在一帧的显示阶段向第2行栅极线输出第二栅极驱动信号OUT2，以此类推，第M个第一栅极驱动单元101被配置为在一帧的显示阶段向第M行栅极线输出第二栅极驱动信号OUTM。

第i个第二栅极驱动单元102与第i行栅极线连接。即，每个第二栅极驱动单元102与对应行栅极线连接。例如，第1个第二栅极驱动单元102与第1行栅极线连接，第2个第二栅极驱动单元102与第2行栅极线连接，以此类推，第M个第二栅极驱动单元102与第M行栅极线连接。

多个第一控制模块103包括第m个第一控制模块103和除第m个第一控制模块103外的其他第一控制模块103。这里，1≤m≤M，即， m为1至M中随机的任意一个数。m可以为奇数，也可以为偶数。需要说明的是，图1以m为奇数为例示出了多个第一控制模块103。

第m个第一控制模块103被配置为根据第一控制信号C1和向第m 行栅极线输出的第一栅极驱动信号OUTm，控制第m个第二栅极驱动单元102在场消隐阶段向第m行栅极线输出第二栅极驱动信号。

除第m个第一控制模块103外的其他第一控制模块103中的第n 个第一控制模块103被配置为根据第一控制信号C1和向第n行栅极线输出的第一栅极驱动信号OUTn，控制第n个第二栅极驱动单元102在场消隐阶段不向第n行栅极线输出第二栅极驱动信号。这里，1≤n≤M， n与m不同，且n与m的奇偶性相同。例如，在m为1至M中的任意一个奇数的情况下，n为1至M中除m之外的其他奇数。在m为1 至M中的任意一个偶数的情况下，n为1至M中除m之外的其他偶数。

多个第二控制模块104中的第k个第二控制模块104被配置为根据第二控制信号C2和向第k行栅极线输出的第一栅极驱动信号OUTk，控制第k个第二栅极驱动单元102在场消隐阶段不向第k行栅极线输出第二栅极驱动信号。这里，1≤k≤M，且k和m的奇偶性相反。例如，在m为1至M中的任意一个奇数的情况下，k为1至M中的偶数；在 m为1至M中的任意一个偶数的情况下，k为1至M中的奇数。

也就是说，在第m个第一控制模块103的控制下，只有第m个第二栅极驱动单元102在场消隐阶段向第m行栅极线输出第二栅极驱动信号，而其他第二栅极驱动单元102在场消隐阶段均不向第m行栅极线输出第二栅极驱动信号。

上述实施例的栅极驱动电路中，可以随机控制任意一个第二栅极驱动单元在场消隐阶段向对应行栅极线输出第二栅极驱动信号，并控制其他第二栅极驱动单元在场消隐阶段向对应行栅极线均不输出第二栅极驱动信号。这使得在每一帧的场消隐阶段可以对随机的某一行像素进行补偿，而并非逐行对像素进行补偿，改善了显示效果。

在一些实施例中，不同帧可以对应不同的m。这使得在不同帧可以控制不同的第二栅极驱动单元102在场消隐阶段向对应行栅极线输出第二栅极驱动信号，从而在不同帧的场消隐阶段可以对不同行像素进行补偿，避免重复对某一行像素进行补偿，进一步改善了显示效果。

图1中的第一控制模块103和第二控制模块104可以通过不同的实现方式来实现，以下结合不同实施例进行详细介绍。

图2A是根据本公开一些实现方式的第一控制模块的结构示意图。

如图2A所示，第一控制信号C1包括第一控制子信号C11和第二控制子信号C12。第j个第一控制模块103包括第一晶体管T1、第二晶体管T2和第三晶体管T3。这里，1≤j≤M，且j和m的奇偶性相同。例如，在m为奇数的情况下，j为1至M中任意一个奇数；在m为偶数的情况下，j为1至M中任意一个偶数。

第一晶体管T1的第一电极连接至电源电压端VDD，第一晶体管 T1的第二电极连接至第二晶体管T2的第一电极。第二晶体管T2第二电极连接至第三晶体管T3的第一电极。第三晶体管T3的第二电极连接至第j个第二栅极驱动单元102，例如第j个第二栅极驱动单元102 的上拉节点PU。

在每个第一控制模块103中，第一晶体管T1、第二晶体管T2和第三晶体管T3中的一个响应于向第j行栅极线输出的第一栅极驱动信号 OUTj而导通，即，在显示阶段中向第j行栅极线输出第一栅极驱动信号OUTj的时间段内导通。另外两个中的一个响应于第一控制子信号 C11，在显示阶段中向第m行栅极线输出第一栅极驱动信号OUTm的时间段内导通，其他时间内截止。另外两个中的另一个响应于第二控制子信号C12，在显示阶段中向第m行栅极线输出第一栅极驱动信号OUTm的时间段内导通，其他时间内可以导通，也可以截止。

例如，如图2A所示，第一晶体管T1的控制电极被配置为接收向第j行栅极线输出的第一栅极驱动信号OUTj，第二晶体管T2的控制电极被配置为接收第一控制子信号C11，第三晶体管T3的控制电极被配置为接收第二控制子信号C12。第一晶体管T1响应于向第j行栅极线输出的第一栅极驱动信号OUTj而导通。第二晶体管T2响应于第一控制子信号C11，在显示阶段中向第m行栅极线输出第一栅极驱动信号OUTm的时间段内导通，其他时间内截止。第三晶体管T3响应于第二控制子信号C12，在显示阶段中向第m行栅极线输出第一栅极驱动信号OUTm的时间段内导通，其他时间内可以导通，也可以截止。

上述实现方式中，仅在显示阶段中向第m行栅极线输出第一栅极驱动信号的时间段内，第m个第一控制模块103中的三个晶体管T1、 T2和T3全部导通。因此，只有第m个第一控制模块103可以仅在显示阶段中向第m行栅极线输出第一栅极驱动信号的时间段内，将电源电压端VDD的电压输入至第m个第二栅极驱动单元102。其他第一控制模块103在整个显示阶段内均不能将电源电压端VDD的电压输入至对应的第二栅极驱动单元102。

图2B是根据本公开一些实现方式的第二控制模块的结构示意图。

如图2B所示，第二控制信号C2包括第三控制子信号C21和第四控制子信号C22。第k个第二控制模块104包括第四晶体管T4、第五晶体管T5和第六晶体管T6。

第四晶体管T4的第一电极连接至电源电压端VDD，第四晶体管 T4的第二电极连接至第五晶体管T5的第一电极。第五晶体管T5的第二电极连接至第六晶体管T6的第一电极。第六晶体管T6的第二电极连接至第k个第二栅极驱动单元102，例如第k个第二栅极驱动单元102 的上拉节点PU。

第四晶体管T4、第五晶体管T5和第六晶体管T6中的一个响应于向第k行栅极线输出的第一栅极驱动信号OUTk而导通，即，在显示阶段中向第k行栅极线输出第一栅极驱动信号OUTk的时间段内导通。另外两个中的一个响应于第三控制子信号C21，在显示阶段内截止。另外两个中的另一个响应于第四控制子信号C22，在显示阶段内截止或导通。

例如，如图2B所示，在每个第二控制模块104中，第四晶体管T4 的控制电极被配置为接收向第k行栅极线输出的第一栅极驱动信号 OUTk，第五晶体管T5的控制电极被配置为接收第三控制子信号C21，第六晶体管T6的控制电极被配置为接收第四控制子信号C22。第四晶体管T4响应于向第k行栅极线输出的第一栅极驱动信号OUTk而导通。第五晶体管T5响应于第三控制子信号C21，在显示阶段内截止。第六晶体管T6响应于第四控制子信号C22，在显示阶段内截止或导通。

上述实现方式中，在整个显示阶段内，任意一个第二控制模块104 中的三个晶体管T1、T2和T3均不能全部导通。因此，在整个显示阶段内，任意一个第二控制模块104均不能将电源电压端VDD的电压输入至对应的第二栅极驱动单元102。

在一些实施例中，第一控制子信号C11和第四控制子信号C22互补，第二控制子信号C12和第三控制子信号C21互补。

图3A是根据本公开另一些实现方式的第一控制模块的结构示意图。

如图3A所示，第j个第一控制模块103包括第一晶体管T1和第二晶体管T2。这里，1≤j≤M，且j和m的奇偶性相同。例如，在m 为奇数的情况下，j为1至M中任意一个奇数；在m为偶数的情况下， j为1至M中任意一个偶数。

第一晶体管T1的第一电极连接至电源电压端VDD，第一晶体管 T1的第二电极连接至第二晶体管T2的第一电极。第二晶体管T2的第二电极连接至第j个第二栅极驱动单元102。

在每个第一控制模块103中，第一晶体管T1和第二晶体管T2中的一个响应于向第j行栅极线输出的第一栅极驱动信号OUTj而导通。另一个响应于第一控制信号C1，在显示阶段中向第m行栅极线输出第一栅极驱动信号OUTm的时间段内导通，其他时间段内截止。

例如，如图3A所示，第一晶体管T1的控制电极被配置为接收向第j行栅极线输出的第一栅极驱动信号OUTj，第二晶体管T2的控制电极被配置为接收第一控制信号C1。第一晶体管T1响应于向第j行栅极线输出的第一栅极驱动信号OUTj而导通。第二晶体管T2响应于第一控制信号C1，在显示阶段中向第m行栅极线输出第一栅极驱动信号 OUTm的时间段内导通，其他时间段内截止。

上述实现方式中，仅在显示阶段中向第m行栅极线输出第一栅极驱动信号的时间段内，第m个第一控制模块103中的两个晶体管T1、和T2全部导通。因此，只有第m个第一控制模块103可以仅在显示阶段中向第m行栅极线输出第一栅极驱动信号的时间段内，将电源电压端VDD的电压输入至第m个第二栅极驱动单元102。其他第一控制模块103在整个显示阶段内均不能将电源电压端VDD的电压输入至对应的第二栅极驱动单元102。

图3B是根据本公开另一些实现方式的第二控制模块的结构示意图。

如图3B所示，第k个第二控制模块104包括第三晶体管T3和第四晶体管T4。

在每个第二控制模块104中，第三晶体管T3的第一电极连接至电源电压端VDD，第三晶体管T3的第二电极连接至第四晶体管T4的第一电极。第四晶体管T4的第二电极连接至第k个第二栅极驱动单元102。

第三晶体管T3和第四晶体管T4中的一个响应于向第k行栅极线输出的第一栅极驱动信号OUTk而导通。另一个响应于第二控制信号 C2，在显示阶段内截止。

如图3B所示，第三晶体管T3的控制电极被配置为接收向第k行栅极线输出的第一栅极驱动信号OUTk，第四晶体管T4的控制电极被配置为接收第二控制信号C2。第三晶体管T3响应于向第k行栅极线输出的第一栅极驱动信号OUTk而导通。第四晶体管T4响应于第二控制信号C2，在显示阶段内截止。

上述实现方式中，在整个显示阶段内，任意一个第二控制模块104 中的两个晶体管T1和T2均不能全部导通。因此，在整个显示阶段内，任意一个第二控制模块104均不能将电源电压端VDD的电压输入至对应的第二栅极驱动单元102。

图4A是根据本公开又一些实现方式的第一控制模块的结构示意图。

如图4A所示，第j个第一控制模块103包括第一晶体管T1。这里， 1≤j≤M，且j和m的奇偶性相同。例如，在m为奇数的情况下，j为 1至M中任意一个奇数；在m为偶数的情况下，j为1至M中任意一个偶数。

第一晶体管T1的控制电极被配置为接收第一控制信号C1，第一晶体管T1的第一电极被配置为接收向第j行栅极线输出的第一栅极驱动信号OUTj，第一晶体管T1的第二电极连接至第j个第二栅极驱动单元102。

第一晶体管T1响应于第一控制信号C1在显示阶段中向第m行栅极线输出第一栅极驱动信号OUTm的时间段内导通，其他时间段内截止。

上述实现方式中，仅在显示阶段中向第m行栅极线输出第一栅极驱动信号的时间段内，第m个第一控制模块103中的晶体管T1导通。因此，只有第m个第一控制模块103可以仅在显示阶段中向第m行栅极线输出第一栅极驱动信号的时间段内，将电源电压端VDD的电压输入至第m个第二栅极驱动单元102。其他第一控制模块103在整个显示阶段内均不能将电源电压端VDD的电压输入至对应的第二栅极驱动单元102。

图4B是根据本公开又一些实现方式的第二控制模块的结构示意图。

如图4B所示，第k个第二控制模块104包括第二晶体管T2。第二晶体管T2的控制电极被配置为接收第二控制信号C2，第二晶体管T2 的第一电极被配置为接收向第k行栅极线输出的第一栅极驱动信号 OUTk，第二晶体管T2的第二电极连接至第k个第二栅极驱动单元102。

第二晶体管T2响应于第二控制信号C2在显示阶段内截止。

上述实现方式中，在整个显示阶段内，任意一个第二控制模块104 中的晶体管T1均不能导通。因此，在整个显示阶段内，任意一个第二控制模块104均不能将电源电压端VDD的电压输入至对应的第二栅极驱动单元102。

图5是根据本公开一些实现方式的第二栅极驱动单元的结构示意图。为了便于理解，在图5中以图2A所示的第一控制模块103为例示出了第一控制模块103。应理解，这里的第一控制模块103还可以是图 4A或图3A所示的第一控制模块103。

下面结合图5，以第m个第二栅极驱动单元102为例进行介绍。这里，m可以为1至M中的任意一个数。

如图5所示，第m个第二栅极驱动单元102可以包括连接至上拉节点PU的自举模块112和复位模块122。

上拉节点PU在显示阶段中向第m行栅极线输出第一栅极驱动信号 OUTm的时间段内被充电。

例如，图2A、图3A或图4A所示的第一控制模块103可以按照上述方式在显示阶段中向第m行栅极线输出第一栅极驱动信号的时间段内，将电源电压端VDD的电压输入至第m个第二栅极驱动单元102的上拉节点PU，从而对上拉节点PU进行充电。

自举模块112被配置为在场消隐阶段内，在第一时钟信号端CLK1 的第一时钟信号的控制下将上拉节点PU的电位拉高，并通过输出端 Gout向第m行栅极线输出第二栅极驱动信号Gm。

复位模块122被配置为在场消隐阶段内，在第二时钟信号端CLK2 的第二时钟信号的控制下将上拉节点PU和输出端Gout的电位拉低。例如，将上拉节点PU的电位拉低至第一电压端LVGL的低电位，将输出端Gout的电位拉低至第二电压端VGL的低电位。在一些实施例中，第一电压端LVGL的电位低于第二电压端VGL的电位。

在一些实施例中，第m个第二栅极驱动单元102还可以包括输入模块132，被配置为在输入信号端INPUT的输入信号(例如，第m-1 个第二栅极驱动单元102输出的第二栅极驱动信号Gm-1)的控制下，对上拉节点PU进行充电。

在一些实施例中，第m个第二栅极驱动单元102还可以包括低电平维持模块142，被配置为将上拉节点PU的电位和输出端Gout的电位维持在低电位，例如，将上拉节点PU的电位维持在第一电压端LVGL 的低电位，将输出端Gout的电位维持在第二电压端VGL的低电位。例如，低电平维持模块142可以被配置为在上拉节点PU的电位被拉高的情况下，将第一下拉节点PD的电位拉低；在上拉节点PU的电位被拉低的情况下，将下拉节点PD的电位拉高；在下拉节点PD的电位被拉高的情况下，将上拉节点PU的电位拉低至第一电压端LVGL的低电位，将输出端Gout的电位拉低至第二电压端VGL的低电位。

在一些实施例中，第m个第二栅极驱动单元102还可以包括帧复位模块152，被配置为在每帧的显示阶段之前，在复位端T_RST的复位信号的控制下，将上拉节点PU和输出端Gout的电位拉低，以确保在每帧的显示阶段之前上拉节点PU和输出端Gout的电位处于低电位。

应理解，第一栅极驱动单元101也可以通过图5中的各模块来实现。还应理解，第一栅极驱动单元101和第二栅极驱动单元102的结构并不限于上述实现方式，例如，在某些实现方式中，图5所示结构中的一个或多个模块可以被省略，或者，额外的其他模块可以被添加到图5所示的结构中，在此不再赘述。

以下结合图5介绍自举模块112、复位模块122、输入模块132、低电平维持模块142和帧复位模块152的具体实现方式。本领域技术人员明白，第二栅极驱动单元102中各模块的具体实现方式并非必然全部按照图5所示的具体实现方式来实现。

参见图5，输入模块132可以包括晶体管M1。晶体管M1的栅极被配置为接收来自信号输入端INPUT的输入信号，晶体管M1的第一电极连接至信号输入端INPUT，晶体管M1的第二电极连接至上拉节点PU。

复位模块122可以包括晶体管M2。晶体管M2的栅极被配置为接收来自第二时钟信号端CLK2的第二时钟信号，晶体管M2的第一电极连接至上拉节点PU，晶体管M2的第二电极连接至第一电压端LVGL。

低电平维持模块142可以包括晶体管M3、晶体管M4、晶体管M5、晶体管M6、晶体管M7和晶体管M8。晶体管M3的栅极连接至下拉节点PD，晶体管M3的第一电极连接至上拉节点PU，晶体管M3的第二电极连接至第一电压端LVGL。晶体管M4的栅极和第一电极连接至第三电压端VDA，晶体管M4的第二电极连接至下拉节点PD。晶体管 M5的栅极连接至上拉节点PU，晶体管M5的第一电极连接至下拉节点PD，晶体管M5的第二电极连接至第一电压端LVGL。晶体管M6 的栅极和第一电极连接至第四电压端VDB，晶体管M6的第二电极连接至下拉节点PD。晶体管M7的栅极连接至上拉节点PU，晶体管M7 的第一电极连接至下拉节点PD，晶体管M7的第二电极连接至第一电压端LVGL。晶体管M8的栅极连接至下拉节点PD，晶体管M8的第一电极连接至输出端Gout，晶体管M8的第二电极连接至第二电压端 VGL。

在一些实施例中，可以通过控制第三电压端VDA和第四电压端VDB的电位来控制晶体管M4和控制晶体管M6中的一个工作，另一个不工作。例如，第三电压端VDA和第四电压端VDB的电位可以相反。在一些实施例中，可以每隔预定时间(例如一帧的时间)改变第三电压端VDA和第四电压端VDB的电位，以实现晶体管M4和晶体管 M6工作状态的切换。这样的方式增加减小晶体管M4和晶体管M6的寿命。

应理解，在某些实现方式中，低电平维持模块142也可以不包括晶体管M6和晶体管M7。

自举模块112可以包括晶体管M9和电容C。晶体管M9的栅极连接至上拉节点PU，晶体管M9的第一电极被配置为接收来自第一时钟信号端CLK1的第一时钟信号，晶体管M9的第二电极连接至输出端 Gout。电容C的第一端连接至上拉节点PU，电容C的第二端连接至输出端Gout。

帧复位模块152可以包括晶体管M10。晶体管M10的栅极被配置为接收来自复位端T_RST的复位信号，晶体管M10的第一电极连接至上拉节点PU，晶体管M10的第二电极连接至第一电压端LVGL。

图6是第m个第二栅极驱动单元102的信号时序图。以下结合图5 和图6介绍第m个第二栅极驱动单元102的工作过程。

如图6所示，第m个第二栅极驱动单元102的工作过程包括4个阶段，t1阶段和t2阶段属于一帧的显示阶段，t3阶段和t4阶段属于该帧的场消隐阶段。在t1阶段，第一晶体管T1、第二晶体管T2和第三晶体管T3均导通。在其他阶段，第一晶体管T1、第二晶体管T2和第三晶体管T3均截止。

在显示阶段的t1阶段，第一时钟信号端CLK1的第一时钟信号为低电平，第二时钟信号端CLK2的第二时钟信号和复位端T_RST的复位信号为低电平，VDA为高电平，VDB为低电平。这种情况下，电源电压VDD被输入至上拉节点PU，上拉节点PU的电位被拉高，从而使得晶体管M5和晶体管M7导通。另外，晶体管M4导通，将下拉节点 PD的电位拉低至第一电压端LVGL的低电位。

在显示阶段的t2阶段，上拉节点PU的电位保持在高电位。

在场消隐阶段的t3阶段，第一时钟信号端CLK1的时钟信号变为高电平。这种情况下，在电容C的作用下，上拉节点PU的电位被进一步拉高，晶体管M9导通，输出端Gout输出高电平的第二栅极驱动信号Gm。

在场消隐阶段的t4阶段，第二时钟信号端CLK2的第二时钟信号变为高电平，晶体管M2导通，从而将上拉节点PU的电位拉低至第一电压端LVGL的低电位。在上拉节点PU的电位被拉低的情况下，晶体管M5和晶体管M7截止，从而将下拉节点PD的电位拉高至第三电压端VDA的高电位。晶体管M3和晶体管M9在下拉节点PD的电位被拉高的情况下导通，从而将上拉节点PU的电位拉低至第一电压端 LVGL的低电位，将输出端Gout的电位拉低至第二电压端VGL的低电位。

针对图2A、图3A和图4A所示的第一控制模块103、以及图2B、图3B和图4B所示的第二控制模块104，可以施加不同的第一控制信号 C1和第二控制信号C2，下面结合图7和图8进行介绍。

在下面的描述中，假设图2A、图2B、图3A、图3B、图4A和图 4B中的晶体管T1、T2、T3、T4、T5和T6均为NMOS (N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体)晶体管。应理解，在其他的实施例中，这些晶体管也可以是PMOS (P-Metal-Oxide-Semiconductor，P型金属-氧化物-半导体)晶体管。

图7是根据本公开一些实现方式的栅极驱动电路的信号时序图。该实现方式适于图2A所示的第一控制模块103和图2B所示的第二控制模块104。

该实现方式中，第一控制信号C1包括第一控制子信号C11和第二控制子信号C12，第二控制信号C2包括第三控制子信号C21和第四控制子信号C22。第一控制子信号C11和第四控制子信号C22互补，第二控制子信号C12和第三控制子信号C21互补。这里，图7仅示出了第一控制子信号C11和第三控制子信号C21。

在图7中，与偶数行(例如第2m行)栅极线连接的第二栅极驱动单元的第一时钟信号端CLK1的信号为CLK1，第二时钟信号端CLK2 的信号为CLK2。与奇数行(例如第2m-1行)栅极线连接的第二栅极驱动单元的第一时钟信号端CLK1的信号为CLK3，第二时钟信号端CLK2的信号为CLK4。

在每一帧的显示阶段，多个第一栅极驱动单元101按照时间先后顺序逐行依次向对应行栅极线输出第一栅极驱动信号，例如OUT1、OUT2、 OUT3…OUT2m-1、OUT2m和OUT2m+1。

在一些实施例中，向相邻两行(例如，第2m-1行和第2m行)栅极线输出的第一栅极驱动信号在时序上交叠。例如，第一栅极驱动信号 OUT2m-1的开始时间早于第一栅极驱动信号OUT2m的开始时间，第一栅极驱动信号OUT2m-1的结束时间介于第一栅极驱动信号OUT2m 的开始时间与结束时间之间。

在另一些实施例中，向相邻两行栅极线输出的第一栅极驱动信号在时序上可以不交叠。例如，第一栅极驱动信号OUT2m-1的结束时间早于或等于第一栅极驱动信号OUT2m的开始时间。

在某些实施例中，向相邻奇数行栅极线输出的第一栅极驱动信号在时序上不交叠，向相邻偶数行栅极线输出的第一栅极驱动信号在时序上也不交叠。例如，向第2m-1行和向第2m+1行栅极线输出的第一栅极驱动信号在时序上不交叠，向第2m-2行和向第2m行栅极线输出的第一栅极驱动信号在时序上不交叠。

下面分别说明在第一帧期间和第二帧期间各信号的时序情况。

在第一帧期间，第一控制子信号C11仅在第一帧的显示阶段中向第2m行栅极线输出第一栅极驱动信号G2m的时间段内为高电平信号，其他时间内均为低电平。第四控制子信号C22与第一控制子信号C11互补，故第四控制子信号C22仅在第一帧的显示阶段中向第2m行栅极线输出第一栅极驱动信号G2m的时间段内为低电平信号，其他时间内均为高电平。第三控制子信号C21在第一帧的显示阶段内均为低电平。第二控制子信号C12与第三控制子信号C21互补，故第二控制子信号 C12在第一帧的显示阶段内均为高电平。

可见，第一帧的第一控制子信号C11和第三控制子信号C21可以仅控制第2m个第一控制模块103在第一帧的显示阶段中向第2m行栅极线输出第一栅极驱动信号的时间段内，将电源电压端VDD的电压输入至第2m个第二栅极驱动单元102。而其他第一控制模块103和全部的第二控制模块104在第一帧的整个显示阶段内均不会将电源电压端 VDD的电压输入至对应的第二栅极驱动单元102。因此，在第一帧的场消隐阶段，只有第2m个第二栅极驱动单元102向第2m行栅极线输出第二栅极驱动信号G2m。

在第二帧期间，第一控制子信号C11仅在第二帧的显示阶段中向第 2m-1行栅极线输出第一栅极驱动信号G2m-1的时间段内为高电平信号，其他时间内均为低电平。第四控制子信号C22与第一控制子信号C11 互补，故第四控制子信号C22仅在第二帧的显示阶段中向第2m-1行栅极线输出第一栅极驱动信号G2m-1的时间段内为低电平信号，其他时间内均为高电平。第三控制子信号C21在第二帧的显示阶段内均为低电平。第二控制子信号C12与第三控制子信号C21互补，故第二控制子信号C12在第二帧的显示阶段内均为高电平。

可见，第二帧的第一控制子信号C11和第三控制子信号C21可以仅控制第2m-1个第一控制模块103在第二帧的显示阶段中向第2m-1 行栅极线输出第一栅极驱动信号的时间段内，将电源电压端VDD的电压输入至第2m-1个第二栅极驱动单元102。而其他第一控制模块103 和全部的第二控制模块104在第二帧的整个显示阶段内均不会将电源电压端VDD的电压输入至对应的第二栅极驱动单元102。因此，在第二帧的场消隐阶段，只有第2m-1个第二栅极驱动单元102向第2m-1 行栅极线输出第二栅极驱动信号G2m-1。

需要说明的是，在图7中，栅极驱动电路在一帧期间向对应行栅极线输出的栅极驱动信号被示出为包括显示阶段输出的第一栅极驱动信号和场消隐阶段输出的第二栅极驱动信号。例如，栅极驱动电路在第一帧期间向第2m行栅极线输出的栅极驱动信号GOUT2m包括显示阶段输出的第一栅极驱动信号OUT2m和场消隐阶段输出的第二栅极驱动信号G2m。栅极驱动电路在第二帧期间向第2m-1行栅极线输出的栅极驱动信号GOUT2m-1包括显示阶段输出的第一栅极驱动信号 OUT2m-1和场消隐阶段输出的第二栅极驱动信号G2m-1。

还需要说明的是，虽然图7示出的第一控制子信号C11在显示阶段中向第2m行栅极线输出第一栅极驱动信号G2m的时间段的全部时间内为高电平信号，但这并非是限制性的。例如，第一控制子信号C11 可以在显示阶段中向第2m行栅极线输出第一栅极驱动信号G2m的时间段的一部分时间内为高电平信号。即，第一控制子信号C11的上升沿不早于第一栅极驱动信号G2m的上升沿，第一控制子信号C11的下降沿不晚于第一栅极驱动信号G2m的下降沿。

图8是根据本公开另一些实现方式的栅极驱动电路的信号时序图。该实现方式适于图3A和图3B所示的第一控制模块103、以及图4B和图4B所示的第二控制模块104。

在图8中，与偶数行(例如第2m行)栅极线连接的第二栅极驱动单元的第一时钟信号端CLK1的信号为CLK1，第二时钟信号端CLK2 的信号为CLK2。与奇数行(例如第2m-1行)栅极线连接的第二栅极驱动单元的第一时钟信号端CLK1的信号为CLK3，第二时钟信号端CLK2的信号为CLK4。

下面分别说明在第一帧期间和第二帧期间各信号的时序情况。

在第一帧期间，第一控制信号C1仅在第一帧的显示阶段中向第2m 行栅极线输出第一栅极驱动信号G2m的时间段内为高电平信号，其他时间内均为低电平。第二控制子信号C2在第一帧的显示阶段内均为低电平。

可见，第一帧的第一控制信号C1和第二控制信号C2可以仅控制第2m个第一控制模块103在第一帧的显示阶段中向第2m行栅极线输出第一栅极驱动信号的时间段内，将电源电压端VDD的电压输入至第 2m个第二栅极驱动单元102。而其他第一控制模块103和全部的第二控制模块104在第一帧的整个显示阶段内均不会将电源电压端VDD的电压输入至对应的第二栅极驱动单元102。因此，在第一帧的场消隐阶段，只有第2m个第二栅极驱动单元102向第2m行栅极线输出第二栅极驱动信号G2m。

在第二帧期间，第一控制信号C1仅在第二帧的显示阶段中向第 2m-1行栅极线输出第一栅极驱动信号G2m-1的时间段内为高电平信号，其他时间内均为低电平。第二控制子信号C2在第二帧的显示阶段内均为低电平。

可见，第二帧的第一控制信号C1和第二控制信号C2可以仅控制第2m-1个第一控制模块103在第二帧的显示阶段中向第2m-1行栅极线输出第一栅极驱动信号的时间段内，将电源电压端VDD的电压输入至第2m-1个第二栅极驱动单元102。而其他第一控制模块103和全部的第二控制模块104在第二帧的整个显示阶段内均不会将电源电压端 VDD的电压输入至对应的第二栅极驱动单元102。因此，在第二帧的场消隐阶段，只有第2m-1个第二栅极驱动单元102向第2m-1行栅极线输出第二栅极驱动信号G2m-1。

由图7和图8可以看出，通过施加相应的第一控制信号C1和第二控制信号C2，可以使得任意一个第二栅极驱动单元在一帧的场消隐阶段内向对应行栅极线输出第二栅极驱动信号。在一些实施例中，在不同帧的场消隐阶段内，可以使得不同的第二栅极驱动单元向对应行栅极线输出第二栅极驱动信号。

另外，在每一帧的显示阶段之前，可以将复位端T_RST的复位信号调整为高电平，以对每个第二栅极驱动单元进行复位。

本公开还提供了一种显示装置，显示装置可以包括上述任意一个实施例的栅极驱动电路。在一些实施例中，显示装置例如可以是显示面板、移动终端、电视机、显示器、笔记本电脑、数码相框、导航仪、电子纸等任何具有显示功能的产品或部件。

本公开还提供了一种如前述任意一个实施例的栅极驱动电路的驱动方法。

图9是根据本公开一些实施例的栅极驱动电路的驱动方法的流程示意图。

在步骤902，从1至M中随机选择一个数m。m可以为奇数，也可以为偶数。

例如，可以根据计数器输出的信号来确定m的取值。假设计数器可以输出信号1和信号2，在计数器输出信号1的情况下，随机选择的 m为奇数。在计数器输出信号2的情况下，随机选择的m为偶数。

在步骤904，向每个第一控制模块施加第一控制信号，以控制第m 个第二栅极驱动单元在场消隐阶段向第m行栅极线输出第二栅极驱动信号，并控制第n个第二栅极驱动单元在场消隐阶段不向第n行栅极线输出第二栅极驱动信号。

在m为奇数的情况下，n为1至M中除m之外的其他奇数；在m 为偶数的情况下，n为1至M中除m之外的其他偶数。第一控制信号可以根据m的取值来确定。

在步骤906，向每个第二控制模块施加第二控制信号，以控制第k 个第二栅极驱动单元在场消隐阶段不向第k行栅极线输出第二栅极驱动信号。

在m为奇数的情况下，k为1至M中的偶数；在m为偶数的情况下，k为1至M中的奇数。第二控制信号可以根据m的取值来确定。

上述实施例中，可以随机控制任意一个第二栅极驱动单元在场消隐阶段向对应行栅极线输出第二栅极驱动信号，并控制其他第二栅极驱动单元在场消隐阶段向对应行栅极线均不输出第二栅极驱动信号。这使得在每一帧的场消隐阶段可以对随机的某一行像素进行补偿，而并非逐行对像素进行补偿，改善了显示效果。

在一些实施例中，上述驱动方法还可以包括：控制多个第一栅极驱动单元中的第i个第一栅极驱动单元在一帧的显示阶段向第i行栅极线输出第一栅极驱动信号。例如，可以通过控制施加到多个第一栅极驱动单元的输入信号、第一时钟信号、第二时钟信号和复位信号，可以控制多个第一栅极驱动单元中的第1至第M个第一栅极驱动单元在一帧的显示阶段向对应行栅极线依次输出第一栅极驱动信号。

至此，已经详细描述了本公开的各实施例。为了避免遮蔽本公开的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。

虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。本领域的技术人员应该理解，可在不脱离本公开的范围和精神的情况下，对以上实施例进行修改或者对部分技术特征进行等同替换。本公开的范围由所附权利要求来限定。

Claims (13)

1.一种栅极驱动电路，包括：

多个第一栅极驱动单元，其中，第i个第一栅极驱动单元被配置为在一帧的显示阶段向第i行栅极线输出第一栅极驱动信号，1≤i≤M，M为多个第一栅极驱动单元的数量；

多个第二栅极驱动单元，其中，第i个第二栅极驱动单元与第i行栅极线连接；

多个第一控制模块，其中：

第m个第一控制模块被配置为根据第一控制信号和向第m行栅极线输出的第一栅极驱动信号，控制第m个第二栅极驱动单元在所述帧的场消隐阶段向第m行栅极线输出第二栅极驱动信号，1≤m≤M；

除第m个第一控制模块外的其他第一控制模块中的第n个第一控制模块被配置为根据所述第一控制信号和向第n行栅极线输出的第一栅极驱动信号，控制第n个第二栅极驱动单元在所述场消隐阶段不向第n行栅极线输出第二栅极驱动信号，1≤n≤M，n与m不同，且n和m的奇偶性相同；和

多个第二控制模块，所述多个第二控制模块中的第k个第二控制模块被配置为根据第二控制信号和向第k行栅极线输出的第一栅极驱动信号，控制第k个第二栅极驱动单元在所述场消隐阶段不向第k行栅极线输出第二栅极驱动信号，1≤k≤M，且k和m的奇偶性相反。

2.根据权利要求1所述的栅极驱动电路，其中，所述第一控制信号包括第一控制子信号和第二控制子信号；

第j个第一控制模块包括：

第一晶体管，所述第一晶体管的第一电极连接至电源电压端；

第二晶体管，所述第二晶体管的第一电极连接至所述第一晶体管的第二电极；和

第三晶体管，所述第三晶体管的第一电极连接至所述第二晶体管的第二电极，所述第三晶体管的第二电极连接至第j个第二栅极驱动单元；

其中，所述第一晶体管、所述第二晶体管和所述第三晶体管中的一个响应于向第j行栅极线输出的第一栅极驱动信号而导通；另外两个中的一个响应于所述第一控制子信号，在所述显示阶段中向第m行栅极线输出第一栅极驱动信号的时间段内导通，其他时间内截止；所述另外两个中的另一个响应于所述第二控制子信号，在所述显示阶段中向第m行栅极线输出第一栅极驱动信号的时间段内导通；

其中，1≤j≤M，且j和m的奇偶性相同。

3.根据权利要求2所述的栅极驱动电路，其中，所述第二控制信号包括第三控制子信号和第四控制子信号；

第k个第二控制模块包括：

第四晶体管，所述第四晶体管的第一电极连接至电源电压端；

第五晶体管，所述第五晶体管的第一电极连接至所述第四晶体管的第二电极；和

第六晶体管，所述第六晶体管的第一电极连接至所述第五晶体管的第二电极，所述第六晶体管的第二电极连接至第k个第二栅极驱动单元；

其中，所述第四晶体管、所述第五晶体管和所述第六晶体管中的一个响应于向第k行栅极线输出的第一栅极驱动信号而导通；另外两个中的一个响应于所述第三控制子信号，在所述显示阶段内截止；所述另外两个中的另一个响应于所述第四控制子信号，在所述显示阶段内截止或导通。

4.根据权利要求3所述的栅极驱动电路，其中，所述第一控制子信号和所述第四控制子信号互补，所述第二控制子信号和所述第三控制子信号互补。

5.根据权利要求1所述的栅极驱动电路，其中，第j个第一控制模块包括：

第一晶体管，所述第一晶体管的第一电极连接至电源电压端；和

第二晶体管，所述第二晶体管的第一电极连接至所述第一晶体管的第二电极，所述第二晶体管的第二电极连接至第j个第二栅极驱动单元；

其中，所述第一晶体管和所述第二晶体管中的一个响应于向第j行栅极线输出的第一栅极驱动信号而导通；另一个响应于所述第一控制信号，在所述显示阶段中向第m行栅极线输出第一栅极驱动信号的时间段内导通，其他时间段内截止；

其中，1≤j≤M，且j和m的奇偶性相同。

6.根据权利要求1或5所述的栅极驱动电路，其中，第k个第二控制模块包括：

第三晶体管，所述第三晶体管的第一电极连接至电源电压端；和

第四晶体管，所述第四晶体管的第一电极连接至所述第三晶体管的第二电极，所述第四晶体管的第二电极连接至第k个第二栅极驱动单元；

其中，所述第三晶体管和所述第四晶体管中的一个响应于向第k行栅极线输出的第一栅极驱动信号而导通；另一个响应于所述第二控制信号，在所述显示阶段内截止。

7.根据权利要求1所述的栅极驱动电路，其中，第j个第一控制模块包括：

第一晶体管，所述第一晶体管的第一电极被配置为接收向第j行栅极线输出的第一栅极驱动信号，所述第一晶体管的第二电极连接至第j个第二栅极驱动单元；

其中，所述第一晶体管响应于所述第一控制信号，在所述显示阶段中向第m行栅极线输出第一栅极驱动信号的时间段内导通，其他时间段内截止；

其中，1≤j≤M，且j和m的奇偶性相同。

8.根据权利要求1或7所述的栅极驱动电路，其中，第k个第二控制模块包括：

第二晶体管，所述第二晶体管的第一电极被配置为接收向第k行栅极线输出的第一栅极驱动信号，所述第二晶体管的第二电极连接至第k个第二栅极驱动单元；

其中，所述第二晶体管响应于所述第二控制信号，在所述显示阶段内截止。

9.根据权利要求1所述的栅极驱动电路，其中，第m个第二栅极驱动单元包括：

自举模块，被配置为在所述场消隐阶段内，在第一时钟信号的控制下将上拉节点的电位拉高，并通过输出端向第m行栅极线输出第二栅极驱动信号，其中，所述上拉节点在所述显示阶段中向第m行栅极线输出第一栅极驱动信号的时间段内被充电；和

复位模块，被配置为在所述场消隐阶段内，在第二时钟信号的控制下将所述上拉节点和所述输出端的电位拉低。

10.根据权利要求1所述的栅极驱动电路，其中，向相邻两行栅极线输出的第一栅极驱动信号在时序上交叠。

11.根据权利要求1所述的栅极驱动电路，其中，不同帧对应不同的m。

12.一种显示装置，包括：如权利要求1-11任意一项所述的栅极驱动电路。

13.一种如权利要求1-11任意一项所述的栅极驱动电路的驱动方法，包括：

从1至M中随机选择一个数m；

向每个第一控制模块施加第一控制信号，以控制第m个第二栅极驱动单元在所述场消隐阶段向第m行栅极线输出第二栅极驱动信号，并控制第n个第二栅极驱动单元在所述场消隐阶段不向第n行栅极线输出第二栅极驱动信号；和

向每个第二控制模块施加第二控制信号，以控制第k个第二栅极驱动单元在所述场消隐阶段不向第k行栅极线输出第二栅极驱动信号。