CN1099081C - 信息处理装置 - Google Patents

Abstract

本发明涉及一种信息处理装置，特别是具有演算处理装置、可与该演算处理装置插脱连接的外部存储装置，及可分担数据处理功能之构造；由演算处理装置及外部存储装置分担经编码压缩之数据的解码功能；更具有可处理存储于该外部存储装置之数据的处理装置，该处理装置具有：设于该外部存储装置之第1处理装置，及设于演算处理装置之第2处理装置，以分担数据处理功能之构造。

Description

信息处理装置

本发明涉及一种信息处理装置，特别是具有演算处理装置，及可与该演算处理装置插脱连接的外部存储装置，进而是关于具有可分担数据处理功能之构造的信息处理装置。

利用演算处理装置及可与该演算处理装置插脱连接的外部存储装置所构成的信息处理装置，由演算处理装置执行存储于外部存储装置之程式的系统，已有各种提案。

作为此种信息处理装置系统之一例，有例如使用计算机之游戏装置。此种游戏装置之构成是，将内藏有ROM卡盒、ROM卡片、CD-ROM、磁盘(FD)等的存储介质的外部存储装置，可插脱地连接于内藏有计算机(CPU)的游戏装置主体。

而且，读出存储于外部存储装置之数据，且在游戏装置主体内演算处理，并将游戏程式之内容显示于显像管(CRT)或液晶等的显示装置，而进行游戏。

于此，外部存储装置因卡盒之包装尺寸、规格、价格等理由，被限制于受存储介质限定之存储容量。因此，为了可将大量的数据存储于受限之存储介质内，目前采用将数据编码化后加以存储的数据压缩方法。

因此，从外部存储装置读出数据，且为了可利用主体装置的CPU执行程式演算处理，应将编码化且经压缩的数据解码处理，还原为原来的数据。

该数据解码处理的方法有：利用程执行的方法，或利用专用的解码用半导体芯片执行的方法。

利用程式执行解码处理时，不需特别之硬件。且有为了压缩数据之编码化方法之自由度较大的优点。然而，却有解码速度慢、占用主体装置之CPU之处理的缺点。

另外，利用解码用的专用半导体芯片执行解码处理时，解码速度快，故占用主本体装置之CPU的缺点较少。特别是解码影像数据时，因处理复杂，且要求高速处理，故利用专用之处理用半导体芯片来执行较有利。

现有技术之该场合，上述专用的解码处理用半导体芯片，因不便宜，故对于复数之可插脱交换之外部数据装置应予共用化，且一般仅置于演算处理用之装置主体。

另外，ROM卡盒、ROM卡片、CD-ROM、FD等存储介质，若复制存储数据之程式，则容易制作复制品。因此，为了防止程式未经许可而被复制，更需具备保密用之处理芯片。

具备该保密用之处理芯片的现有技术，有：特开昭61-296、特开昭62-3331、对应之美国专利4,799,635、4,865,321、5,070,479，及记载于R 34，161之技术。

在该技术中，除将保密用之处理芯片装设于主体装置外，亦装设于外部装置，根据双方保密用之处理芯片的处理结果是否一致，来判断所连接之外部存储装置的真伪性。

然而，该保密用的处理芯片亦与解码用之专用半导体芯片一样，均是价格较为昂贵，而提高了外部存储装置的价格。

因此，本发明的目的在于提供一种信息处理装置，其具有演算处理装置，及可与该演算处理装置插脱连接之外部存储装置，且可降低成本具有存储处理功能。

本发明的另一目有于提供一种信息处理装置，其具有可在演算处理装置及外部存储装置，分担压缩存储之解码化功能之构造。

本发明之另一目的在于提供一种信息处理装置，其不需设置特定之处理芯片，而可判断外部存储装置之真伪性。

本发明之另一目的在于提供一种信息处理装置，其具有演算处理装置及存储数据之外部存储装置；该演算处理装置与外部存储装置可插脱自如地连接，更具有可对存储于该外部存储装置之数据进行处理之数据处理装置；该数据处理装置具有：设于前述外部存储装置之第1处理装置，及设于前述演算处理装置之第2处理装置，对于前述数据之处理，可由第1处理装置及第2处理装置分担执行。

本发明之另一目的在于提供一种可对应于上述目的之外部存储装置。

本发明之另一目的在于提供一种外部存储装置，具有：存储介质；及，处理装置，存储于该存储介质之数据的处理功能的至少一部分，可由该处理装置执行，且可自如地插脱于演算处理装置，该演算处理装置具有可取入处理前述数据之结果的CPU。

通过本申请的权利要求所记述的内容及以下之实施例说明，对于本发明之进一步目的，可为这明了。

附图是专为本发明之说明而准备的，且本发明并不限于图面所记载者。

图1是本发明第1实施例的方块图；

图2是本发明实施例的执行长度编码的一例；

图3是本发明实施例赫夫曼编码的一例；

图4是本发明实施例的执行数据用赫曼解码表之说明图；

图5是本发明实施例的执行长度用赫夫曼编码表之说明图；

图6至图14是分别表示分割图1的第1实施例的方块图之详细构成之电路图；

图15是图6至图14的各配置关系说明图；

图16至图19是第1实施例的动作时间图；

图20是不进行解码即直接读出ROM数据的附加电路图；

图21是本发明第2实施例的方块图。

图1是本发明第1实施例的方块图；表示本发明之演算处理装置201与外存储装置202的构成部分，及两者间的连接关系。

演算处理装置201与外部存储装置202，是利用未图示之特定端子插脱自如地连接。

在演算处理装置201中，于母线BS上，除CPU1之外，尚连接各种I/O及演算功能电路。

由以下之说明可明白，本发明的实施例具有数据处理的功能，该数据处理是读出存储于外部存储装置202之ROM2中的压缩数据，且解码处理成原来的数据，而送至CPU1。

因此，为了简化说明，在图1中仅显示了在演算处理装置201侧的母线BS上，连接设于演算处理装置201侧之解码器的构造。

设于演算处理装置201侧之解码器，以功能方块划分，具有：主体控制部3；执行长度计数器4；及，执行数据寄存器5。

另外，插脱自如地连接于演算处理装置201的外部存储装置202，是例如游戏卡盒。

在该游戏卡盒设有存储游戏程式数据的ROM2，特别是，在本发明之实施例中，存储有经压缩之数据。

因此，应将从R0M2读出的压缩数据，解码成原来的数据。该解码是利用前述演算处理装置201侧的解码器，及外部存储装置202侧的解码器来分担执行功能。

因此，在本发明中，于演算处理装置201侧及外部存储装置202侧，分担着执行特定数据处理的功能。

藉此，即可克服最初说明之现有技术的缺点。亦即CPU之占有及外部存储装置之成本的问题。

在图1的实施例中，外部存储装置202侧的解码器，包含有：ROM地址计数器6；移位寄存器7；ROM读出控制部8；移位寄存器控制部8；移位寄存器控制部9；及赫夫曼(Huffman)解码表10。

于此，为了了解以下之说明，就存储于实施例之ROM2的压缩数据之一例加以说明。

作为实施例，数据于ROM2的压缩数据是，先将二进制的数字数据加以执行长度编码(Run Length Coding)，然后将该执行长度编码数据加以赫夫曼编码而获得的。

图2是具体说明该编码的说明图。即，如图所示，以原数据为56毕特之二进制数字数据为例加以研究。

该二进制数字数据是以每4毕特为一组，分别表示16数值之大小。因此，图2  赖6毕特的二进制数字数据，若以每4毕特为一组，则按16进制编码以EEEEE999993311表示。

再将此符号施以执行长度编码后，将执行数据施以赫夫曼编码。赫夫曼编码的特征是根据编码之发生频率，而使编码毕特数不同。

图3是该赫夫曼编码之一例，16进制的原始数据0-F，分别对应于执行数据用及执行长度用的赫夫曼编码。

实例，在图2所示的施以执行长度编码后的数据E5953212中，例如执行数据E是对应于11111110之赫夫曼编码。再者，执行长度4是对应于1010之赫夫曼编码。

由如是关系，上述施以执行长度编码后之数据E5953212，藉由赫夫曼编码后，即成为：11111110|1010|11110|1010|11000|01|01|01

因此，即可了解，原来的56毕特的二进制数据，可被压缩成32毕特的二进制数据。该被压缩的二进制数据存储于图1所示的外部存储装置202之ROM2中。

图6至图14是分割表示图1所示的第1实施例构造之具体电路图，该实施例是用以将该被压缩的存储数据由ROM2读出，且解码成原来的二进制数据，而送至CPU1。

图15是分割后的图6至图14之配置关系说明图。在图15中，利用假想线切开之左侧部是设于演算处理装置201之部分；右侧部是设于外部存储装置202之部分。

进而，图16至图19是图1及图6至图14的实施例动作时间图。

图16至图19图所示的实施例动作时间图中，图16及图17，主要是对应于ROM2之读出暂存器设定阶段的动作时间图。

进而图18及图19是分别对应于图16及图17之动作时间图，且时刻继续进行，主要是解码数据的读出阶段的动作时间图。

以下，参照该等动作时间图，说明图1及图6至图14之电路动作。

回到图1说明，由CPU1经CPU地址母线11将CPU地址信号CPUA供至主体控制部3。

主体控制部3，其中一部分构造于图中显示。在图6中，60是具有8个输入端的NAND闸电路。将CPU地址母线11上之CPU地址信号CPUA(23……0)(注：()内之数字表示信号毕特数，在本例中，表示23-0的信号毕特数，于以下之说明亦同。)，及/AS与/DS信号(参照图16)供至该NAND闸电路60。

藉由该NAND闸电路60可检出ROM2的存储领域地址800000-83FFFF已被存取。NAND闸电路60的检出输出，再被送至NAND闸电路61、62、63及64。

当写入/读出信号R/W在起动状态时，因有反相器68，故对应于CPU地址信号CPUA之0毕特的状态，由NAND闸电路61、62分别输出/LWR、/UWR信号。

/LWR及/UWR信号，分别输入ROM地址计数器6(参照图1)。ROM地址计数器6是由二个升降计数器121及123所构成，/LWR及/UWR信号分别输至计数器121及123之输入端子(LON)(参照图12)。

另外，经由CPU数据母线12(参照图1)，将读出开始地址输至构成ROM地址计数器6的计数器121及123。

该读出开始地址，是作为开始地址上位及开始地址下位，每8毕特送出，藉由/UWR及/LWR，顺序地使上位8毕特负载至计数器123、而下位8毕特负载至计数器121(参照图16)。

因此，由计数器121及123输出作为计数器初期值之ROM地址ROMA(15……0)至ROM地址母线13。

该ROM地址ROMA(15……0)再输入选择器122，在非起动状态时，选出选择信号(/DIRECT)，并送至ROM2(参照图12)。

另外，ROM读出控制部8(参照图1)，是由二段D-FF(flip-flop)90、91(参照图9)及NOR闸电路120(参照图12)所构成。

在二段D-FF(flip-flop)90、91输入/LWR并输出一/SLDU至移位寄存器7，该/SLDU是最初仅一次上位数据之负载控制信号(参照图17)。

构成ROM读出控制部8之一部分的NOR闸电路120(参照图12)，在其一输入端亦输入/SLDU。

又，在NOR闸电路120的另一端，输入一/SLDU，该/SLDU，是对移位寄存器7负载控制下位数据的信号(参照图12、图17)。

因此，在两信号之各定时内，由NOR闸电路120输出一地址步进信号/INCA。ROM地址计数器6会每次一个步进，亦即，ROM地址母线13上之地址数据会每次一个步进。

于此，如图14所示，移位寄存器7是由TTL逻辑之下位移位寄存器140，及上位移位寄存器141所构成。

如前所述，仅在对ROM地址计数器6设定开始地址时，才对下位移位寄存器140及上位移位寄存器设定ROM数据，该ROM数据是根据/S LDU而由ROM2输至ROM数据母线14之数据。(参照图17)。

其后，仅对下位移位寄存器140设定ROM数据，且数据依次由下位移位寄存器140移至上位移位寄存器141。

移位寄存器140及141之移位控制是由，构成后述移位寄存器控制部9之一部分的NOR闸电路101所输出之/SREQU(参照图1、图13)，及由NAND闸电路142所输出之/SREQU(参照图14)来执行。

移位寄存器7、具体言之为上位移位寄存器141的输出ROM数据，被导入赫夫曼解码表10(参照图1、图10)，且变为相对于赫夫曼解码表10的地址。

移位寄存器7之输出ROM数据是赫夫曼编码，于此说明该数据与其解码输出的关系。

于图3中，如前所述，执行长度编码数据，分别对执行数据及执行长度予以赫夫曼编码。

因此，应分别针对对应之执行数据及执行长度，将赫夫曼编码施以解码表。因此，赫夫曼解码表10备有：执行数据用之赫夫曼解码表116；及，执行长度用之赫夫曼解码表114(参照图11)。

该赫夫曼解码表116、114，是由一种存储电路所构成。因此，利用各种手段，例如ROM使其共通化，或利用RAM使其对各外部存储装置成为可变。

图4是执行数据用的赫夫曼解码表116的说明图。以从移位寄存器141所得到的8毕特赫夫曼编码HUF7-0为地址，而输出存储对应之地址的4毕特解码数据(DATA3-0)，及3毕特的赫夫曼编码长度(编码长度-1)(SLEN3-0)。

相同地，图5是执行长度用的赫夫曼解码表114的说明图。以从移位寄存器141所得到的8毕特赫夫曼编码HUF7-0为地址，而输出存储对应之地址的4毕特解码数据(DATA3-0)，及3毕特的赫夫曼编码长度(编码长-1)(CLEN3-0)。

在图11中，由赫夫曼解码表116及114输出且分别各为3毕特的执行数据用赫夫曼编码长度，及执行长度用赫夫曼编码长度，输入于多路调制器113。

同样地，来自赫夫曼解码表116及114的分别各为4毕特的执行数据用的解码数据和执行长度用的解码数据被输入到多路调制器115。

在多路调制器113及115之SEL端子。输入由T-FF100(参照图10)输出之RD/RL(参照图17、图19)。

因此，多路调制器113依据RD/RL之逻辑电平，交互输出执行长度用的赫夫曼解码表114所输出的赫夫曼编码长度，或执行数据用赫夫曼解码表116所输出的赫夫曼编码长度。

相同地，多路调制器115依RD/RL之逻辑电平，交互输出执行长度用的赫夫曼解码表114所输出的执行数据，或执行数据用的赫夫曼解码表116所输出执行数据。

如此，藉由使用多路调制器113及115，而利用4毕特之母线连接即可完成。当然，亦可不使用多路调制器，而利用8毕特的母线输出的构造。

由多路调制器113输出的赫夫曼编码长度，被导入计数器111，该计数器111是构成移位寄存器控制部9(参照图1)之一部分。计数器111仅在输入赫夫曼编码长度时下降，当降为0时，输出/HLD(参照图17)。

如前所述，/HLD经由T-FF100而变为RD/RL，且输入多路调制器113及115的选择端子SEL，而切换控制赫夫曼编码表114及116的输出(参照图10、图11)。

经由图11的NOR闸电路110，便可将新的赫夫曼编码长度/HLD输入到计数器111的LDN端子。

又，/HLD信号输入NOR闸电路101(参照图10)，而变成对于B计数器130(参照图13)之移位要求信号/SREQL。

该移位要求信号/SREQL，除/HLD外，当/I NCA或/RREQ输入NOR闸电路101时，均可产生(参照图10)。

/INCA是NAND闸电路120的输出(参照图12)。又，/RREQ是由后述的执行长度计数器80(参照图8)引入。

B计数器130，在移位要求信号/SREQL起动的期间，计数下降(参照图17及图19的BCOUNT)。

当B计数器130之计数值为0时，输出SLDL，且针对构成移位寄存器7之下位数据母线用移位寄存器140(参照图14)，重新取入由ROM数据母线14送来之ROM数据。

回到图1，由赫夫曼解码表10输出且经赫夫曼解码之执行长度数据，输至执行长度计数器4；且执行数据输至执行数据寄存器5。

输入至执行长度计数器4的执行长度数据，依由主体控制部3输出之减算指令，依序减算至0为止。

另外，输入至执行数据寄存器5的执行数据，在执行长度计数器4变为0前，反复输出至CPU数据母线12。藉此，数据及其继续次数可利用CPU1进行控制，故执行长度编码可被解码。

更进一步说明为实现该功能的具体电路，图11的多路调制器115是构成赫夫曼解码表10之一部分，交互输出由前述赫夫曼解码表114及116输出之解码数据。

执行长度计数器4是由TTL电路的计数器80(参照图8)，及NAND闸电路81所构成。

由赫夫曼解码表114输出的解码数据，因为是执行长度用数据，故可输入该计数器80，而被设定。输至计数器80的执行长度用数据的设定，是在NOR闸电路76(参照图7)的输出/RLLD输至计数器80之LDN端时进行的(参照图17、图19)。

另外，由赫夫曼解码表116输出之解码数据的执行数据，输至构成执行数据寄存器的双重化D-FF84(参照图8)。

被双重化D-FF84设定的数据，在分别由D-FF96、97(参照图9图)输出的/UCKH及/LCKL的时间内，被D-FF82、82设定为各下位4毕特、上位4毕特(参照图8)。

若执行数据被双方之D-FF82、83设定，即经由CPU数据母线输入CPU1。

计数器80在/UCKH及/LCKL的非起动状态时，由NAND闸电路81输入一/DECR，且藉由时钟CLK对所设定的执行长度数进行减算(参照图17、图19之RUN计数)。

减算继续进行，当设定值变为0时，产生/RREQ信号，且进行下次的数据读取要求。该数据读取要求被输入到前述之NOR闸电路101(参照图10)，对计数器130进行移位控制(/AREQL)。

因此，在进行下次的数据读取要求前，亦即在进行计数器80被设定的执行长度数之减算成为0前，相同的执行数据由D-FF_82及83输出至CPU数据母线12。

如上所述，在本发明第1实施例中，将在藉由执行长度编码化及赫夫曼编码化的压缩数据，存储于外部存储装置202之ROM2中。

而且，当读出存储于ROM2之数据时的解码处理功能，可由：设于外部存储装置202之赫夫曼解码表10所产生的赫夫曼码；及，设于演算处理装置201的执行长度计数器4与执行数据寄存器5所产生的执行长度解码，来分担功能。

藉此，可防止：仅于外部存储装置202具有解码化的处理功能，所引起的外部存储装置202的成本上升。

进而，即使存储于ROM2的压缩数据被不法复制时，仅有复制的数据亦不能还原为原来的数据，因还原尚需赫夫曼解码表10的变换表。

因此，本发明的实施例，亦可防止程式数据被不法复制。

再者，关于上述第1实施例，虽是使用ROM2作为外部存储装置202之存储介质加以说明，但本发明并不仅限于此，存储介质亦可使用：闪光存储体(Flash Memory)、或具有备用电池设备的RAM。

图20是在本发明之第1实施例附加有追加功能时的电路图。即，在ROM2除预先存储有经编码而压缩的数据外，亦可存储不经压缩的数据。

因此，图20是直接由CPU1读出后者数据的电路。

图20所示的电路，对应于存储未压缩数据之ROM2的地址领域，具有NANHD闸电路201，该NAND闸电路201是利用地址选通AS的时间，检知地址信号的上位毕特(A16-23)。

NAND闸电路201输出变为/DIRECT，当与经反相器203输入的R/W之定时一致时，经NANHD闸电路202的输出，使三态缓冲电路204附势。

此时，输入NAND闸电路201的地址信号CPU(15……0)，亦被输入于选择器122(参照图12)。而且，选择器122藉由/DIRECT，选择切换地址信号CPU(15……0)，使ROM2可起动。

藉此，三态缓冲电路204可由ROM2取入ROM数据(7…0)。

其次，经图8的CPU数据母线12，而未压缩的ROM数据，不经解码装置，即可直接输入CPU1。

图21是本发明第2实施例构成的方块图。特别是，本第2实施例的特征是于外部存储装置202内具有CD-ROM之存储介质。

亦即，其构造是具有演算处理装置主体201，及外部存储装置的CD卡盒202。CD卡盒202具有：CD-ROM217，它是用以存储如第1实施例中所述之经编码的数据的介质；及，解码器216，它搭载有用以解码存储于CD-ROM217之编码数据的解码表。

于CD-ROM217利用MPEG存储有经编码的动画、声音数据。解码器216经CD卡盒连接用连接器214与演算处理装置主体210连接。

于演算处理装置主体201设有用以读取CD-ROM217之数据的CD驱动器213。

CD驱动器213与CD-ROM217之间，利用激光215连接。亦即，CD驱动器213是利用激光215扫描CD-ROM217上，且读取所存储的数据。

又，CD驱动器213将读取的数据连接于CD数据控制器212，该CD数据控制器212是用以执行CD-ROM规格之误差修正。

CD数据控制器212连接于主体侧解码器211，该主体侧解码器211搭载有对应于复数的CD卡盒解码控制部。

主体侧解码器211经CD卡盒连接用连结器214，与CD卡盒202内的卡盒侧解码器216成电连接。

主体侧解码器211更经母线210，与控制演算处理装置全体的CPU1连接。

母线210还连接有演算处理装置所必要之各种装置，如：主存储装置、I/O等，因与本发明无直接关连，故于图21中省略。

其次，说明该实施例装置的解码处理动作。

首先，CPU1对CD驱动器213送出读取CD-ROM217上的数据的开始信号。CD驱动器213即读取CD-ROM217上的数据，并将该数送至CD数据控制器212。

CD数据控制器212对得到的数据，透过CD卡盒连接用连结器214，参照卡盒侧解码器216的解码表，以进行解码。

该解码表的内容，虽依编码的方法而有异，但基本上与原先说明的第1实施例的解码表10相同。

主体侧解码器211在数据解码完成后，经数据母线210将解码数据送至CPU1。

因此，与图1的第1实施例相同，若考虑对执行长度编码的解码，则基本上，主体侧解码器211是由执行长度计数器，及执行数据寄存器所构成。

以上是第2实施例之解码处理动作。

如此，依据本实施例，与第1实施例相同地，因利用硬件进行数据的解码处理，故不占有CPU的处理，得以高速解码。

又，藉由对各种卡盒应准备不同之卡盒侧解码器216，若仅是复印CD-ROM217，并不能复制，且可防止软件的不法复制。

又，有关解码器，将与记录于CD-ROM217的数据无关，且共通的部份，设于主体侧解码器211；而变换表等随各CD-ROM而异的部分，则设于卡盒侧码器216，藉此，可缩小搭载于各卡盒之解码器的尺寸，且可降低成本。

又，在上述第2实施例中，于数据编码虽是使用MPEG，但并不排除可使用：JPEG、赫夫曼编码法、算术编码法、万用编码法等之数据压缩法。

进而，在上述实施例中，虽将解码器的功能分割搭载于：演算处理装置主体201，及作为外部存储装置的游戏卡盒或CD卡盒202，但亦要可分割解码器，仅搭载于：游戏卡盒、或CD卡盒202。

在该种场合，游戏卡盒或CD卡盒202之价格虽会上升，但可具有更高的防止复制的功能。

又，在上述第2实施例中，虽应随各种CD卡盒而准备不同之卡盒侧解码器，但亦可共通于复数之CD卡盒。

进而，在上述实施例中，存储介质虽是使用CD-ROM，但亦可使用LD-ROM、MO、FD等。

一种信息处理装置，设有演算处理装置，及可与该演算处理装置插脱连接的外部存储装置，具有可降低成本的数据处理功能。

更进一步提供一种信息处理装置，其数据处理之一例是由：演算处理装置；及，外部存储装置构成，分担压缩数据的解码功能。

又，在本发明之信息处理装置中，不用设置特定的处理芯片，即能判定外部存储装置之真伪。

因此，依据本发明，可降低信息处理装置的成本，及可防止不法之数据复制，且对产业大有贡献。

再者，虽依据上述实施例说明本发明，但本发明产不限于该实施例。特别是，在数据处理方面，虽是以解码处理存储于外部存储装置之编码压缩数据，作为实施例来加以说明，但本发明并不限定于该解码处理之数据处理。

在本发明之技术构思的范围内的变型，均应包含于本发明的保护范围内。

Claims (12)

1.一种信息处理装置，其特征在于，具有：

一个演算处理部分；和

一个外部存储装置，可拆装自如地与上述演算处理部分连接、并具有存信数据的存储媒体；

上述外部存储装置还具有一个处理器，该处理器执行对上述数据的处理的至少一部分，上述演算处理部分根据上述处理器的处理结果，执行对上述数据处理的剩余部分的处理。

2.如权利要求1所述的信息处理装置，其特征在于，存储在外部存储装置中的数据是先后用执行长度编码和赫夫曼编码编过码的二进制数据码的数据。

3.如权利要求2所述的信息处理装置，其特征在于，所述处理器进行赫夫曼编码的赫夫曼解码处理，所述演算处理部分进行执行长度编码的长度解码处理。

4.一种外部存储装置，可折装自如地与演算处理部分连接，其特征在于，具有：

存储数据的存储媒体；

一个处理器，执行对上述数据的处理的至少一部分；

该演算处理部分被构成得以根据上述处理器的处理结果，执行对上述数据处理的剩余部分的处理。

5.如权利要求4所述的外部存储装置，其特征在于，存储媒体为其中所存储的数据可用激光读取的媒体。

6.如权利要求4所述的外部存储装置，其特征在于，存储媒体中存储的数据为编码和压缩过的数据，处理器能进行所述编码相应的至少一部分解码处理。

7.如权利要求4所述的外部存储装置，其特征在于，存储在存储媒体中的数据为先后用执行长度编码和赫夫曼编码编过码的二进制数字码的数据。

8.如权利要求7所述的外部存储装置，其特征在于，处理器至少能进行赫夫曼编码相应的赫夫曼解码处理。

9.如权利要求8所述的外部存储装置，其特征在于，处理器具有赫夫曼解码表，且采用存储在存储媒体中的数据作为地址输出数据的赫夫曼解码数据和执行长度处理数据。

10.一种信息处理装置，其特征在于，它包括：

一个外部存储装置；和

一个演算处理部分；

外部存储装置可拆装自如地与演算处理部分连接；

其中外存储器包括：

存储媒体，用于存储通过编码压缩的数据；和

第一解码器，具有数据编码相应的解码表；

演算处理部分则包括：

一个阅读器，用于从存储媒体读出所存储的数据；和

一个第二解码器，用于参看第一解码器的解码表对读出的数据进行解码。

11.如权利要求10所述的信息处理装置，其特征在于，第一解码器与第二解码器可用接插件拆装自如地连接；

存储媒体与阅读器通过激光光学连接。

12.如权利要求10所述的信息处理装置，其特征在于，存储媒体为非易失性存储器。

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