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CN109658868A - 加法器单元以及显示设备 - Google Patents

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CN109658868A CN201910070697.2A CN201910070697A CN109658868A CN 109658868 A CN109658868 A CN 109658868A CN 201910070697 A CN201910070697 A CN 201910070697A CN 109658868 A CN109658868 A CN 109658868A
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Abstract

本申请提供了一种显示器源极驱动电路包括，加法器单元加法模块，其被配置为在时钟信号的影响下，在第一时间段中对多个输入信号进行采样；保持模块，其被配置为在所述时钟信号的影响下在第一时间段提供保持信号；以及驱动模块，其被配置为在所述第一时间段中基于所述保持信号生成第一输出信号，在第二时间段中基于所述多个输入信号的叠加信号生成第二输出信号；其中，所述多个输入信号中至少包括数据信号和补偿信号，并且第一时间段以及第二时间段为与所述时钟信号中相邻的时间段。采用本申请所提供的加法器单元的源极驱动电路能够在模拟域上对输入信号进行叠加，有效地改善了显示精度。

Description

加法器单元以及显示设备
技术领域
本申请属于信息显示领域，尤其涉及一种适用于带有补偿功能的主动式有源矩阵有机发光二极体显示驱动的电路。
背景技术
有源矩阵有机发光二极体显示(Active Matrix Organic Light EmittingDiode，AMOLED)通过薄膜场效应晶体管在饱和状态时产生的电流驱动而发光。在面板生产过程中，因工艺的不稳定性，薄膜场效应晶体管的迁移率会有较大的波动。另外，有机发光器件因材料特性，会在显示一段时间后有所老化，其阈值电压会漂移，导致显示器的源极驱动电路输入相同的灰阶电压时，其输出电流不一致。
目前的补偿方式分为像素内补偿和像素外补偿两种方式。像素内补偿的时序较为复杂，补偿效果有限；像素外补偿可通过改变输入的数据电压更好的解决这一问题，同时面板可使用传统2T1C结构，以较少的薄膜晶体管，维持高开孔率，提高显示亮度。
对于像素外补偿的方法，需要将像素老化信息或者说阈值电压漂移的信息存储在显示的内存中，当接收到显示数据信号时，将数据信号与老化信息相加(因为阈值电压漂移一般都体现为阈值电压升高)，再输出给显示器的像素阵列。因此，该补偿方法需要用到加法器。对于传统的加法器，输出级运放往往存在电压失配、电容失配等情形，从而影响输出精度。同时在时序上，传统结构的电容采样式加法器在采样阶段加法器的输出会处于高阻状态，因此在采样阶段在源极驱动电路的输出端没有输出信号，导致对像素的驱动时间减少或者受限。对于显示电路，减少或限制对像素的驱动时间意味着相同驱动能力下的显示精度下降，或为达到相同精度而采用更大的驱动电路，从而导致功耗的提升。
发明内容
本申请针对上述问题，本申请提供了一种加法器单元，一种显示器源极驱动电路包括：加法器单元，包括加法模块，其被配置为在时钟信号的影响下，在第一时间段中对多个输入信号进行采样；保持模块，其被配置为在所述时钟信号的影响下在第一时间段提供保持信号；以及驱动模块，其被配置为在所述第一时间段中基于所述保持信号生成第一输出信号，在第二时间段中基于所述多个输入信号的叠加信号生成第二输出信号；其中，所述多个输入信号中至少包括数据信号和补偿信号，并且第一时间段以及第二时间段为与所述时钟信号中相邻的时间段。
特别的，所述第一输出信号对应于所述驱动模块在早于所述第一时间段的第三时间段中所述驱动模块的输出信号。
特别的，在所述第一时间段，所述保持模块的输出端耦合到所述驱动模块的第一输入端，所述保持模块的输入端耦合到所述驱动模块的第一输入端或第二输入端或输出端，以将所述保持信号传送到所述驱动模块，所述加法模块的输出端与所述驱动模块的第一输入端断开；以及在所述第二时间段，所述加法模块的输出端耦合到所述驱动模块的第一输入端，所述加法模块的输入端耦合到所述驱动模块的第一输入端或第二输入端或输出端，以将所述多个输入信号的叠加信号传送到所述驱动模块，所述保持模块的输出端与所述驱动模块的第一输入端断开；所述驱动模块的第二输入端与其输出端相连。
特别的，所述保持模块包括第一运放，其第一输入端经由第一电容器(221、321)、第一开关元件(223、323)分别耦合到参考低电位，其第二输入端经由第二电容器(222、322)耦合到所述驱动模块的第一输入端或第二输入端或输出端；所述第一运放的第二输入端还通过第二开关元件(224、324)耦合到所述参考低电位，所述第一运放的输出端经由第三开关元件(232、332)耦合到所述驱动模块的第一输入端。
特别的，所述加法模块包括第二运放，其第一输入端耦合到指定电位，其第二输入端经由多个采样支路来对所述多个输入信号进行采样，所述第二运放的第二输入端经由第四开关元件(217、317)耦合到所述第二运放的输出端，并且所述第二运放的输出端经由第五开关元件(231、331)耦合到所述驱动模块的第一输入端。
特别的，所述多个采样支路至少包括第一采样支路，包括第三电容器(211、311)以及第六开关元件(213、313)和第七开关元件(215、315)，所述第三电容器(211、311)的第一端耦合到所述第六开关元件(213、313)，配置为在所述第六开关元件(213、313)导通时接收第一输入信号；所述第三电容器(211、311)的第一端还通过所述第七开关元件(215、315)耦合到所述参考低电位；以及第二采样支路，包括第四电容器(212、312)以及第八开关元件(214、314)和第九开关元件(216、316)，所述第四电容器(212、312)的第一端耦合到所述第八开关元件(214、314)，配置为在所述第八开关元件(214、314)导通时接收第二输入信号；所述第四电容器(212、312)的第一端还通过所述第九开关元件(216、316)耦合到所述驱动模块的第一输入端或第二输入端或输出端；所述第三电容器(211、311)和所述第四电容器(212、312)的第二端都耦合到所述第二运放的第二输入端。
特别的，所述驱动模块包括第三运放，所述第三运放的第二输入端耦合到其输出端。
特别的，所述第一至第九开关元件中的一个或多个为基于所述时钟信号工作的晶体管。
特别的，所述采样是在模拟域上的采样，所述多个信号的叠加信号是在模拟域的叠加信号。
本申请还提供了一种显示设备，包括像素阵列，其包括排列成行和/或列的像素装置；栅极驱动装置，其配置为通过多条扫描线向所述像素阵列提供开关信号；以及源极驱动装置，其包括多条数据线以及与所述多条数据线相耦合的多个如前所述任一的加法器单元，所述源极驱动装置被配置为向所述像素阵列提供补偿信号和数据电压信号在模拟域叠加后的信号。
本申请还提供了一种显示器源极电压补偿方法，其中显示器的源极驱动电路包括加法模块、保持模块和驱动模块，所述方法包括在第一时间段内通过所述加法模块对多个输入信号进行采样，并通过所述保持模块向所述驱动模块提供保持信号，以使得所述驱动模块将所述保持信号作为当前输出信号；以及在所述第一时间段后并与所述第一时间段相邻的第二时间段内，通过所述加法模块在模拟域上对所述多个输入信号进行叠加，并将叠加后的信号传送到所述驱动模块和所述保持模块，以使得所述驱动模块将所述叠加后的信号作为输出信号；其中所述保持信号为在所述第一时间段前的第三时间段内所述驱动模块的输出信号。
采用本申请所提供的加法器单元的源极驱动电路能够在模拟域对输入信号进行叠加，从而减少了对后级电路的需求，降低了应用成本，并且提升了驱动模块的输出时间，有效地改善了显示精度，降低阈值电压漂移。
附图说明
参考附图示出并阐明实施例。这些附图用于阐明基本原理，从而仅仅示出了对于理解基本原理必要的方面。这些附图不是按比例的。在附图中，相同的附图标记表示相似的特征。
图1为依据本申请实施例的加法器单元架构图；
图2为依据本申请第一实施例的加法器单元电路图；
图3a为依据本申请第二实施例的加法器单元电路图；
图3b为依据本申请第二实施例的加法器单元的输入输出时序图；
图4为依据本申请实施例的显示控制方法示意图；
图5为依据本申请实施例的显示设备的架构示意图。
具体实施方式
在以下优选的实施例的具体描述中，将参考构成本申请一部分的所附的附图。所附的附图通过示例的方式示出了能够实现本申请的特定的实施例。示例的实施例并不旨在穷尽根据本申请的所有实施例。可以理解，在不偏离本申请的范围的前提下，可以利用其他实施例，也可以进行结构性或者逻辑性的修改。因此，以下的具体描述并非限制性的，且本申请的范围由所附的权利要求所限定。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。对于附图中的各单元之间的连线，仅仅是为了便于说明，其表示至少连线两端的单元是相互通信的，并非旨在限制未连线的单元之间无法通信。
在以下的详细描述中，可以参看作为本申请一部分用来说明本申请的特定实施例的各个说明书附图。在附图中，相似的附图标记在不同图式中描述大体上类似的组件。本申请的各个特定实施例在以下进行了足够详细的描述，使得具备本领域相关知识和技术的普通技术人员能够实施本申请的技术方案。应当理解，还可以利用其它实施例或者对本申请的实施例进行结构、逻辑或者电性的改变。
晶体管可指任何结构的晶体管，例如场效应晶体管(FET)或者双极型晶体管(BJT)。当晶体管为场效应晶体管时，其控制极是指场效应晶体管的栅极，第一极可以为场效应晶体管的漏极或源极，对应的第二极可以为场效应晶体管的源极或漏极；当晶体管为双极型晶体管时，其控制极是指双极型晶体管的基极，第一极可以为双极型晶体管的集电极或发射极，对应的第二极可以为双极型晶体管的发射极或集电极。本申请中的发光器件可以是有机发光二极管(OLED)、量子点发光二极管(QLED)、无机发光二极管(LED)等等。
通过研究发现，在源极驱动电路对像素进行驱动时间内将显示数据与针对材料老化或者阈值电压漂移的补偿数据在模拟域相加，可以提高有源矩阵有机发光二极管的显示均一度。相反地，在数字域中实现上述相加的过程中，数字原始信号和数字补偿信号需要先相加后再经过数模转换模块，因此，数字方法不能够提高转换过程中的精度问题，再多的位数也只能维持原有转换精度。然而，通过在模拟域总实现上述相加，可以分别调节显示数据的伽马曲线与补偿信号的伽马曲线，并且可以在保持原有灰阶转换伽马校正功能的前提下，提高补偿精度。
基于上述内容，本申请提出一种新的电容式模拟加法器单元，其可以有更长的输出时间。本申请通过在加法器单元中增加保持模块，使得驱动模块在采样时间能够输出前一个保持时间的电位，例前一行的数据信号。同时，本申请采用反馈驱动，后级的失调电压可在采样结束时存储起来，输出时可减小运放输出的失配。
图1为依据本申请实施例的加法器单元架构图。
如图所示，加法器单元100包括加法模块110、保持模块120和驱动模块130。加法模块110的输出端、保持模块120的输出端均耦合到驱动模块130的输入端。
加法器单元工作分为采样阶段和保持阶段，下面分阶段对本申请中的加法器单元100的工作进行阐述。
采样阶段：
加法模块110的输出端与驱动模块130断开，并在其输入端处对多个输入信号(例如包括显示数据信号和用于弥补阈值电压漂移的补偿信号)进行采样。保持模块120的输出端、输出端分别耦合到驱动模块130，使得驱动模块130维持输出当前的输出第一输出信号。可以理解的，第一输出信号对应于加法模块110前一次采样并叠加后所生成的信号。换而言之，在加法模块110采样时(即与驱动模块130断开时)，保持模块120与驱动模块130保持电连接，能够继续维持驱动模块130的输出。
保持阶段：
加法模块110的输入端与输出端均耦合到驱动模块130，使得驱动模块130输出表征多个输入信号在模拟域上之和的叠加信号(第二输出信号)；在这个阶段保持模块120的输出端与驱动模块130断开，并且在输入端处对驱动模块130的输出信号进行存储，以供下一个采样阶段使用。
可以理解的，这里的多个输入信号可以包括两个、三个甚至更多的输入信号。为了便于理解，下面以两个输入信号为例进行阐述。
图2为依据本申请第一实施例的加法器单元电路图。
加法器单元包括加法模块210、保持模块220以及驱动模块230，其中，加法模块210的输出端、保持模块220的输出端分别经由不同的开关元件耦合到驱动模块230的正输入端，驱动模块230的输出端耦合到其负输入端，形成负反馈连接，并且驱动模块230的负输入端还耦合到加法模块110、保持模块120的负输入端。
根据一个实施例，加法模块210包括运放OP1、电容器211、电容器212，以及开关213-217。运放OP1的正输入端耦合到固定电位Vcm，负输入端分别耦合到电容器211和电容器212。运放OP1的负输入端和输出端通过开关217相耦合。电容器211和电容器212分别通过信号接收开关213和214来接收输入电压信号Vin1和Vin2(这两个输入电压信号可以包括显示数据信号和补偿信号)。电容器211还通过旁路开关215耦合到地电位(或参考低电位)，电容器212通过开关216耦合到驱动模块230的输出端，以接收来自驱动模块230的反馈信号。运放OP1的输出端耦合到驱动模块230的正输入端。
根据一个实施例，保持模块220包括运放OP2、电容器221-222以及开关223-224，其中，运放OP2的正输入端经由电容器221、开关223分别耦合到地电位，负输入端耦合到电容器222，且电容器222耦合到电容器212(通过开关216)和驱动模块230的负输入端。运放OP2负输入端还通过开关224耦合到地电位(或参考低电位)。
根据一个实施例，驱动模块230包括运放OP3、开关231-232，其中，运放OP3的正输入端经由开关231耦合到运放OP1的输出端，并且经由开关232耦合到运放OP2的输出端，运放OP3的负输入端耦合到其自己的输出端，形成单位负反馈。
本实施例中的加法器单元工作分为采样阶段和保持阶段，下面分阶段地对加法器单元的工作进行阐述。
第一时间段：采样阶段
在此阶段中，图2中的开关213、214、217和232闭合，其余的开关断开。加法模块210对输入信号Vin1、Vin2进行采样，即该两个信号对电容器211、212的左极板进行充电。由于开关215、216、231断开，而开关232闭合，因此，保持模块220和230形成闭环负反馈连接，从而使得保持模块220能够维持驱动模块230继续输出当前的输出信号(即，驱动模块230在前一个时间段所输出的信号)。在采样阶段，由于开关217闭合，因此OP1形成闭环负反馈连接。因此，电容器211、212的右极板电位以及运放OP1的负输入端和输出端的电位均为正输入端的输入信号Vcm。
第二时间段：保持阶段
在此阶段中，图2中的开关213、214、217和232断开，其余的开关闭合。此时，保持模块220的输出端与驱动模块230的正输入端断开，加法模块210的输出端经由开关231耦合到运放OP3的正输入端，运放OP3的负输入端经由开关216、电容器212耦合到加法模块的负输入端。在保持阶段，由于电容器211、212的右极板处电荷守恒，而电容器211的左极板耦合到地电位，则会产生电荷转移效应，电容器212的左极板的电位变为Vin1+Vin2，右极板的电位为Vcm。由于加法模块210与驱动模块230形成负反馈，并且运放OP3的负输入端和输出端相连，形成单位负反馈，所以运放OP3的输出信号Vo能够稳定并输出电位Vin1+Vin2(OP3输出端通过开关216连接到电容212的左极板)，而此时运放OP1的输出端的电位也为Vin1+Vin2。
另外，输出信号Vo经由电容器222耦合到运放OP2的负输入端，因此，当开关223和224闭合后，电容器222的左极板缺少放电路径，能够实现电位保持，即电容器222的左极板的电位是Vin1+Vin2。当加法模块210进入下一个采样阶段时，保持模块220能够使得驱动模块230的输出信号Vo的电位仍为Vin1+Vin2。与地电位耦合的电容221和开关223是为了给电容222营造一个对称环境而设置，从而使得OP2的输出就等于其负输入端的输入。
可以理解的，上述开关可以实现为包括晶体管的开关支路或开关元件。
图3a为依据本申请第二实施例的加法器单元电路图。
在该实施例中，驱动模块330的正输入端经由电容器312和322分别耦合到运放OP1、OP2的负输入端。与第一实施例类似，本实施例中的加法器单元工作仍然分为采样阶段和保持阶段，下面分阶段地对加法器单元的工作进行阐述。
第一时间段：采样阶段
在此阶段中，图3中的开关313、314、317和332闭合，其余的开关断开。加法模块310对输入信号Vin1、Vin2进行采样。开关316、331断开时，保持模块320使得驱动模块330维持输出前一状态的电位。
第二时间段：保持阶段
在此阶段中，图3中的开关313、314、317和332断开，其余的开关闭合。此时，运放OP1的输出端经由开关331耦合到运放OP3的正输入端。加法模块310和驱动模块330形成通路，在电容311和312之间进行电荷转移，驱动模块330的输出信号Vo会逐渐稳定到两个输入电压Vin1、Vin2相加。具体而言，由于电容器312左极板耦合到运放OP3的正输入端且运放OP3具有单位负反馈的连接方式，因此，运放OP3的输出信号Vo的电位此时更新为Vin1+Vin2。
相较于第一实施例，本实施例中的驱动模块330的输出端(或负输入端)并未耦合到加法模块310、保持模块320的输入端。驱动模块330的正输入端分别通过电容器312、322耦合到加法模块310、保持模块320的负输入端。
经过上述配置，在采样阶段，保持模块320的输出端和负输入端相耦合，形成负反馈；在保持阶段，加法模块310的输出端经由开关316耦合到其负输入端，形成负反馈。
图3b为依据本申请第二实施例的加法器单元的输入输出时序图。图3b中的时序同样适用于图2中加法器单元。
图中的时钟信号CLK用于控制加法器单元中各个开关的通断。譬如，当开关用晶体管来实现时，时钟信号CLK可以耦合到晶体管的控制极。
采样阶段：T1-T2
在此期间，加法模块310接收输入信号，并且与驱动模块330断开；保持模块320耦合到驱动模块330的正输入端，以向驱动模块330提供所保存的信号(即，驱动模块330当前状态的输出信号)。因此，在T1-T2之间，加法模块310实现信号对信号v12和v22的采样，并且保持模块320使得驱动模块330继续输出当前的输出信号，即信号v11和v21在模拟域上之和。
保持阶段：T2-T3
在此期间，保持模块320的输出端断开与驱动模块330之间的连接，加法模块310耦合到驱动模块330，以向驱动模块330提供信号v12和v22相加后的信号。
可以理解的，时间段T3-T4对应于采样阶段，并且保持模块320持续向驱动模块提供v12和v22在模拟域上相加后的信号Vo(即，v12+v22)。可以理解的，相较于本申请中的技术方案，图3b中所示的不包括保持模块320的加法器单元的输出信号Vtp的持续时间将减少一半。
另外虽然上述实施例中的加法模块310、驱动模块330均采用了单位负反馈的连接方式，但本领域技术人员能够理解的是，上述模块也可以采用其它负反馈形式。
由上述实施例可知，加法模块210、310在采样时，保持模块220、320仍然能够维持驱动模块230、330的输出，从而当驱动模块230、330的输出端耦合到像素装置时，就可以对像素装置充电，避免了驱动模块230、330在采样结束后才对像素装置开始充电的情形，这样达到相同的输出水平，采用本申请的方案就降低了驱动模块230、330的功耗。
本申请还提出了一种显示控制方法，图4为依据本申请实施例的显示控制方法示意图。
步骤S401：通过保持模块向驱动模块提供保持信号，并通过加法模块对第一多个输入信号进行采样。
在该步骤中，加法模块在时钟信号的影响下，将所接收的第一多个输入信号在模拟域进行采样。同时，保持模块向驱动模块提供保持信号，以维持驱动模块输出当前的输出信号。其中所述保持信号可以是上一行的像素显示数据信号。
步骤S402：加法模块叠加所述第一多个输入信号产生本行数据信号，并向驱动模块提供所述本行数据信号。
在该步骤中，通过加法模块对第一多个输入信号进行模拟域上的叠加，并将叠加后的信号传送到驱动模块和保持模块，以使得驱动模块输出更新后的输出信号。在这个步骤中保持模块与驱动模块断开。
步骤S403：保持模块维持向驱动模块输出本行数据信号，加法模块重新对第二多个输入信号进行采样以获得下一行数据信号。
在该步骤中，保持模块基于叠加后的信号维持驱动模块输出更新后的输出信号，而加法模块则重新对输入进行采样。
图5为依据本申请实施例的显示设备的架构示意图。
显示设备500包括像素阵列510、栅极驱动装置520以及数据驱动或者源极驱动装置530。具体而言，像素阵列510包括排列成行和/或列的像素装置；栅极驱动装置530用于经由多条扫描线向像素阵列510提供开关信号O<n>；数据驱动装置520包括多条数据线以及多个加法器单元，数据驱动装置520通过该多条数据线来向像素阵列510源极补偿信号(譬如，信号Vin2)和数据电压信号(譬如，信号Vin1)在模拟域上叠加后的信号D<n>，从而对像素阵列510中的像素装置的阈值电压漂移或是电子迁移率等参数的变化进行补偿。譬如，当像素装置的阈值电压漂移是0.5mV时，通过将Vin1和Vin2相加，可以使得像素装置接收到的数据电压信号也增加了0.5mV，从而避免了阈值电压漂移所导致的精度降低的问题。
基于上述配置，栅极驱动电路520可以依次打开像素阵列510的至少一行/列，以使得像素阵列510能够读取数据驱动电路530所输出的数据信号。另外，由于加法器单元在采样阶段也能够输出源极补偿信号，因此，能够延长对像素阵列510中的像素装置的充电时间，进而提升精度。
因此，虽然参照特定的示例来描述了本申请，其中这些特定的示例仅仅旨在是示例性的，而不是对本申请进行限制，但对于本领域普通技术人员来说显而易见的是，在不脱离本申请的精神和保护范围的基础上，可以对所公开的实施例进行改变、增加或者删除。

Claims (11)

1.一种显示器源极驱动电路包括：
加法器单元，包括
加法模块，其被配置为在时钟信号的影响下，在第一时间段中对多个输入信号进行采样；
保持模块，其被配置为在所述时钟信号的影响下在第一时间段提供保持信号；以及
驱动模块，其被配置为在所述第一时间段中基于所述保持信号生成第一输出信号，在第二时间段中基于所述多个输入信号的叠加信号生成第二输出信号；
其中，所述多个输入信号中至少包括数据信号和补偿信号，并且第一时间段以及第二时间段为与所述时钟信号中相邻的时间段。
2.如权利要求1所述的电路，其中，所述第一输出信号对应于所述驱动模块在早于所述第一时间段的第三时间段中所述驱动模块的输出信号。
3.如权利要求2所述的电路，其中，
在所述第一时间段，所述保持模块的输出端耦合到所述驱动模块的第一输入端，所述保持模块的输入端耦合到所述驱动模块的第一输入端或第二输入端或输出端，以将所述保持信号传送到所述驱动模块，所述加法模块的输出端与所述驱动模块的第一输入端断开；以及
在所述第二时间段，所述加法模块的输出端耦合到所述驱动模块的第一输入端，所述加法模块的输入端耦合到所述驱动模块的第一输入端或第二输入端或输出端，以将所述多个输入信号的叠加信号传送到所述驱动模块，所述保持模块的输出端与所述驱动模块的第一输入端断开；
所述驱动模块的第二输入端与其输出端相连。
4.如权利要求3所述的电路，其中，所述保持模块包括：
第一运放，其第一输入端经由第一电容器(221、321)、第一开关元件(223、323)分别耦合到参考低电位，其第二输入端经由第二电容器(222、322)耦合到所述驱动模块的第一输入端或第二输入端或输出端；
所述第一运放的第二输入端还通过第二开关元件(224、324)耦合到所述参考低电位，所述第一运放的输出端经由第三开关元件(232、332)耦合到所述驱动模块的第一输入端。
5.如权利要求4所述的电路，其中，所述加法模块包括：
第二运放，其第一输入端耦合到指定电位，其第二输入端经由多个采样支路来对所述多个输入信号进行采样，所述第二运放的第二输入端经由第四开关元件(217、317)耦合到所述第二运放的输出端，并且所述第二运放的输出端经由第五开关元件(231、331)耦合到所述驱动模块的第一输入端。
6.如权利要求5所述的电路，其中，所述多个采样支路至少包括
第一采样支路，包括第三电容器(211、311)以及第六开关元件(213、313)和第七开关元件(215、315)，所述第三电容器(211、311)的第一端耦合到所述第六开关元件(213、313)，配置为在所述第六开关元件(213、313)导通时接收第一输入信号；所述第三电容器(211、311)的第一端还通过所述第七开关元件(215、315)耦合到所述参考低电位；以及
第二采样支路，包括第四电容器(212、312)以及第八开关元件(214、314)和第九开关元件(216、316)，所述第四电容器(212、312)的第一端耦合到所述第八开关元件(214、314)，配置为在所述第八开关元件(214、314)导通时接收第二输入信号；所述第四电容器(212、312)的第一端还通过所述第九开关元件(216、316)耦合到所述驱动模块的第一输入端或第二输入端或输出端；
所述第三电容器(211、311)和所述第四电容器(212、312)的第二端都耦合到所述第二运放的第二输入端。
7.如权利要求5所述的电路，其中，所述驱动模块包括第三运放，所述第三运放的第二输入端耦合到其输出端。
8.如权利要求6所述的电路，其中，所述第一至第九开关元件中的一个或多个为基于所述时钟信号工作的晶体管。
9.如权利要求1所述的电路，其中所述采样是在模拟域上的采样，所述多个信号的叠加信号是在模拟域的叠加信号。
10.一种显示设备，包括：
像素阵列，其包括排列成行和/或列的像素装置；
栅极驱动装置，其配置为通过多条扫描线向所述像素阵列提供开关信号；以及
源极驱动装置，其包括多条数据线以及与所述多条数据线相耦合的多个如权利要求1-9任一项所述的加法器单元，所述源极驱动装置被配置为向所述像素阵列提供补偿信号和数据电压信号在模拟域叠加后的信号。
11.一种显示器源极电压补偿方法，其中显示器的源极驱动电路包括加法模块、保持模块和驱动模块，所述方法包括：
在第一时间段内通过所述加法模块对多个输入信号进行采样，并通过所述保持模块向所述驱动模块提供保持信号，以使得所述驱动模块将所述保持信号作为当前输出信号；以及
在所述第一时间段后并与所述第一时间段相邻的第二时间段内，通过所述加法模块在模拟域上对所述多个输入信号进行叠加，并将叠加后的信号传送到所述驱动模块和所述保持模块，以使得所述驱动模块将所述叠加后的信号作为输出信号；
其中所述保持信号为在所述第一时间段前的第三时间段内所述驱动模块的输出信号。
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