CN109599363B - 一种阵列基板及其制造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 54
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 239000011241 protective layer Substances 0.000 claims abstract description 128
- 238000005530 etching Methods 0.000 claims abstract description 55
- 239000010410 layer Substances 0.000 claims description 224
- 229910052751 metal Inorganic materials 0.000 claims description 64
- 239000002184 metal Substances 0.000 claims description 64
- 229920002120 photoresistant polymer Polymers 0.000 claims description 47
- 239000000463 material Substances 0.000 claims description 42
- 239000004065 semiconductor Substances 0.000 claims description 35
- 238000000059 patterning Methods 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 11
- 229910044991 metal oxide Inorganic materials 0.000 claims description 3
- 150000004706 metal oxides Chemical class 0.000 claims description 3
- 238000002834 transmittance Methods 0.000 claims description 3
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 10
- 229910052802 copper Inorganic materials 0.000 description 10
- 239000010949 copper Substances 0.000 description 10
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 8
- 229910052719 titanium Inorganic materials 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052750 molybdenum Inorganic materials 0.000 description 6
- 239000011733 molybdenum Substances 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- 230000009194 climbing Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- -1 titanium/copper Chemical class 0.000 description 2
- 230000009466 transformation Effects 0.000 description 2
- 238000000844 transformation Methods 0.000 description 2
- 101100245267 Caenorhabditis elegans pas-1 gene Proteins 0.000 description 1
- 101100353517 Caenorhabditis elegans pas-2 gene Proteins 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 238000002847 impedance measurement Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/021—Manufacture or treatment of multiple TFTs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/021—Manufacture or treatment of multiple TFTs
- H10D86/0251—Manufacture or treatment of multiple TFTs characterised by increasing the uniformity of device parameters
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/441—Interconnections, e.g. scanning lines
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
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Abstract
本发明公开了一种阵列基板及其制造方法，涉及液晶显示技术领域，该阵列基板的制造方法通过分段刻蚀使像素区域内的第一接触孔处的第一保护层和第二保护层形成不同的坡度角，同时通过分段刻蚀形成端子区域内的端子接触孔，该分段刻蚀工艺可以有效地减少第一接触孔处像素电极和源漏电极层之间的阻抗，提升阵列基板不同像素区域内该阻抗的均一性，并且有效解决了端子接触孔所需刻蚀量比第一接触孔所需刻蚀量更大所导致的像素电极爬坡状况不佳问题。
Description
技术领域
本发明涉及液晶显示技术领域，尤其涉及一种阵列基板及其制造方法。
背景技术
边缘场开关(Fringe Field Switching，简称FFS)技术，是目前的一种液晶显示器技术，是液晶显示技术领域为实现大尺寸，高清晰桌面显示器和液晶电视应用而开发的一种广视角技术。FFS液晶面板具有响应时间快、光透过率高，宽视角等优点，但是由于FFS液晶面板采用两层氧化铟锡(Indium tin oxide，简称ITO)来制作，它本身的制作流程要比一般的液晶面板要多一到两道光罩(mask，或称为掩膜版)工艺。
为了缩减成本，提升产能，液晶显示行业对减光罩技术进行了开发研究，通过采用背沟道刻蚀(Back Cannel Etching，BCE)技术和半透掩膜光罩(Half Tone Mask，HTM)技术，可以实现6道光罩的阵列基板制造工序，阵列基板的结构如图1所示，其制造方法具体包括以下步骤：
第一步：在衬底基板01上形成第一金属层，对第一金属层进行图案化形成位于像素区域内的栅极02和与栅极02连接的扫描线、以及位于端子区域内的栅极02；
第二步：在第一金属层上覆盖并形成栅极绝缘层03，在栅极绝缘层上03沉积半导体材料，在半导体材料上沉积形成第二金属层；通过半透掩膜光罩同时对半导体材料进行图案化形成有源层04，对第二金属层进行图案化形成源漏电极层05；
第三步：在上述第二步的基础上覆盖并形成第一保护层06，再在第一保护层06上形成有机绝缘层07，对有机绝缘层07进行图案化形成位于像素区域内的第一开口100和位于端子区域内的第二开口200；
第四步：在有机绝缘层07上沉积第一透明导电层，对第一透明导电层进行图案化形成位于像素区域内的公共电极08：
第五步：在上述第四步的基础上沉积第二保护层09；在像素区域内，一次性对第二保护层09和第一保护层06进行图案化形成第一接触孔，第一接触孔位于第一开口100内；同时在端子区域内，一次性对第二保护层09、第一保护层06和栅极绝缘层03进行图案化形成端子接触孔，端子接触孔位于第二开口200内；
第六步：在第二保护层09上沉积第二透明导电层，对第二透明导电层进行图案化形成像素电极010；在像素区域内，像素电极010通过第一接触孔与源漏电极层05电性连接；在端子区域内，像素电极010通过端子接触孔和栅极02电性连接。
在上述第五步中，像素区域内需刻蚀出第一接触孔的第二保护层09和第一保护层06的总膜厚约
端子区域内需刻蚀出端子接触孔的第二保护层09、第一保护层09和栅极绝缘层03的总膜厚约
因此，相对于端子区域，像素区域相当于存在100％过刻蚀。即当像素区域内的第一接触孔刻蚀完成后，端子区域内的第二接触孔和第三接触孔还需进行栅极绝缘层03的刻蚀，栅极绝缘层03的膜厚约
从而导致第一接触孔的侧壁保护层被刻蚀，该侧壁保护层包括第二保护层09和第一保护层06，导致覆盖第一接触孔侧壁的像素电极010爬坡状况不佳，第一接触孔处像素电极010和源漏电极层05之间的阻抗较大，并且显示面板不同像素区域内该阻抗的均一性较差，影响产品品质。
发明内容
为了解决上述问题，本发明提供了一种阵列晶体管的制造方法，能够减少接触孔处像素电极和源漏电极层之间的接触阻抗，并提升阻抗的均一性；本发明还公开了应用该制造方法制造的阵列基板。
本发明提供的技术方案如下：
本发明公开了一种阵列基板的制造方法，该方法包括以下步骤：
第一步：在衬底基板上形成第一金属层，对第一金属层进行图案化形成位于像素区域内的栅极和与栅极连接的扫描线、位于端子区域内的栅极；
第二步，在第一金属层上覆盖并形成栅极绝缘层，在栅极绝缘层上形成有源层，再在有源层上形成源漏电极层；
第三步：在上述第二步的基础上覆盖并形成第一保护层，再在第一保护层上覆盖并形成有机绝缘层，对有机绝缘层进行图案化形成位于像素区域内的第一开口和位于端子区域内的第二开口；第一开口暴露出需要形成第一接触孔位置的第一保护层，第二开口用于暴露出需要形成端子接触孔位置的第一保护层；
第四步：在有机绝缘层上沉积第一透明导电层，对第一透明导电层进行图案化形成位于像素区域内的公共电极；
第五步：在上述第四步的基础上沉积第二保护层；在像素区域内，分两次刻蚀对第二保护层和第一保护层进行图案化形成第一接触孔，第一接触孔位于第一开口内；同时在端子区域内，分两次刻蚀对第二保护层、第一保护层和栅极绝缘层进行图案化形成端子接触孔，端子接触孔位于第二开口内；
第六步：在第二保护层上沉积第二透明导电层，对第二透明导电层进行图案化形成像素电极；在像素区域内，像素电极通过第一接触孔与源漏电极层电性连接。
优选地，第五步中所述的分两次刻蚀包括一段刻蚀和二段刻蚀，一段刻蚀刻蚀掉第一接触孔内的第二保护层和端子接触孔内的第二保护层，二段刻蚀刻蚀掉第一接触孔内的第一保护层、端子接触孔内第一保护层和栅极绝缘层。
优选地，二段刻蚀完成后，第一接触孔侧壁处的第一保护层形成第一坡度角，第一接触孔侧壁处的第二保护层形成第二坡度角，第一坡度角的大小小于第二坡度角的大小。
优选地，第一坡度角的大小为20～30°，第二坡度角的大小为65～75°。
优选地，所述第二步中在栅极绝缘层上沉积半导体材料，在半导体材料上沉积形成第二金属层，再在第二金属层上形成光阻层，通过半透掩膜光罩同时对半导体材料进行图案化形成半导体层，对第二金属层进行图案化形成源漏电极层，最后对光阻层进行剥离。
优选地，所述半透掩膜光罩包括位于端子区域内的全透区、位于像素区域内的半透区以及均位于像素区域内和端子区域内的不透区；像素区域内，半透区位于像素区域的沟道区域上方且位于不透区之间，半透区的透光率为15％～50％；端子区域内，不透区位于栅极的上方且位于全透区之间；
所述第二步中栅极绝缘层上沉积半导体材料，在半导体材料上沉积形成第二金属层，再在第二金属层上沉积光阻层，使用所述半透掩膜光罩对光阻层进行曝光和显影，光阻层在半透掩膜光罩的不透区所对应的位置，形成厚光阻层覆盖的像素区域，且形成厚光阻层覆盖的端子区域；光阻层在半透掩膜光罩的半透区所对应的位置，形成薄光阻层覆盖的像素区域；光阻层在半透掩膜光罩的全透区所对应的位置，形成无光阻层覆盖的端子区域；
进行第一次刻蚀，使得无光阻层覆盖的端子区域内第二金属层被刻蚀完，同时像素区域内位于沟道区域上方的薄光阻层被灰化干净，暴露出沟道区域的第二金属层；
进行第二次刻蚀，使无光阻层覆盖的端子区域内半导体材料被刻蚀完。
优选地，半导体材料为金属氧化物半导体，第二次刻蚀使用的刻蚀液只能刻蚀所述半导体材料，而不能刻蚀第二金属层。
本发明还公开了一种阵列基板，其包括纵横交错的扫描线和数据线、位于扫描线和数据线交错处的TFT开关、由扫描线和数据线交叉限定的多个像素区域、位于每个像素区域内的像素电极以及位于TFT开关和像素电极之间的第一保护层和第二保护层、位于第一保护层和第二保护层之间的有机绝缘层以及第一接触孔；所述第一接触孔贯穿所述第一保护层、有机绝缘层和第二保护层，所述TFT开关包括与扫描线连接的栅极、与数据线连接的源极以及漏极，所述漏极通过所述第一接触孔与像素电极连接；所述第一接触孔侧壁处的第一保护层形成第一坡度角，所述第一接触孔侧壁处的第二保护层形成第二坡度角，所述第一坡度角小于所述第二坡度角。
优选地，所述第一坡度角的大小为20～30°，所述第二坡度角的大小为65～75°。
优选地，35°＜第二坡度角-第一坡度角＜55°
与现有技术相比，本发明能够带来以下至少一项有益效果：
1、通过分段刻蚀使像素区域内的第一接触孔处的第一保护层和第二保护层形成不同的坡度角，同时通过分段刻蚀形成端子区域内的端子接触孔；
2、分段刻蚀工艺可以有效地减少第一接触孔处像素电极和源漏电极层之间的阻抗，提升阵列基板不同像素区域内该阻抗的均一性，并且有效解决了端子接触孔所需刻蚀量比第一接触孔所需刻蚀量更大所导致的像素电极爬坡状况不佳问题。
附图说明
下面将以明确易懂的方式，结合附图说明优选实施方式，对本发明予以进一步说明。
图1为一种现有的阵列基板的结果示意图；
图2至图7为本发明一种阵列基板的制造方法流程示意图；
图8为本发明和现有技术的阵列基板的第一接触孔阻抗对比箱线图；
图9为本发明一实施例中阵列基板的第一坡度角、第二坡度角和第一接触孔阻抗的关系示意图；
图10为本发明另一实施例中阵列基板的第一坡度角、第二坡度角和第一接触孔阻抗的关系示意图。
具体实施方式
下面结合附图和具体实施例，进一步阐明本发明，应理解这些实施例仅用于说明本发明而不用于限制本发明的范围，在阅读了本发明之后，本领域技术人员对本发明的各种等价形式的修改均落于本申请所附权利要求所限定的范围。
为使图面简洁，各图中只示意性地表示出了与本发明相关的部分，它们并不代表其作为产品的实际结构。另外，以使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘示了其中的一个，或仅标出了其中的一个。在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形。
如图2至图7所示为本发明中阵列基板的制造方法示意图，该方法包括以下步骤：
第一步：如图2所示，在衬底基板01上形成第一金属层，对第一金属层进行图案化形成位于像素区域内的栅极02和与栅极02连接的扫描线(图未示)、以及位于端子区域内的栅极02。
第一金属层的材料可以包括钛、铜、钼等金属；优选地，第一金属层可以为两种或多种金属的叠层，如钛/铜、钼/铜，其中钛层或钼层设在铜层上方，第一金属层的厚度约
(埃)。
第二步：如图3所示，首先在第一金属层上覆盖并形成栅极绝缘层03，接着在栅极绝缘层03上形成有源层04，最后在有源层04上由第二金属层图案化形成源漏电极层05和与扫描线纵横交错的数据线。
优选地，首先在第一金属层上覆盖栅极绝缘层03，接着在栅极绝缘层03上沉积半导体材料，在半导体材料上沉积形成第二金属层；在第二金属层上形成光阻层，通过半透掩膜光罩同时对半导体材料进行图案化形成有源层04，并对第二金属层进行图案化形成源漏电极层05，最后对光阻层进行剥离。
栅极绝缘层03的材料可以为氮化硅(SiNx)、氧化硅(SiO2)或两者混合，栅极绝缘层03的厚度为
(埃)，优选地为
第二金属层的材料可以包括钛、铜、钼等金属；优选地，第二金属层可以为两种或多种金属的叠层，如钛/铜、钼/铜叠层，其中钛层或钼层设在铜层上方，第二金属层的厚度约
具体地，半透掩膜光罩包括位于端子区域内的全透区、位于像素区域内的半透区以及均位于像素区域内和端子区域内的不透区。其中，像素区域内，半透区位于像素区域的沟道区域上方且位于不透区之间，半透区的透光率为15％～50％；端子区域内，不透区位于栅极02的上方且位于全透区之间。
在第二金属层上沉积光阻层，使用半透掩膜光罩对光阻层进行曝光和显影，光阻层在半透掩膜光罩的不透区所对应的位置，形成厚光阻层覆盖的像素区域，且形成厚光阻层覆盖的端子区域；光阻层在半透掩膜光罩的半透区所对应的位置，形成薄光阻层覆盖的像素区域；光阻层在半透掩膜光罩的全透区所对应的位置，形成无光阻层覆盖的端子区域。其中，薄光阻层覆盖的像素区域的光阻层的厚度为0.4um～1um。
进行第一次刻蚀，第一次刻蚀可采用混合气体进行干刻，混合气体为氧气和氯气或者氧气和氟硅酸。第一次刻蚀使得无光阻层覆盖的端子区域内第二金属层被刻蚀完，同时像素区域内位于沟道区域上方的薄光阻层被灰化干净，暴露出沟道区域的第二金属层。
进行第二次刻蚀，半导体材料优选地为IGZO(铟镓锌氧化物)等金属氧化物半导体，第二次刻蚀可为湿刻，使用的刻蚀液只能刻蚀上述半导体材料，而不能刻蚀第二金属层。第二次刻蚀使无光阻层覆盖的端子区域内半导体材料被刻蚀完。
第三步：如图4所示，在上述第二步的基础上覆盖并形成第一保护层06(Pas1)，再在第一保护层06上覆盖并形成有机绝缘层07(Jas)，对有机绝缘层07进行图案化形成位于像素区域内的第一开口100和位于端子区域内的第二开口200；第一开口100位于像素区域的漏极上方且暴露出需要形成第一接触孔位置的第一保护层06，第二开口200位于端子区域的栅极02的上方且用于暴露出需要形成端子接触孔位置的第一保护层06。
第一保护层06的材料可为氧化硅或氮化硅，第一保护层06的厚度为
像素区域内的第一开口100位于源极金属上方或漏极金属上方，端子区域内的第二开口200位于栅极02上方。
第四步：如图5所示，在有机绝缘层07上沉积第一透明导电层，对第一透明导电层进行图案化形成位于像素区域内的公共电极08。
第一透明导电层的材料可为氧化铟锡(ITO)，第一透明导电层的厚度为
第五步：如图6所示，在上述第四步的基础上沉积第二保护层09(Pas2)；在像素区域内，分两次刻蚀对第二保护层09和第一保护层06进行图案化形成第一接触孔，第一接触孔位于第一开口100内；同时在端子区域内，分两次刻蚀对第二保护层09、第一保护层06和栅极绝缘层03进行图案化形成端子接触孔，端子接触孔位于第二开口200内。
第二保护层09的材料可为氧化硅或氮化硅，第二保护层09的厚度为
具体地，第一接触孔的底面为第二金属层形成的漏极电极层，第一接触孔的侧壁包括位于下层的第一保护层06和位于上层的第二保护层09。端子接触孔的底面为栅极02，端子接触孔的侧壁包括位于下层的栅极绝缘层03、位于中层的第一保护层06和位于上层的第二保护层09。
第五步中的分两次刻蚀包括一段刻蚀和二段刻蚀，一段刻蚀刻蚀掉第一接触孔的第二保护层09和端子接触孔内的第二保护层09，二段刻蚀刻蚀掉第一接触孔内的第一保护层06以及端子接触孔内第一保护层06和栅极绝缘层03。
第一开口100的横截面约呈矩形，在第一开口100的位置再以矩形式样挖除第一保护层和第二保护层，两个矩形的长边相互垂直，两个矩形的交叠位置形成第一接触孔，称第一接触孔长边一侧的侧壁与衬底基板01所在平面间的夹角为坡度角，其中第一接触孔的长边垂直于第一开口100矩形横截面的长边。二段刻蚀完成后，第一接触孔侧壁处的第一保护层06形成第一坡度角Taper1，第一接触孔侧壁处的第二保护层09形成第二坡度角Taper2。控制第一保护层06和第二保护层09的刻蚀条件，使得Taper1＜Taper2，且35°＜Taper2-Taper1＜55°。优选地，第一坡度角Taper1的大小为20～30°，第二坡度角Taper2的大小为65～75°
第六步：如图7所示，在第二保护层09上沉积第二透明导电层，对第二透明导电层进行图案化形成像素电极010；在像素区域内，像素电极010通过第一接触孔与源漏电极层05电性连接；在端子区域内，像素电极010通过端子接触孔和栅极02电性连接。
第二透明导电层的材料可为氧化铟锡(ITO)，部分像素电极010覆盖第一接触孔和端子接触孔的底面和侧壁，且部分像素电极010间隔第二保护层09与公共电极08相对。
需要说明的是，以上对各膜层进行的图案化步骤包括光阻涂布、曝光、显影、刻蚀以及光阻剥离。
本发明还揭示一种阵列基板，其包括纵横交错的扫描线和数据线、位于扫描线和数据线交错处的TFT开关、由扫描线和数据线交叉限定的多个像素区域、位于每个像素区域内的像素电极、以及位于TFT开关和像素电极之间的第一保护层06和第二保护层09、位于第一保护层06和第二保护层09之间的有机绝缘层07以及第一接触孔；第一接触孔贯穿所述第一保护层06和第二保护层09之间的有机绝缘层07，TFT开关包括与扫描线连接的栅极02、与数据线连接的源极以及漏极，漏极通过所述第一接触孔与像素电极010连接；第一接触孔侧壁处的第一保护层06形成第一坡度角Taper1，第一接触孔侧壁处的第二保护层09形成第二坡度角Taper2，第一坡度角Taper1小于第二坡度角Taper2。
第一坡度角Taper1的大小为20～30°，第二坡度角Taper2的大小为65～75°
实施例一：
本实施例中阵列基板的制造方法示意图包括以下步骤：
第一步：在衬底基板01上形成第一金属层，对第一金属层进行图案化形成位于像素区域内的栅极02和与栅极02连接的扫描线(图未示)、以及位于端子区域内的栅极02；第一金属层为钛/铜叠层，其厚度为
第二步：首先在第一金属层上覆盖栅极绝缘层03，接着在栅极绝缘层03上沉积半导体材料，在半导体材料上沉积形成第二金属层；在第二金属层上形成光阻层，通过半透掩膜光罩同时对半导体材料进行图案化形成有源层04，并对第二金属层进行图案化形成源漏电极层05；栅极绝缘层03的材料为氮化硅/氧化硅叠层，其厚度为
第二金属层的材料为钛/铜叠层，其厚度为
第三步：在上述第二步的基础上覆盖并形成第一保护层06，再在第一保护层06上覆盖并形成有机绝缘层07，对有机绝缘层07进行图案化形成位于像素区域内的第一开口100和位于端子区域内的第二开口200；第一保护层06的材料为氧化硅或氮化硅，其厚度为
有机绝缘层07的厚度为
第四步：在有机绝缘层07上沉积第一透明导电层，对第一透明导电层进行图案化形成位于像素区域内的公共电极08；第一透明导电层的材料为氧化铟锡(ITO)，其厚度为
第五步：在上述第四步的基础上沉积第二保护层09；在像素区域内，分两次刻蚀对第二保护层09和第一保护层06进行图案化形成第一接触孔，第一接触孔位于第一开口100内；同时在端子区域内，分两次刻蚀对第二保护层09、第一保护层06和栅极绝缘层03进行图案化形成端子接触孔，端子接触孔位于第二开口200内；第二保护层09的材料为氮化硅，其厚度约
分段刻蚀完成后，第一接触孔内第一保护层06的坡度角为25.3°，第二保护层09的坡度角为69.4°。
第六步：在第二保护层09上沉积第二透明导电层，对第二透明导电层进行图案化形成像素电极010；在像素区域内，像素电极010通过第一接触孔与源漏电极层05电性连接；在端子区域内，像素电极010通过端子接触孔和栅极02电性连接。
将通过上述制造方法制造的阵列基板称为第一阵列基板，并以一种通过现有技术制造的第二阵列基板作为对照项，第二阵列基板的制造方法与第一阵列基板的制造方法的区别在于：
在第五步中，在像素区域内，由一次刻蚀对第二保护层09和第一保护层06进行图案化形成第一接触孔，第一接触孔位于第一开口100内；同时在端子区域内，由一次刻蚀对第二保护层09、第一保护层06和栅极绝缘层03进行图案化形成端子接触孔，端子接触孔位于第二开口200内。像素区域内需刻蚀出第一接触孔的第二保护层09和第一保护层06的总膜厚约
端子区域内需刻蚀出端子接触孔的第二保护层09、第一保护层06和栅极绝缘层03的总膜厚约
在第一阵列基板和第二阵列基板上分别取不同像素区域内的6组串联的第一接触孔进行阻抗测量，图8为第一阵列基板和第二阵列基板进行比对的阻抗箱线图，阻抗测试采用多个第一接触孔串联的总阻抗除以第一接触孔的个数得到单个第一解除孔的平均阻抗，本实施例中采用100个第一接触孔串联。图中纵坐标为单个第一接触孔处的阻抗，单位为Ω/个。图中A1点和A1’点分别示出了第一阵列基板上多个阻抗的最大值，图中A2线和A2’线分别示出了第一阵列基板上多个阻抗的上四分位数和下四分位数，图中A3线示出了第一阵列基板上多个阻抗的中位数。图中B1点和B1’点分别示出了第二阵列基板上多个阻抗的最大值，图中B2线和B2’线分别示出了第二阵列基板上多个阻抗的上四分位数和下四分位数，图中B3线示出了第二阵列基板上多个阻抗的中位数。
通过上述对照实验可以说明：本发明中通过分段刻蚀使像素区域内的第一接触孔处的第一保护层06和第二保护层09形成不同的坡度角，同时通过分段刻蚀形成端子区域内的端子接触孔，该分段刻蚀工艺可以有效地减少第一接触孔处像素电极010和源漏电极层05之间的阻抗，提升阵列基板不同像素区域内该阻抗的均一性，并且有效解决了端子接触孔所需刻蚀量比第一接触孔所需刻蚀量更大所导致的像素电极010爬坡状况不佳问题。
以第二透明导电层的厚度为
为例，图9示出了第一接触孔处阻抗与第一坡度角和第二坡度角的联系，图中阵列基板101、阵列基板102、阵列基板103采用实施例一所述的制造方法，且分别控制第一接触孔的侧壁形成不同大小的第一坡度角和第二坡度角。并以阵列基板201作为对照组，阵列基板201采用一次刻蚀形成第一接触孔和端子接触孔。
以第二透明导电层的厚度为
为例，图10示出了第一接触孔处阻抗与第一坡度角和第二坡度角的联系，图中阵列基板104、阵列基板105、阵列基板106采用实施例一所述的制造方法，且分别控制第一接触孔的侧壁形成不同大小的第一坡度角和第二坡度角。并以阵列基板202作为对照组，阵列基板202采用一次刻蚀形成第一接触孔和端子接触孔。
如图9和图10所示，第一坡度角的大小与第一接触孔处阻抗的大小有明显的相关性。在其他条件相同的情况下，第一坡度角越小，第一接触孔处阻抗越小。考虑第一保护层06和第二保护层09的厚度、制造工艺等因素，优选地，35°＜Taper2-Taper1＜55°，Taper1为20～30°，Taper2为65～75°。
以上详细描述了本发明的优选实施方式，但是本发明并不限于上述实施方式中的具体细节，在本发明的技术构思范围内，可以对本发明的技术方案进行多种等同变换(如数量、形状、位置等)，这些等同变换均属于本发明的保护范围。
Claims (8)
1.一种阵列基板的制造方法，其特征在于，该方法包括以下步骤：
第一步：在衬底基板上形成第一金属层，对第一金属层进行图案化形成位于像素区域内的栅极和与栅极连接的扫描线、位于端子区域内的栅极；
第二步，在第一金属层上覆盖并形成栅极绝缘层，在栅极绝缘层上形成有源层，再在有源层上形成源漏电极层；
第三步：在上述第二步的基础上覆盖并形成第一保护层，再在第一保护层上覆盖并形成有机绝缘层，对有机绝缘层进行图案化形成位于像素区域内的第一开口和位于端子区域内的第二开口；第一开口暴露出需要形成第一接触孔位置的第一保护层，第二开口用于暴露出需要形成端子接触孔位置的第一保护层；
第四步：在有机绝缘层上沉积第一透明导电层，对第一透明导电层进行图案化形成位于像素区域内的公共电极；
第五步：在上述第四步的基础上沉积第二保护层；在像素区域内，分两次刻蚀对第二保护层和第一保护层进行图案化形成第一接触孔，第一接触孔位于第一开口内；同时在端子区域内，分两次刻蚀对第二保护层、第一保护层和栅极绝缘层进行图案化形成端子接触孔，端子接触孔位于第二开口内；
第六步：在第二保护层上沉积第二透明导电层，对第二透明导电层进行图案化形成像素电极；在像素区域内，像素电极通过第一接触孔与源漏电极层电性连接；其中第五步中所述的分两次刻蚀包括一段刻蚀和二段刻蚀，一段刻蚀刻蚀掉第一接触孔内的第二保护层和端子接触孔内的第二保护层，二段刻蚀刻蚀掉第一接触孔内的第一保护层、端子接触孔内第一保护层和栅极绝缘层；二段刻蚀完成后，第一接触孔侧壁处的第一保护层形成第一坡度角，第一接触孔侧壁处的第二保护层形成第二坡度角，第一坡度角的大小小于第二坡度角的大小。
2.根据权利要求1所述的阵列基板的制造方法，其特征在于：第一坡度角的大小为20～30°，第二坡度角的大小为65～75°。
3.根据权利要求1所述的阵列基板的制造方法，其特征在于：所述第二步中在栅极绝缘层上沉积半导体材料，在半导体材料上沉积形成第二金属层，再在第二金属层上形成光阻层，通过半透掩膜光罩同时对半导体材料进行图案化形成半导体层，对第二金属层进行图案化形成源漏电极层，最后对光阻层进行剥离。
4.根据权利要求3所述的阵列基板的制造方法，其特征在于：
所述半透掩膜光罩包括位于端子区域内的全透区、位于像素区域内的半透区以及均位于像素区域内和端子区域内的不透区；像素区域内，半透区位于像素区域的沟道区域上方且位于不透区之间，半透区的透光率为15％～50％；端子区域内，不透区位于栅极的上方且位于全透区之间；
所述第二步中栅极绝缘层上沉积半导体材料，在半导体材料上沉积形成第二金属层，再在第二金属层上沉积光阻层，使用所述半透掩膜光罩对光阻层进行曝光和显影，光阻层在半透掩膜光罩的不透区所对应的位置，形成厚光阻层覆盖的像素区域，且形成厚光阻层覆盖的端子区域；光阻层在半透掩膜光罩的半透区所对应的位置，形成薄光阻层覆盖的像素区域；光阻层在半透掩膜光罩的全透区所对应的位置，形成无光阻层覆盖的端子区域；
进行第一次刻蚀，使得无光阻层覆盖的端子区域内第二金属层被刻蚀完，同时像素区域内位于沟道区域上方的薄光阻层被灰化干净，暴露出沟道区域的第二金属层；
进行第二次刻蚀，使无光阻层覆盖的端子区域内半导体材料被刻蚀完。
5.根据权利要求4所述的阵列基板的制造方法，其特征在于：半导体材料为金属氧化物半导体，第二次刻蚀使用的刻蚀液只能刻蚀所述半导体材料，而不能刻蚀第二金属层。
6.一种阵列基板，由权利要求1-5任一所述的阵列基板的制造方法制造的，其包括纵横交错的扫描线和数据线、位于扫描线和数据线交错处的TFT开关、由扫描线和数据线交叉限定的多个像素区域、位于每个像素区域内的像素电极以及位于TFT开关和像素电极之间的第一保护层和第二保护层、位于第一保护层和第二保护层之间的有机绝缘层以及第一接触孔；所述第一接触孔贯穿所述第一保护层、有机绝缘层和第二保护层，所述TFT开关包括与扫描线连接的栅极、与数据线连接的源极以及漏极，所述漏极通过所述第一接触孔与像素电极连接；其特征在于：所述第一接触孔侧壁处的第一保护层形成第一坡度角，所述第一接触孔侧壁处的第二保护层形成第二坡度角，所述第一坡度角小于所述第二坡度角。
7.根据权利要求6所述的阵列基板，其特征在于：所述第一坡度角的大小为20～30°，所述第二坡度角的大小为65～75°。
8.根据权利要求6所述的阵列基板，其特征在于：35°＜第二坡度角-第一坡度角＜55°。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811434044.XA CN109599363B (zh) | 2018-11-28 | 2018-11-28 | 一种阵列基板及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811434044.XA CN109599363B (zh) | 2018-11-28 | 2018-11-28 | 一种阵列基板及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109599363A CN109599363A (zh) | 2019-04-09 |
| CN109599363B true CN109599363B (zh) | 2020-09-04 |
Family
ID=65959103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811434044.XA Expired - Fee Related CN109599363B (zh) | 2018-11-28 | 2018-11-28 | 一种阵列基板及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109599363B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110459475A (zh) * | 2019-07-23 | 2019-11-15 | 南京中电熊猫平板显示科技有限公司 | 一种薄膜晶体管及其制造方法 |
| CN113257738B (zh) * | 2021-06-02 | 2021-10-08 | 苏州华星光电技术有限公司 | 阵列基板的制备方法、阵列基板及显示面板 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100405575C (zh) * | 2006-06-20 | 2008-07-23 | 友达光电股份有限公司 | 形成显示装置的接触孔的方法 |
| CN102683266B (zh) * | 2011-03-16 | 2015-03-18 | 上海中航光电子有限公司 | 显示装置接触孔形成方法 |
| JP5253686B2 (ja) * | 2011-03-30 | 2013-07-31 | シャープ株式会社 | アクティブマトリクス基板、表示装置、およびアクティブマトリクス基板の製造方法 |
| CN103337522B (zh) * | 2013-06-17 | 2016-06-15 | 南京中电熊猫液晶显示科技有限公司 | 一种金属氧化物薄膜晶体管阵列基板及其制造方法 |
-
2018
- 2018-11-28 CN CN201811434044.XA patent/CN109599363B/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN109599363A (zh) | 2019-04-09 |
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