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CN109427898A - 形成半导体器件的方法 - Google Patents

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metal silicide
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许志成
黄鸿仪
张志维
徐志安
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明实施例提供一种形成半导体器件的方法，其包括形成源极/漏极区，以及在真空腔室或真空集群系统中进行选择性沉积以在源极/漏极区上形成金属硅化物层，并且在与源极/漏极区相邻的介电区上形成金属层。该方法还包括选择性地蚀刻真空腔室中的金属层，并且在金属硅化物层上选择性地形成金属氮化物层。在真空腔室或真空集群系统中进行选择性地形成金属氮化物层而没有真空破坏。本发明实施例还提供另外两种形成半导体器件的方法。

Description

形成半导体器件的方法
技术领域
本发明涉及半导体领域，并且具体地，涉及形成半导体的方法。
背景技术
在集成电路的制造中，接触插塞被用于连接到晶体管的源极和漏极区以及栅极。源极/漏极接触插塞通常连接到源极/漏极硅化物区，其通过沉积金属层，并且然后进行退火以使金属层与源极/漏极区的硅反应来形成。然后，进行湿蚀刻以去除金属层的未反应部分。
发明内容
根据本发明的一个方面，提供一种形成半导体器件的方法，包括：形成源极/漏极区；在真空腔室中进行选择性沉积以在所述源极/漏极区上形成金属硅化物层，并且在与所述源极/漏极区相邻的介电区上形成金属层；选择性地蚀刻所述真空腔室中的所述金属层；以及在所述金属硅化物层上选择性地形成金属氮化物层，其中，在所述真空腔室中进行选择性地形成所述金属氮化物层。
根据本发明的另一方面，提供一种形成半导体器件的方法，包括：在半导体鳍的第一部分上方形成栅极堆叠件；在所述半导体鳍的第二部分上外延生长半导体材料；在真空腔室中同时地形成金属层和金属硅化物层，其中，在所述半导体材料上形成所述金属硅化物层；在没有真空破坏的情况下去除所述金属层；在没有真空破坏的情况下在所述金属硅化物层上形成金属氮化硅层；形成覆盖所述金属氮化硅层的第一接触蚀刻停止层(CESL)；以及在所述第一CESL上方形成第一层间电介质。
根据本发明的另一方面，提供一种形成半导体器件的方法，包括：在半导体鳍的第一部分上方形成栅极堆叠件；在所述半导体鳍的第二部分上外延生长半导体材料；使用第一工艺气体同时地形成金属层和金属硅化物层，其中，在所述半导体材料上形成所述金属硅化物层；使用第二工艺气体去除所述金属层，其中，所述第一工艺气体和所述第二工艺气体均包括卤化物；以及使用第三工艺气体在所述金属硅化物层上形成金属氮化物层。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1至图10E是根据一些实施例的晶体管和接触结构的形成中的中间阶段的立体图和横截面图。
图11至图17是根据一些实施例的晶体管和接触结构的形成中的中间阶段的立体图和横截面图。
图18示意性地示出了根据一些实施例的在真空腔室中处理的晶圆。
图19示出了根据一些实施例的用于形成晶体管和接触插塞的工艺流程。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现本发明的不同特征。以下描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在...下面”、“在...下方”、“下部”、“在...上面”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。
根据各种示例性实施例提供一种具有接触结构的晶体管及其形成方法。根据一些实施例示出了晶体管的形成中的中间阶段。讨论了一些实施例的一些变型。贯穿各个视图和说明性实施例，相同的参考标号用于指定相同的元件。
图1至图10E示出了根据本公开的一些实施例的晶体管的形成中的中间阶段的横截面图。图1至图10E中示出的步骤也在图19中示出的工艺流程中示意性地反映。
图1示出了初始结构的立体图。初始结构包括晶圆10，晶圆10进一步包括衬底20。衬底20可以是半导体衬底，半导体衬底可以为硅衬底、硅锗衬底、或由其他半导体材料形成的衬底。衬底20可以掺杂有p型杂质或n型杂质。形成诸如浅沟槽隔离(STI)区的隔离区22从衬底20的顶面延伸到衬底20中。衬底20的位于相邻的STI区22之间的部分称为半导体条24。根据本公开的一些实施例，半导体条24是原始衬底20的部分，并且因此半导体条24的材料与衬底20的材料相同。
根据本公开的可选实施例，半导体条24是通过蚀刻衬底20的在STI区22之间部分而形成凹槽，并且进行外延以在凹槽中再生另一半导体材料形成的替换条。因此，半导体条24由与衬底20的材料不同的半导体材料形成。根据一些示例性实施例，半导体条24由硅锗、硅碳、或III-V族化合物半导体材料形成。根据本公开的一些实施例，半导体条24的部分24A被替换为与底部部分24B的材料不同的半导体材料。例如，部分24A可以由硅锗、硅碳等形成。底部部分24B是原始衬底20的部分，并且由与下面的衬底20的本体部分相同的半导体材料(诸如硅)形成。
STI区22可以包括衬垫氧化物(未示出)，其可以是通过衬底20的表面层的热氧化形成的热氧化物。衬垫氧化物也可以是使用，例如，原子层沉积(ALD)、高密度等离子体化学汽相沉积(HDPCVD)、或化学汽相沉积(CVD)形成的沉积氧化硅层。STI区22还可以包括在衬垫氧化物上方的介电材料，并且介电材料可以使用可流动化学汽相沉积(FCVD)、旋涂等形成。
STI区22是被凹进的，使得半导体条24的一些顶部部分24'突出高于STI区22的其余部分的顶面22A。相应的步骤被示出为图19所示的工艺流程中的步骤202。贯穿整个说明书，顶部部分24'被可选地称为半导体鳍24'或突出鳍24'。可以使用干蚀刻工艺进行蚀刻，其中，HF3和NH3的混合物用作蚀刻气体。在蚀刻工艺期间，可以生成等离子体。也可以包括氩气。根据本公开的可选实施例，使用湿蚀刻工艺进行STI区22的凹进。例如，蚀刻化学品可以包括HF。
参考图2，形成伪栅极堆叠件30。相应的步骤被示出为图19所示的工艺流程中的步骤204。伪栅极堆叠件30的形成包括形成伪栅极介电层32和在伪介电层32上方的伪栅电极层。图案化伪栅电极层以形成伪栅电极34。贯穿说明书，伪栅电极34和下面的伪栅极介电层32的部分组合被称为伪栅极堆叠件30。例如，可以使用多晶硅形成伪栅电极34，并且也可以使用其他材料。伪栅极堆叠件30可以包括可由氮化硅、氧化硅、碳氮化硅、或其多层形成的一个或多个掩模层(未示出)。伪栅极堆叠件30可以横跨在单个或多个突出鳍24’和/或STI区22上方。伪栅极堆叠件30还具有垂直于突出鳍24'的长度方向的长度方向。在图案化伪栅电极层之后，伪栅极介电层32被暴露，并且覆盖突出鳍24'的侧壁和顶面。
接下来，进行蚀刻步骤，并且去除伪栅极介电层32的暴露部分，如图3所示。在伪栅极堆叠件30的侧壁上形成栅极间隔件38。根据本公开的一些实施例，栅极间隔件38由诸如氮化硅、碳氮化硅等的介电材料形成，并且可以具有单层结构或包括多个介电层的多层结构。
接下来，形成源极/漏极区。根据本公开的一些实施例，如图4所示，源极/漏极区形成为覆盖(cladding)源极/漏极区，其中外延半导体区42(包括42A和42B)在暴露的突出鳍24'上外延生长。相应的步骤被示出为图19所示的工艺流程中的步骤206。外延区42A和外延区42B表示用于形成不同类型的FinFET的外延区。取决于所得到的FinFET是p型FinFET还是n型FinFET，随着外延的进行可以原位掺杂p型或n型杂质。例如，外延区42A可以包括硅锗硼(SiGeB)，并且所得的FinFET是p型FinFET。外延区42B可以包括硅磷(SiP)或硅碳磷(SiCP)，并且相应所得到的FinFET是n型FinFET。根据本公开的可选实施例，外延区42由诸如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP的III-V族化合物、它们的组合、或它们的多层形成。当外延区42A和外延区42B由不同的材料形成时，它们以不同的外延工艺形成，并且使用相应的掩模(未示出)以允许在外延区42A和外延区42B中的一个上，但不在另一个上发生外延。
根据可选的实施例，代替在突出鳍24'上直接生长外延区，进行蚀刻步骤(以下称为源极/漏极凹进)以蚀刻突出鳍24'的未被伪栅极堆叠件30和栅极间隔件38覆盖的部分，从而形成凹槽。然后，从凹槽生长外延区42。示例性的所得外延区42如图6E所示。
可以进行注入步骤以将诸如硼或磷的期望的p型或n型杂质注入到突出鳍24'和外延区42A和外延区42B中。突出鳍24'和相应的外延区42A和外延区42B组合地被称为源极/漏极区44。根据本公开的可选实施例，当外延区42原位掺杂有p型或n型杂质时，跳过注入步骤。
图5示出了形成接触蚀刻停止层(CESL)46和层间电介质(ILD)48之后的结构的立体图。相应的步骤被示出为图19所示的工艺流程中的步骤208。根据本公开的一些实施例，可以不形成CESL 46，并且当形成时，CESL 46可以由氮化硅、碳氮化硅等形成。根据本公开的一些实施例，CESL 46没有氧气在其中。例如，可以使用诸如ALD或CVD的共形沉积方法形成CESL 46。ILD 48可以包括使用，例如，FCVD、旋涂、CVD或另一沉积方法形成的介电材料。ILD 48还可以由含氧介电材料形成，其可以是基于氧化硅的，诸如正硅酸乙酯(TEOS)氧化物、等离子体增强CVD(PECVD)氧化物(SiO2)、磷酸硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷酸硅酸盐玻璃(BPSG)等。可以进行诸如化学机械抛光(CMP)或机械研磨的平坦化步骤，以使ILD 48、伪栅极堆叠件30(图4)、和栅极间隔件38的顶面彼此齐平。
在形成CESL 46和ILD 48之后，如图4所示的伪栅极堆叠件30被替换为如图5所示的替换栅极堆叠件50。相应的步骤被示出为图19所示的工艺流程中的步骤210。替换栅极堆叠件50的形成包括进行蚀刻步骤以移除伪栅极堆叠件30(图4)，形成一个或多个栅极介电层，沉积诸如金属层的多个导电层，以及进行诸如CMP或机械研磨的平坦化以去除栅极介电层和金属层的多余部分。如图5所示，所得到的替换栅极堆叠件50包括栅极电介质52和栅电极54。
根据本公开的一些实施例，栅极电介质52包括作为其下部的界面层(未单独地示出的IL)。在突出鳍24’的表面上形成IL。IL可以包括通过突出鳍24'的热氧化、化学氧化工艺或沉积工艺形成诸如氧化硅层的氧化物层。栅极电介质52还可以包括在IL上方的高k介电层(未单独地示出)。高k介电层包括诸如氧化铪、氧化镧、氧化铝、氧化锆、氮化硅等的高k介电材料。高k介电材料的介电常数(k值)高于3.9，并且可以高于约7.0。高k介电层形成为共形层，并且在突出鳍24’的侧壁上以及栅极间隔件38的侧壁上延伸。根据本公开的一些实施例，使用ALD或CVD形成高k介电层。
栅电极54可以包括扩散阻挡层和扩散阻挡层上方的一个(或多个)功函层。扩散阻挡层可以由氮化钛(TiN)形成，其可以(或可以不)掺杂硅。功函层确定栅极的功函数，并且包括由不同材料形成的至少一层或多层。根据相应的FinFET是n型FinFET还是p型FinFET来选择功函层的材料。例如，当FinFET是n型FinFET时，功函层可以包括TaN层和在TaN层上方的钛铝(TiAl)层。当FinFET是p型FinFET时，功函层可以包括TaN层、TaN层上方的TiN层、和TiN层上方的TiAl层。在沉积功函层之后，形成可以是另一TiN层的阻挡层。栅电极54还可以包括可以由铝、钨、或钴形成的填充金属。
在形成替换栅极堆叠件50之后，凹进栅极堆叠件50，随后将硬掩模56填充到所得的凹槽中。硬掩模56由诸如氮化硅的介电材料形成。进行平坦化步骤以将硬掩模56的顶面与ILD 48齐平。
在形成替换栅极50和硬掩模56之后，例如，通过蚀刻去除CESL 46和ILD 48。相应的步骤被示出为图19所示的工艺流程中的步骤212。图6A中示出得到的结构。根据本公开的一些实施例，进行蚀刻以去除整个晶圆10上的所有CESL 46和ILD 48。因此，在蚀刻中，没有形成用于保护CESL 46和ILD 48的一些部分的掩模。外延区42由于去除CESL 46和ILD 48而被暴露。
图6B、图6C、图6D、和图6E示出了图6A所示结构的一些部分的横截面图。在图6A至10E中，附图标号中的每个可以包括字母“A”、“B”、“C”、“D”、或“E”。字母“A”表示相应的附图是立体图，字母“B”、“C”、“D”、和“E”表示相应的图示出了相应立体图所示的结构的横截面图。此外，从与图6A中的包含线A-A的垂直平面相同的平面获得具有字母“B”的附图中显示的横截面图，垂直平面切穿半导体条24和突出鳍24’。字母“B”、“C”、和“D”表示从与相应的立体图中的包含线B-B的垂直平面相同的平面获得的相应的附图。此外，字母“B”、“C”、和“D”表示各个图反映不同的实施例。
参考图6B，示出了STI区22的顶面22A(不在所示的平面中)，并且突出鳍24'将高于顶面22A。源极/漏极区44的详细结构可以在图6C、图6D、和图6E中找到，它们示出了根据各个实施例的源极/漏极区44的结构。
图6C示出了覆盖源极/漏极区44的横截面图，覆盖源极/漏极区44包括在突出鳍24'上生长的外延半导体区42。根据本公开的一些实施例，突出鳍24'是原始衬底的剩余部分，并且因此突出鳍24'的材料与下面的衬底20的本体部分的材料相同。
图6D示出了覆盖源极/漏极区44的横截面图，覆盖源极/漏极区44包括在突出鳍24'上生长的外延半导体区42。根据本公开的一些实施例，突出鳍24'从原始衬底再生长，并且因此突出鳍24'的材料与下面的衬底20的本体部分的材料不同。从在STI区之间形成的凹槽再生长的再生长半导体材料被标记为半导体区25。
图6E示出了再生长源极/漏极区44的横截面图，再生长源极/漏极区44包括从蚀刻突出鳍之后形成的凹槽生长的外延半导体区42。所得到的源极/漏极区44可以包括刻面。根据一些实施例，如半导体区25所示形成替换鳍，并且再次被凹进。因此，从半导体区25生长外延区42。
图7A至图9E示出了根据一些实施例的源极/漏极硅化物区和金属氮化物的形成中的立体图和横截面图。可以在诸如沉积工具的相同的生产工具中进行图7A至图9E所示的步骤，并且可以在生产工具中的相同的真空环境中进行图7A至图9E所示的步骤。例如，图18示意性地示出了沉积工具61中的真空腔室60。真空腔室60可被抽真空以提供真空环境。卡盘62位于真空腔室60中。为了进行图7A至图9E所示的步骤，将晶圆10放置在卡盘62上。图7A至图9E所示的步骤可以在从图7A所示的步骤开始的时间开始并在图9A所示的步骤结束的时间结束的时间段内没有发生真空破坏的情况下进行。通过在这些工艺步骤期间保持真空，诸如半导体区和金属区的暴露的部件不会受到氧化。因此，不需要除去(不存在的)氧化物。
在将晶圆10放入生产工具(图18)中之后，通过抽真空图18中的真空腔室60(或包括共享共同真空环境的多个真空腔室的集群系统)形成真空环境。然后，进行被称为原位清洗的清洗步骤。原位清洗步骤去除了在图6A、图6B、图6C、图6D、和图6E中所示的源极/漏极区44的表面上形成的不需要的氧化物。取决于源极/漏极区44的材料，去除的氧化物可以是氧化硅、氧化硅锗等。根据本公开的一些实施例，使用包括NF3和NH3的工艺气体的混合物，或HF和NH3的混合物进行清洗。
在清洗步骤之后，在与清洗步骤相同的真空环境中进行原位选择性沉积。相应的步骤被示出为图19所示的工艺流程中的步骤214。因此，在清洗之后，在源极/漏极区44的表面上不产生新的氧化物。所得到的结构在图7A、图7B、图7C、图7D、和图7E中示出。根据本公开的一些实施例，使用包括金属卤化物(诸如TiCl4)和氢气(H2)的工艺气体进行原位选择性沉积。根据本公开的一些实施例，TiCl4的流速在约5sccm至约15sccm之间的范围内，并且氢气的流速在约30sccm至约70sccm之间的范围内。功率可以在约200瓦至约500瓦之间的范围内。沉积温度可以在约400℃和约500℃之间的范围内。取决于所需沉积层的厚度，选择性沉积可以持续约40秒至约60秒之间。在选择性沉积期间，等离子体被打开。
选择性沉积是选择性的，因为在源极/漏极区44上，沉积的是金属硅化物层64，其由金属的沉积以及金属和源极/漏极区44的表面层的硅化反应形成的。这是由于包括升高的沉积温度和合适的沉积速率的适当的工艺条件。另一方面，在包括栅极间隔件38、硬掩模56、和STI区22的介电层的表面上，形成未被硅化的金属层(诸如钛层)66。金属硅化物层64的形成和金属层66的形成是同时发生的。根据本公开的一些实施例，金属硅化物层64具有在约2nm至约8nm范围内的厚度T1，并且金属层66的厚度T2在约0.5nm至约5nm的范围内。形成方法可以包括原子层沉积(ALD)、化学汽相沉积(CVD)等。
图7B、图7C、图7D、和图7E示出了根据各个实施例的源极/漏极区44和金属硅化物层64的横截面图。在源极/漏极区44的顶面和侧壁上形成金属硅化物层64。金属硅化物层64的形状取决于下面的源极/漏极区44的形状。在STI区22的顶面上可以具有形成的金属层66的一些小而薄的部分。钛66的这些部分的厚度不均匀。
在原位选择性沉积之后，在与原位选择性沉积相同的真空环境中进行原位选择性蚀刻步骤。相应的步骤被示出为图19所示的工艺流程中的步骤216。图8A、图8B、图8C、图8D、和图8E中示出了所得到的结构。根据本公开的一些实施例，使用包括金属卤化物(诸如TiCl4)、氢气(H2)、和氩气的蚀刻气体进行原位选择性蚀刻。应该注意，如果金属层66由除钛之外的其它金属形成，则蚀刻气体中的金属卤化物可以改变为不同的卤化物(或金属卤化物)。例如，可以根据一些实施实施例使用HCl。根据本公开的一些实施例，TiCl4的流速在约20sccm至约30sccm之间的范围内，氢气的流速在约1,100sccm至约1,500sccm之间的范围内，以及氩气的流速在约1,100sccm至约1,500sccm之间的范围内。晶圆10在选择性蚀刻期间被加热，并且晶圆的温度可以在约400℃和约500℃之间的范围内。在选择性蚀刻期间，可以关闭等离子体。
在选择性蚀刻期间，蚀刻如图7A和图7B所示的金属层66。另一方面，金属硅化物层64未被蚀刻。结果，栅极间隔件38和硬掩模56再次被暴露出。
根据一些实施例，用于选择性沉积和选择性蚀刻的工艺气体是常见的。例如，可以在选择性沉积和选择性蚀刻中使用TiCl4和氢气。根据这些实施例，可以打开等离子体以导致选择性沉积，同时可以关闭等离子体以导致选择性蚀刻。而且，选择性沉积和选择性蚀刻之间改变诸如工艺气体的流速的工艺条件。
图8B、图8C、图8D、和图8E示出了源极/漏极区44和金属硅化物层64的横截面图。根据本公开的一些实施例，去除STI区22的顶面上的所有金属层66。根据可选实施例，金属层66的较厚部分(参见图7C、图7B、和图7D)可以具有一些残留部分留在STI区22的顶面。然而，残留部分是不连续的，并且因此将不影响所得FinFET的电性能。
在选择性蚀刻之后，在与选择性蚀刻步骤相同的真空环境中进行原位氮化。相应的步骤被示出为图19所示的工艺流程中的步骤218。图9A、图9B、图9C、图9D、和图9E中示出了所得到的结构。根据本公开的一些实施例，使用诸如氨(NH3)的含氮工艺气体进行原位氮化。根据本公开的一些实施例，氨的流速在约3,000sccm至约5,000sccm之间的范围内。功率可以在约400瓦至约600瓦之间的范围内。沉积温度可以在约400℃和约500℃之间的范围内。取决于期望的氮化物层的厚度和金属硅化物层64的厚度，氮化可以在约15秒至约25秒之间持续。
选择性氮化导致金属硅化物层64的顶表面层被氮化以形成氮化硅钛层68，其可以是氮化钛硅(TiSiN)层。金属硅化物层64的底层保持不被氮化，并且不含氮。根据本公开的一些实施例，剩余的金属硅化物层64的厚度T1'在约2nm至约7nm的范围内，并且氮化硅钛(titanium silicon nitride)层68的厚度T3在约1nm和约3nm的范围内。观察到，由于氮化硅钛层68通过氮化钛硅化物层64形成，所以在金属硅化物层64上，而不是在诸如STI区22、栅极间隔件38、和硬掩模56的介电材料上形成金属氮化硅层68。
图9B、图9C、图9D、和图9E示出了根据各个实施例的源极/漏极区44、金属硅化物层64、和金属氮化硅层68的横截面图。如图9B、图9C、图9D、和图9E所示，金属氮化硅层68包裹环绕金属硅化物层64。
图10A、图10B、图10C、图10D和图10E示出了CESL 70、ILD 72、和接触插塞74的形成。相应的步骤被示出为图19所示的工艺流程中的步骤220和222。因此形成FinFET 76。CESL 70和ILD 72的形成可以包括在整个晶圆10上形成毯式CESL层并且延伸到栅极间隔件38之间的间隙中，用ILD 72填充剩余的间隙，并且进行诸如CMP或机械研磨的平坦化。CESL70可以由选自用于形成CESL 46(图5)的同一组候选材料的材料形成，并且ILD 72可以由选自用于形成ILD 48的同一组候选材料的材料形成(图5)。CESL 70是可以通过，例如，ALD形成的共形层。因此，CESL 70包裹环绕间隙中的所有暴露表面。
然后，蚀刻ILD 72和CESL 70以形成接触开口(由如图10A、图10B、图10C、图10D、和图10E所示的接触插塞74填充)。因此，金属氮化硅层68暴露于接触开口。接下来，接触开口用导电材料填充以形成接触塞74。根据本公开的一些实施例，接触插塞74的形成包括：毯式沉积延伸到接触开口中的共形阻挡层(未单独地示出)，并且在阻挡层上方沉积金属材料并填充剩余的接触开口。阻挡层可以由氮化钛或氮化钽形成。该金属材料可以由钴、钨、铝等形成。然后，进行平坦化以去除阻挡层和金属材料的多余部分。根据可选实施例，接触插塞74包括诸如钴、钨、铝的金属材料，并且不包括阻挡层。
图10B、图10C、图10D、和图10E示出了根据一些实施例的CESL 70、ILD 72、和接触插塞74的横截面图。如图10B、图10C、图10D、和图10E所示，金属硅化物区64和金属氮化硅层68包裹环绕相应的源极/漏极区44，而接触插塞74与相应的金属氮化硅层68的一些部分的，但不是全部，的顶面接触。
在图1至图10E所示的实施例中，在形成CESL 70和ILD 72之前形成金属硅化物区64和金属氮化硅层68。另一方面，CESL 46和ILD 48(图5)是从最终结构中移除的牺牲部件。根据可选实施例，可以在形成最终结构中留下的CESL 46和ILD 48之后形成金属硅化物区64和金属氮化硅层68。图11至图16示出了根据本发明的一些实施例的晶体管的形成中的中间阶段的立体图和横截面图。除非另有说明，否则这些实施例中的组件的材料和形成方法与相似组件基本上相同，在图1至图10E中示出的实施例中，相同组件由相同的参考标号表示。因此，关于图11至图16中示出的组件的形成工艺和材料的细节可以在图1至图10E中示出的实施例的讨论中找到。
这些实施例的初始步骤与图1至图5中示出的步骤基本相同。图11示出了作为示例的所得结构(与图5中相同的结构)，其中，CESL 46和ILD 48形成为覆盖源极/漏极区44。应当理解，源极/漏极区44可以具有诸如图6C、图6D、和图6E所示的结构的各种结构。接下来，参考图12，通过蚀刻ILD 48和CESL 46形成接触开口78。因此，源极/漏极区44被暴露。
根据本公开的可选实施例，代替生长源极/漏极区44到高于突出鳍24'的顶面的水平，进行凹进以蚀刻突出鳍24'。线27示意性地示出了凹进的鳍24'的顶面。在凹进的鳍24'上进行注入以形成凹进的源极/漏极区44。根据这些实施例，不形成外延半导体区42。
图13至图17示出了根据一些实施例的选择性沉积、选择性蚀刻、和选择性氮化中的中间阶段的横截面图。根据本公开的一些实施例，图13至图15(以及可能的图16)所示的工艺步骤在如图18所示的真空腔室60的相同的真空环境中原位进行，并且在进行这些工艺步骤的整个时间段内没有真空破坏。注意，图13至图17示出了与包含图12中的线A'-A'的垂直平面相同的垂直平面中的横截面图。垂直平面B'-B'中的横截面图(图12)将类似于与用标号7C/7D/7E、8C/8D/8E、和9C/9D/9E标识的附图中所示的结构，并且因此不再赘述。
参考图13，进行原位选择性沉积以在源极/漏极区44的暴露表面上同时形成金属硅化物层(其可以是硅化钛层)64。根据一些实施例，如图12和图13所示，半导体区42的外延导致金属硅化物层64的顶面高于突出鳍24'的顶面。
根据其中未形成外延半导体区42(图12)并且突出鳍24'被凹进至水平27(图12)的实施例，金属硅化物层64的形状将类似于用虚线67示出的区域，并且金属层66将进一步向下延伸到栅极间隔件38的底端。
接下来，进行原位选择性蚀刻，并且因此蚀刻金属层66。留下金属硅化物层64。图14中示出得到的结构。图15示出了形成金属氮化硅层68的原位选择性氮化。根据本公开的一些实施例，进行退火以改变金属硅化物的相位，使得所得到的金属硅化物层64的电阻降低。退火还可以在用于选择性沉积、选择性蚀刻、和选择性氮化的相同的真空腔室中原位进行。
在退火之后，可以沉积可以是氮化钛层的金属氮化物层80，如图16所示。根据本公开的一些实施例，在与选择性沉积、选择性蚀刻、选择性氮化、和退火相同的工艺腔室中原位进行沉积(其间没有真空破坏)。根据本公开的其他实施例，在真空破坏之后和在不同的工艺腔室中进行金属氮化物层80的沉积。金属氮化物层80是共形的，并且延伸到相邻栅极堆叠件之间的间隙中。金属氮化物层80的底面接触金属硅化物层68。
图17示出了用填充金属82填充剩余的间隙，以及用于去除填充金属82和金属氮化物层80的多余部分的平坦化步骤。填充金属82和金属氮化物层80组合称为具有与图10A、图10B、图10C、图10D、和图10E所示相似的形状的接触插塞。
本发明的实施例具有一些有利的特征。在常规的硅化物形成工艺中，首先沉积金属层，接着进行退火处理以形成硅化物，其中,金属层的一些部分与源极/漏极区反应以形成硅化物。然后，去除金属层的未反应部分，这可能涉及使用过氧化物的湿蚀刻。这导致金属硅化物的一些部分被氧化，并且在形成金属氮化物层之前需要除去所得到的氧化物。然而，去除氧化物导致金属硅化物的损失，特别地因为金属硅化物通常富含金属，并且因此金属硅化物的性质接近于金属。然而，在本公开的实施例中，通过使用原位进行的选择性沉积、选择性蚀刻、和选择性氮化，在金属硅化物上不发生氧化，并且不需要去除氧化物。因此，避免了由于氧化物去除引起的金属硅化物的损失。
根据本公开的一些实施例，一种方法包括形成源极/漏极区，并且在真空腔室中预先形成选择性沉积以在源极/漏极区上形成金属硅化物层，以及在与源极/漏极区相邻的介电区上形成金属层。该方法还包括选择性地蚀刻真空腔室中的金属层，并且在金属硅化物层上选择性地形成金属氮化物层。在真空腔室中进行选择性地形成金属氮化物层。在一个实施例中，原位进行选择性沉积和选择性蚀刻金属层而没有真空破坏。在一个实施例中，原位进行选择性地蚀刻金属层和选择性地形成金属氮化物层而在其间没有真空破坏。在一个实施例中，金属硅化物层和金属层是使用相同的工艺气体同时形成的。在一个实施例中，选择性地形成金属氮化物层包括氮化金属硅化物层的表面层。在一个实施例中，使用包含金属卤化物的工艺气体进行选择性沉积。在一个实施例中，使用包含金属卤化物的工艺气体进行选择性蚀刻。在一个实施例中，在约400℃和约500℃之间的升高的温度下进行选择性沉积。
根据本公开的一些实施例，一种方法包括在半导体鳍的第一部分上方形成栅极堆叠件；在半导体鳍的第二部分上外延生长半导体材料；在真空腔室中同时形成金属层和金属硅化物层，并且在半导体材料上形成金属硅化物层；无真空破坏，去除金属层；没有真空破坏，在金属硅化物层上形成金属氮化硅层；形成覆盖金属氮化硅层的第一CESL；以及在第一CESL上方形成第一层间电介质。在一个实施例中，该方法还包括在同时形成金属层和金属硅化物层之前，形成覆盖该半导体材料的第二CESL和第二层间电介质；以及去除在半导体鳍的第一部分上方的伪栅极堆叠件，其中，在由伪栅极堆叠件留下的凹槽中形成栅极堆叠件。在一个实施例中，使用包含TiCl4的工艺气体进行同时形成金属层和金属硅化物层。在一个实施例中，使用包含TiCl4的另外的工艺气体来进行去除金属层。在一个实施例中，该方法还包括蚀刻第一CESL和第一层间电介质以形成接触开口；并且用接触插塞填充接触开口。在一个实施例中，金属层和金属硅化物层分别包括钛层和钛硅化物层。
根据本公开的一些实施例，一种方法包括在半导体鳍的第一部分上方形成栅极堆叠件；在半导体鳍的第二部分上外延生长半导体材料；使用第一工艺气体同时形成金属层和金属硅化物层，并且在半导体材料上形成金属硅化物层；使用第二工艺气体去除金属层，其中，第一工艺气体和第二工艺气体均包括卤化物；以及使用第三工艺气体在金属硅化物层上形成金属氮化物层。在一个实施例中，第一工艺气体和第二工艺气体中的每一个包括金属卤化物。在一个实施例中，第一工艺气体和第二工艺气体包括相同的金属卤化物。在一个实施例中，金属层包括钛，并且第一工艺气体和第二工艺气体均包括TiCl4。在一个实施例中，形成金属氮化物层包括将金属硅化物层的表面层转变成金属氮化硅层。在一个实施例中，在相同的工艺腔室中进行同时形成金属层和金属硅化物层，去除金属层、以及形成金属氮化物层。
根据本公开的一些实施例，一种方法包括在半导体鳍的第一部分上方形成伪栅极堆叠件；在伪栅极堆叠件的侧壁上形成栅极间隔件；在半导体鳍的第二部分上外延生长半导体材料；形成覆盖半导体材料的第一层间电介质；用替换栅极堆叠件代替伪栅极堆叠件；去除第一层间电介质以再次暴露出半导体材料；在真空腔室中，清洗半导体材料；在真空腔室中，在半导体材料上选择性地形成金属硅化物层；以及在金属硅化物层上方形成金属氮化硅层，以及在金属氮化硅层的形成完成时，金属硅化物层的金属不会在栅极间隔件上延伸。在一个实施例中，形成金属硅化物层的同时，在栅极间隔件上形成金属层。在一个实施例中，该方法还包括选择性地蚀刻真空腔室中的金属层。
根据本公开的一些实施例，一种方法包括在半导体鳍的第一部分上方形成伪栅极堆叠件；在伪栅极堆叠件的侧壁上形成栅极间隔件；在半导体鳍的第二部分上外延生长半导体材料；形成覆盖半导体材料的第一层间电介质；用替换栅极堆叠件代替伪栅极堆叠件；去除第一层间电介质以再次暴露半导体材料；在真空腔室中，在半导体材料上选择性地形成金属硅化物层；并且在真空腔室中，在金属硅化物层上方形成金属氮化硅层，其中，在选择性地形成金属硅化物层和形成金属氮化硅层之间不发生真空破坏。在一个实施例中，使用与工艺气体相同的卤化物进行选择性地形成金属硅化物层和形成金属氮化硅层。在一个实施例中，使用TiCl4作为工艺气体进行选择性地形成金属硅化物层和形成金属氮化硅层。
根据本公开的一些实施例，一种方法包括在半导体鳍的一部分上外延生长半导体材料；形成覆盖半导体材料的层间电介质；去除层间电介质以再次暴露出半导体材料；在真空腔室中，在半导体材料上选择性地形成金属硅化物层；并且在真空腔室中，氮化金属硅化物层的表面层以形成金属氮化硅层。在一个实施例中，该方法还包括在形成层间电介质和去除层间电介质之间，用替换栅极堆叠件替换半导体鳍的部分上的伪栅极堆叠件。在一个实施例中，在选择性地形成金属硅化物层和氮化金属硅化物层的表面层之间不发生真空破坏。在一个实施例中，当形成金属硅化物层时，在与半导体材料相邻的介电材料上形成金属层。
根据本发明的一个方面，提供一种形成半导体器件的方法，包括：形成源极/漏极区；在真空腔室中进行选择性沉积以在所述源极/漏极区上形成金属硅化物层，并且在与所述源极/漏极区相邻的介电区上形成金属层；选择性地蚀刻所述真空腔室中的所述金属层；以及在所述金属硅化物层上选择性地形成金属氮化物层，其中，在所述真空腔室中进行选择性地形成所述金属氮化物层。
根据本发明的一个实施例，选择性沉积和选择性蚀刻所述金属层被原位进行而其间没有真空破坏。
根据本发明的一个实施例，选择性地蚀刻所述金属层和选择性地形成所述金属氮化物层被原位进行而在其间没有真空破坏。
根据本发明的一个实施例，使用相同的工艺气体同时形成所述金属硅化物层和所述金属层。
根据本发明的一个实施例，选择性地形成所述金属氮化物层包括氮化所述金属硅化物层的表面层。
根据本发明的一个实施例，使用包含金属卤化物的工艺气体进行所述选择性沉积。
根据本发明的一个实施例，使用包含金属卤化物的工艺气体进行所述选择性蚀刻。
根据本发明的一个实施例，在约400℃和约500℃之间的升高的温度下进行所述选择性沉积。
根据本发明的另一方面，提供一种形成半导体器件的方法，包括：在半导体鳍的第一部分上方形成栅极堆叠件；在所述半导体鳍的第二部分上外延生长半导体材料；在真空腔室中同时地形成金属层和金属硅化物层，其中，在所述半导体材料上形成所述金属硅化物层；在没有真空破坏的情况下去除所述金属层；在没有真空破坏的情况下在所述金属硅化物层上形成金属氮化硅层；形成覆盖所述金属氮化硅层的第一接触蚀刻停止层(CESL)；以及在所述第一CESL上方形成第一层间电介质。
根据本发明的一个实施例，方法还包括：在同时形成所述金属层和所述金属硅化物层之前，形成覆盖所述半导体材料的第二CESL和第二层间电介质；以及去除所述半导体鳍的所述第一部分上方的伪栅极堆叠件，其中，在由所述伪栅极堆叠件剩下的凹槽中形成所述栅极堆叠件。
根据本发明的一个实施例，使用包含TiCl4的工艺气体进行同时形成所述金属层和所述金属硅化物层。
根据本发明的一个实施例，使用包含TiCl4的附加的工艺气体进行去除所述金属层。
根据本发明的一个实施例，方法还包括：蚀刻所述第一CESL和所述第一层间电介质以形成接触开口；以及用接触插塞填充所述接触开口。
根据本发明的一个实施例，所述金属层和所述金属硅化物层分别包括钛层和钛硅化物层。
根据本发明的另一方面，提供一种形成半导体器件的方法，包括：在半导体鳍的第一部分上方形成栅极堆叠件；在所述半导体鳍的第二部分上外延生长半导体材料；使用第一工艺气体同时地形成金属层和金属硅化物层，其中，在所述半导体材料上形成所述金属硅化物层；使用第二工艺气体去除所述金属层，其中，所述第一工艺气体和所述第二工艺气体均包括卤化物；以及使用第三工艺气体在所述金属硅化物层上形成金属氮化物层。
根据本发明的一个实施例，所述第一工艺气体和所述第二工艺气体中的每一个包括金属卤化物。
根据本发明的一个实施例，所述第一工艺气体和所述第二工艺气体包括相同的金属卤化物。
根据本发明的一个实施例，所述金属层包括钛，并且所述第一工艺气体和所述第二工艺气体均包括TiCl4。
根据本发明的一个实施例，形成所述金属氮化物层包括将所述金属硅化物层的表面层转变成金属氮化硅层。
根据本发明的一个实施例，在相同的工艺腔室中进行同时地形成所述金属层和所述金属硅化物层，去除所述金属层，以及形成所述金属氮化物层。
以上论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
形成源极/漏极区；
在真空腔室中进行选择性沉积以在所述源极/漏极区上形成金属硅化物层，并且在与所述源极/漏极区相邻的介电区上形成金属层；
选择性地蚀刻所述真空腔室中的所述金属层；以及
在所述金属硅化物层上选择性地形成金属氮化物层，其中，在所述真空腔室中进行选择性地形成所述金属氮化物层。
2.根据权利要求1所述的方法，其中，选择性沉积和选择性蚀刻所述金属层被原位进行而其间没有真空破坏。
3.根据权利要求1所述的方法，其中，选择性地蚀刻所述金属层和选择性地形成所述金属氮化物层被原位进行而在其间没有真空破坏。
4.根据权利要求1所述的方法，其中，使用相同的工艺气体同时形成所述金属硅化物层和所述金属层。
5.根据权利要求1所述的方法，其中，选择性地形成所述金属氮化物层包括氮化所述金属硅化物层的表面层。
6.根据权利要求1所述的方法，其中，使用包含金属卤化物的工艺气体进行所述选择性沉积。
7.根据权利要求1所述的方法，其中，使用包含金属卤化物的工艺气体进行所述选择性蚀刻。
8.根据权利要求1所述的方法，其中，在400℃和500℃之间的升高的温度下进行所述选择性沉积。
9.一种形成半导体器件的方法，包括：
在半导体鳍的第一部分上方形成栅极堆叠件；
在所述半导体鳍的第二部分上外延生长半导体材料；
在真空腔室中同时地形成金属层和金属硅化物层，其中，在所述半导体材料上形成所述金属硅化物层；
在没有真空破坏的情况下去除所述金属层；
在没有真空破坏的情况下在所述金属硅化物层上形成金属氮化硅层；
形成覆盖所述金属氮化硅层的第一接触蚀刻停止层(CESL)；以及
在所述第一接触蚀刻停止层上方形成第一层间电介质。
10.一种形成半导体器件的方法，包括：
在半导体鳍的第一部分上方形成栅极堆叠件；
在所述半导体鳍的第二部分上外延生长半导体材料；
使用第一工艺气体同时地形成金属层和金属硅化物层，其中，在所述半导体材料上形成所述金属硅化物层；
使用第二工艺气体去除所述金属层，其中，所述第一工艺气体和所述第二工艺气体均包括卤化物；以及
使用第三工艺气体在所述金属硅化物层上形成金属氮化物层。
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