Nothing Special   »   [go: up one dir, main page]

CN109426627B - 数据存储装置及其操作方法 - Google Patents

数据存储装置及其操作方法 Download PDF

Info

Publication number
CN109426627B
CN109426627B CN201810079489.4A CN201810079489A CN109426627B CN 109426627 B CN109426627 B CN 109426627B CN 201810079489 A CN201810079489 A CN 201810079489A CN 109426627 B CN109426627 B CN 109426627B
Authority
CN
China
Prior art keywords
descriptor
interrupt
read
generation unit
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810079489.4A
Other languages
English (en)
Other versions
CN109426627A (zh
Inventor
朴振
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mimi Ip Co ltd
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN109426627A publication Critical patent/CN109426627A/zh
Application granted granted Critical
Publication of CN109426627B publication Critical patent/CN109426627B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0875—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with dedicated cache, e.g. instruction or stack
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1642—Handling requests for interconnection or transfer for access to memory bus based on arbitration with request queuing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G06F2212/1024—Latency reduction
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/45—Caching of specific data in cache memory
    • G06F2212/452—Instruction code
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7202—Allocation control and policies
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7203—Temporary buffering, e.g. using volatile buffer or dedicated buffer blocks

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Electrotherapy Devices (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

本发明提供一种数据存储装置，其包括：控制器，包括适于生成描述符的描述符生成单元以及适于基于描述符生成命令的存储器控制器；以及非易失性存储器装置，其包括单元区域，并且适于响应于从存储器控制器传输的第一读取命令，从单元区域读取第一数据并缓冲第一数据，以及响应于从存储器控制器传输的第一缓存输出命令将第一数据输出到控制器。描述符生成单元将中断描述符传输到存储器控制器。存储器控制器基于中断描述符生成用于描述符生成单元的中断，并且根据描述符生成单元对中断的指令将第一缓存输出命令传输到非易失性存储器装置。

Description

数据存储装置及其操作方法
相关申请的交叉引用
本申请要求于2017年8月28日提交的申请号为10-2017-0108792的韩国申请的优先权，其通过引用整体并入本文。
技术领域
各个实施例总体涉及一种数据存储装置，并且更特别地，涉及一种包括非易失性存储器装置的数据存储装置。
背景技术
数据存储装置可以被配置为响应于来自外部装置的写入请求来存储从外部装置提供的数据。并且，数据存储装置可以被配置为响应于来自外部装置的读取请求向外部装置提供存储的数据。外部装置是能够处理数据的电子装置并且可以包括计算机、数码相机或移动电话。数据存储装置可以通过内置在外部装置中来操作，或者可以通过独立地制造并且然后联接到外部装置来操作。
发明内容
在实施例中，一种数据存储装置可以包括：控制器，其包括：描述符生成单元，其适于生成描述符；以及存储器控制器，其适于基于描述符生成命令；以及非易失性存储器装置，其包括单元区域，并且适于响应于从存储器控制器传输的第一读取命令从单元区域读取第一数据并缓冲第一数据，以及响应于从存储器控制器传输的第一缓存输出命令将第一数据输出到控制器，其中描述符生成单元将中断描述符传输到存储器控制器，并且其中存储器控制器基于中断描述符生成用于描述符生成单元的中断，并且根据描述符生成单元对中断的指令将第一缓存输出命令传输到非易失性存储器装置。
在实施例中，一种数据存储装置的操作方法可以包括：由存储器控制器基于第一读取描述符将第一读取命令传输到非易失性存储器装置；由非易失性存储器装置响应于第一读取命令从单元区域读取第一数据并且缓冲第一数据；由存储器控制器基于中断描述符生成用于描述符生成单元的中断；由存储器控制器根据描述符生成单元对中断的指令，将第一缓存输出命令传输到非易失性存储器装置；以及由非易失性存储器装置响应于第一缓存输出命令输出第一数据。
附图说明
通过参照附图描述本发明的各个实施例，本发明的以上和其它特征及优点对于本发明所属领域的技术人员将变得更加显而易见，其中：
图1是示出根据实施例的数据存储装置的示例的框图。
图2是用于帮助描述根据实施例的非易失性存储器装置同时执行读取操作和缓存输出操作的方法的简图的示例。
图3是用于帮助描述根据实施例的非易失性存储器装置执行缓存输出操作的方法的简图的示例。
图4是用于帮助描述根据实施例的数据存储装置的操作方法的简图的示例。
图5是示出包括根据实施例的固态硬盘(SSD)的数据处理系统的示图。
图6是示出包括根据实施例的数据存储装置的数据处理系统的简图。
图7是示出包括根据实施例的数据存储装置的数据处理系统的简图。
图8是示出包括根据实施例的数据存储装置的网络系统的简图。
图9是示出包括在根据实施例的数据存储装置中的非易失性存储器装置的框图。
具体实施方式
在下文中，将通过本发明的示例性实施例并参照附图来描述根据本发明的数据存储装置及其操作方法。然而，本发明可以以不同的形式体现并且不应被解释为限于本文阐述的实施例。相反，提供这些实施例来详细描述本发明，以使本发明所属领域的技术人员可以实施本发明的技术构思。
应当理解的是，本发明的实施例不限于附图中所示的细节，并且附图不一定按比例绘制，并且在一些情况下可能会夸大比例，以便更清楚地描绘本发明的某些特征。虽然使用特定术语，但是应当理解的是，使用的术语仅用于描述特定实施例，并不旨在限制本发明的范围。
将进一步理解的是，当一个元件被称为“连接至”或“联接至”另一元件时，它可以直接在其它元件上、连接至或联接至其它元件，或可存在一个或多个中间元件。另外，也将理解的是，当元件被称为在两个元件“之间”时，两个元件之间可以仅有该元件或也可存在一个或多个中间元件。
当短语“......和......中的至少一个”在本文中与项目列表一起使用时，是指列表中的单个项目或列表中的多个项目的任何组合。例如，“A、B和C中的至少一个”是指只有A，或只有B，或只有C，或A、B和C的任何组合。
如本文使用的术语“或”是指两个或更多个可选方案中的一个，而不是两者，也不是其任何组合。
如本文使用的，单数形式也旨在包括复数形式，除非上下文另有清楚地说明。将进一步理解的是，当在该说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，这些术语指定阐述的元件的存在而不排除一个或多个其它元件的存在或增加。如本文使用的，术语“和/或”包括一个或多个相关的所列项目的任何一个和所有组合。
除非另有限定，否则本文所使用的包括技术术语和科学术语的所有术语具有与本发明所属领域中普通技术人员基于本公开所通常理解的含义相同的含义。将进一步理解的是，诸如在常用词典中限定的那些术语的术语应被理解为具有与它们在本公开的上下文和相关领域中的含义一致的含义并且将不以理想化或过于正式的意义来解释，除非本文明确地限定。
在以下描述中，为了提供本发明的全面理解，阐述了许多具体细节。本发明可在没有一些或全部这些具体细节的情况下被实施。在其它情况下，为了不使本发明不必要模糊，未详细地描述公知的进程结构和/或进程。
也注意的是，在一些情况下，对相关领域的技术人员显而易见的是，结合一个实施例描述的也被称为特征的元件可单独使用或与另一实施例的其它元件结合使用，除非另有明确说明。
在下文中，将参照附图详细地描述本发明的各个实施例。
图1是示出根据实施例的数据存储装置100的示例的框图。
数据存储装置100可以被配置为响应于来自主机装置的写入请求来存储从主机装置提供的数据。并且，数据存储装置100可以被配置为响应于来自主机装置的读取请求向主机装置提供存储的数据。
数据存储装置100可以通过以下配置：个人计算机存储卡国际协会(PCMCIA)卡、标准闪存(CF)卡、智能媒体卡、记忆棒、各种多媒体卡(MMC、eMMC、RS-MMC和微型MMC)、各种安全数字卡(SD、迷你SD和微型SD)、通用闪存(UFS)、固态硬盘(SSD)等。
数据存储装置100可以包括控制器110和非易失性存储器装置120。
控制器110可以控制数据存储装置100的一般操作。控制器110可以响应于从主机装置传输的写入请求将数据存储在非易失性存储器装置120中，并且可以响应于从主机装置传输的读取请求来读取存储在非易失性存储器装置120中的数据并且将读取的数据传输到主机装置。
控制器110可以包括处理器111、描述符生成单元112和存储器控制器113。
处理器111可以根据主机装置的访问请求控制描述符生成单元112生成适当的描述符。为了执行数据存储装置100的内部管理操作而不管主机装置的访问请求，处理器111可以控制描述符生成单元112生成适当的描述符。内部管理操作是待被执行以延长数据存储装置100的使用寿命并且保持数据存储装置100的最优操作性能的操作，并且可以包括例如垃圾收集操作、磨损均衡操作、读取回收操作等。
描述符生成单元112可以根据处理器111的控制将描述符提供给存储器控制器113。描述符可以是对待传输到非易失性存储器装置的命令的描述。传输到存储器控制器113的描述符可以被存储在存储器控制器113的执行队列TQ中。
根据实施例，执行队列TQ可以单独地被定位在存储器控制器113外部。描述符生成单元112可以将描述符存储在外部执行队列TQ中，并且可以控制存储器控制器113参考存储在执行队列TQ中的描述符。在以下描述中，描述符生成单元112将描述符传输到存储器控制器113的操作可以被解释为将描述符存储在单独的执行队列TQ中以允许存储器控制器113参考描述符的操作。
如稍后将描述，描述符生成单元112可以生成例如读取描述符、缓存输出描述符和中断描述符。
描述符生成单元112可以包括暂停(suspension)队列SQ。暂停队列SQ可以使缓存输出描述符排队。描述符生成单元112可以生成读取描述符和缓存输出描述符以获得存储在非易失性存储器装置120中的数据，将读取描述符传输到存储器控制器113，并且使缓存输出描述符在暂停队列SQ中排队。
当安排(schedule)针对非易失性存储器装置120的后续第二读取操作时，暂停队列SQ中排队的缓存输出描述符可以在第二读取描述符之后被传输到执行队列TQ，其中第二读取描述符在第一读取描述符之后。进一步地，暂停队列SQ中排队的缓存输出描述符可保持在暂停队列SQ中排队，直到由存储器控制器113生成中断为止。
根据实施例，暂停队列TQ可以单独地被定位在描述符生成单元112外部。
存储器控制器113可以基于以先进先出(FIFO)方式工作的执行队列TQ中排队的描述符来生成命令，并且可以将命令传输到非易失性存储器装置120。
详细地，存储器控制器113可以基于读取描述符来生成读取命令，并且将读取命令传输到非易失性存储器装置120。非易失性存储器装置120可以响应于读取命令从单元区域121读取数据并且将数据缓冲在缓冲区域122中。
进一步地，存储器控制器113可以基于在执行队列TQ中排队的缓存输出描述符来生成缓存输出命令，并且将缓存输出命令传输到非易失性存储器装置120。非易失性存储器装置120可以响应于缓存输出命令将缓冲在缓冲区域122中的数据输出到存储器控制器113。
存储器控制器113可以基于中断描述符生成预定的命令，并且将预定的命令传输到非易失性存储器装置120，并且生成中断。中断可以是调用(call)描述符生成单元112。预定的命令可以是例如状态检查命令。非易失性存储器装置120可以响应于状态检查命令输出关于非易失性存储器装置120的当前状态的信息，例如关于操作的进行中/完成状态的信息。
如上所述，当将用于存储在非易失性存储器装置120中的第一数据的、现在在执行队列TQ中排队的第一读取描述符传输到存储器控制器113时，描述符生成单元112可以使用于第一数据的第一缓存输出描述符在暂停队列SQ中排队。如果在第一读取操作之后安排用于存储在非易失性存储器装置120中的第二数据的第二读取操作，则描述符生成单元112可以使用于第二数据的后续第二读取描述符和用于第一数据的排队的第一缓存输出描述符在存储器控制器113的执行队列TQ中相继地排队。传输到存储器控制器113的第二读取描述符和第一缓存输出描述符可以被相继地存储在执行队列TQ中。
存储器控制器113可以基于在执行队列TQ中相继地排队的第二读取描述符和第一缓存输出描述符将用于第二数据的第二读取命令和用于第一数据的第一缓存输出命令传输到非易失性存储器装置120。因此，非易失性存储器装置120可以响应于第二读取命令将第二数据从单元区域121读出到缓冲区域122，并且同时，可以响应于第一缓存输出命令将缓冲在缓冲区域122中的第一数据传输到存储器控制器113。
此外，当在第一读取操作之后没有安排对非易失性存储器装置120的第二读取操作，并且因此排队的第一缓存输出描述符保持在暂停队列SQ中排队时，第一数据也可以保持缓冲在缓冲区域122中。这种情况可能延迟完成来自主机装置的读取请求的处理。
根据本实施例，为了防止第一数据被保持缓冲在缓冲区域122中的情况，当即使对非易失性存储器装置120的第二读取操作未被安排，但预定执行条件被满足时，描述符生成单元112可以在没有用于后续第二读取操作的第二读取描述符的情况下将在暂停队列SQ中排队的第一缓存输出描述符传输到存储器控制器113。在该情况下，存储器控制器113可以基于第一缓存输出描述符来生成第一缓存输出命令，并且在没有第二读取命令的情况下将第一缓存输出命令传输到非易失性存储器装置120。因此，非易失性存储器装置120可以将缓冲在缓冲区域122中的第一数据输出到存储器控制器113。
用于处理在暂停队列SQ中排队的第一缓存输出描述符的预定执行条件可以是中断被生成并且当中断被生成时，对非易失性存储器装置120的后续读取操作未被安排。
详细地，描述符生成单元112可以在读取描述符之后将中断描述符传输到存储器控制器113，使得描述符生成单元112被中断调用，同时非易失性存储器装置120根据读取描述符执行读取操作。
存储器控制器113可以基于中断描述符来生成中断。
描述符生成单元112可以响应于中断来确定是否安排对非易失性存储器装置120的后续读取操作。当安排后续读取操作时，描述符生成单元112可以忽略中断。当未安排后续读取操作时，描述符生成单元112可以将在暂停队列SQ中排队的缓存输出描述符传输到存储器控制器113。
描述符生成单元112可以根据在暂停队列SQ中排队的缓存输出描述符来确定是否安排后续读取操作。
稍后将详细描述用于操作描述符生成单元112和存储器控制器113的方法。
根据控制器110的控制，非易失性存储器装置120可以存储从控制器110传输的数据并且可以读取存储的数据并将读取的数据输出到控制器110。
非易失性存储器装置120可以包括单元区域121和缓冲区域122。
单元区域121可以是实际存储数据的区域。虽然未示出，但是单元区域121可以包括多个存储器单元。多个存储器单元中的每一个可以存储至少一个数据位。
缓冲区域122可以缓冲待被存储在单元区域121中的数据以及待被输出到存储器控制器113的数据。缓冲区域122可以由易失性存储器或非易失性存储器来实现。
非易失性存储器装置120可以响应于从存储器控制器113传输的读取命令来执行读取操作。即，非易失性存储器装置120可以响应于读取命令从单元区域121读取数据并且将数据缓冲在缓冲区域122中。
非易失性存储器装置120可以响应于从存储器控制器113传输的缓存输出命令来执行缓存输出操作。即，非易失性存储器装置120可以响应于缓存输出命令将缓冲在缓冲区域122中的数据输出到存储器控制器113。
当读取命令和缓存输出命令被相继传输时，非易失性存储器装置120可以同时执行读取操作和缓存输出操作。即，非易失性存储器装置120可以响应于读取命令从单元区域121读取数据，并且同时可以将缓冲在缓冲区域122中的数据输出到存储器控制器113。
非易失性存储器装置120可以响应于状态检查命令来执行状态检查操作。非易失性存储器装置120可以响应于状态检查命令来输出关于当前状态的状态信息。
非易失性存储器装置120可以包括诸如NAND闪存或NOR闪存的闪速存储器、铁电随机存取存储器(FeRAM)、相变随机存取存储器(PCRAM)、磁阻式随机存取存储器(MRAM)、电阻式随机存取存储器(ReRAM)等。
虽然在图1中示出数据存储装置100包括一个非易失性存储器装置120，但是应当注意的是，包括在数据存储装置100中的非易失性存储器装置的数量不限于此。
图2是用于帮助描述根据实施例的非易失性存储器装置120同时执行读取操作和缓存输出操作的方法的简图的示例。
参照图2，在时间T11处，控制器110可以将第一读取命令RCMD1传输到非易失性存储器装置120。非易失性存储器装置120可以响应于第一读取命令RCMD1从单元区域121读取第一数据DT1，并且将第一数据DT1缓冲在缓冲区域122中。
在时间T12处，控制器110可以将第二读取命令RCMD2和第一缓存输出命令CCMD1相继传输到非易失性存储器装置120。非易失性存储器装置120可以响应于第二读取命令RCMD2从单元区域121读取第二数据DT2，并且同时，可以响应于第一缓存输出命令CCMD1将第一数据DT1输出到控制器110。因此，由于将第一数据DT1输出到控制器110的进程和从单元区域121读取第二数据DT2的进程重叠，因此数据存储装置100的读取性能可以提高。
如果待传输到非易失性存储器装置120的第二读取命令RCMD2不存在，则非易失性存储器装置120可以使第一数据DT1保持缓冲在缓冲区域122中。如果这种数据缓存状态被延长，则由于来自主机装置的读取请求的处理的完成被延迟，因此数据存储装置100的延迟特性可能劣化。
图3是用于帮助描述根据实施例的非易失性存储器装置120执行缓存输出操作的方法的简图的示例。
参照图3，时间T21的情况可以是，例如，在图2的时间T12之后，第二数据DT2保持缓冲在缓冲区域122中的情况。
在时间T22处，当对非易失性存储器装置120的后续第三读取操作未被安排时，根据预定执行条件，在没有后续读取命令的情况下，控制器110可以仅将第二缓存输出命令CCMD2传输到非易失性存储器装置120。非易失性存储器装置120可以响应于第二缓存输出命令CCMD2将第二数据DT2输出到控制器110。
图4是用于帮助描述根据实施例的数据存储装置100的操作方法的简图的示例。图4示出描述符生成单元112和存储器控制器113在后续读取操作被安排时以及在生成中断而未被安排时两种情况下的操作。在图4的操作开始之前，没有数据被预先缓冲在非易失性存储器装置120的缓冲区域122中。
参照图4，在步骤S11处，描述符生成单元112可以将第一读取描述符RDSC1和第一中断描述符SDSC1传输到存储器控制器113以用于第一读取操作。第一读取描述符RDSC1可以用于存储在非易失性存储器装置120中的第一数据DT1。第一读取描述符RDSC1和第一中断描述符SDSC1可以在执行队列TQ中排队。
进一步地，描述符生成单元112可以使用于第一数据DT1的第一缓存输出描述符CDSC1在暂停队列SQ中排队。
在步骤S12处，可能已经安排在第一读取操作之后的第二读取操作。因此，描述符生成单元112可以将用于第二读取操作的第二读取描述符RDSC2、第一缓存输出描述符CDSC1和第二中断描述符SDSC2传输到存储器控制器113。第二读取描述符RDSC2可以用于存储在非易失性存储器装置120中的第二数据DT2。第二读取描述符RDSC2、在暂停队列SQ中排队的第一缓存输出描述符CDSC1和第二中断描述符SDSC2可以在执行队列TQ中排队。
即，由于根据第二读取描述符RDSC2的后续读取操作被安排，第一缓存输出描述符CDSC1可以不再被保持在暂停队列SQ中排队并被传输到存储器控制器113。
进一步地，描述符生成单元112可以使用于第二数据DT2的第二缓存输出描述符CDSC2在暂停队列SQ中排队。
在步骤S13处，存储器控制器113可以基于第一读取描述符RDSC1生成第一读取命令RCMD1，并且可以将第一读取命令RCMD1传输到非易失性存储器装置120。
在步骤S14处，非易失性存储器装置120可以响应于第一读取命令RCMD1从单元区域121读取第一数据DT1，并且将第一数据DT1缓冲在缓冲区域122中。
在步骤S15处，存储器控制器113可以基于第一中断描述符SDSC1生成第一状态检查命令STCMD1，并且可以将第一状态检查命令STCMD1传输到非易失性存储器装置120。
在步骤S16处，非易失性存储器装置120可以响应于第一状态检查命令STCMD1将第一状态信息STIF1传输到存储器控制器113。
在步骤S17处，存储器控制器113可以基于第一中断描述符SDSC1生成第一中断ITR1。第一中断ITR1可以调用描述符生成单元112。第一中断ITR1可以被生成以指示第一读取描述符RDSC1在执行队列TQ中排队的位置。
在步骤S18处，描述符生成单元112可以响应于第一中断ITR1来确定与第一读取描述符RDSC1相对应的第一缓存输出描述符CDSC1是否在暂停队列SQ中排队。即，可以根据暂停队列SQ中的第一缓存输出描述符CDSC1来确定对非易失性存储器装置120的后续读取操作是否被安排。
因此，由于对非易失性存储器装置120的后续读取操作被安排为第二读取描述符RDSC2，因此在步骤S12处将第一缓存输出描述符CDSC1传输到存储器控制器113。因此，描述符生成单元112可以忽略第一中断ITR1。
在步骤S19处，存储器控制器113可以基于第二读取描述符RDSC2生成第二读取命令RCMD2，并且可以将第二读取命令RCMD2传输到非易失性存储器装置120。
在步骤S20处，非易失性存储器装置120可以响应于第二读取命令RCMD2从单元区域121读取第二数据DT2，并且开始将第二数据DT2缓冲在缓冲区域122中。
在步骤S21处，存储器控制器113可以基于第一缓存输出描述符CDSC1生成第一缓存输出命令CCMD1，并且可以将第一缓存输出命令CCMD1传输到非易失性存储器装置120。
在步骤S22处，非易失性存储器装置120可以响应于第一缓存输出命令CCMD1将第一数据DT1输出到存储器控制器113。非易失性存储器装置120可以响应于第二读取命令RCMD2从单元区域121读取第二数据DT2并且将第二数据DT2缓冲在缓冲区域122中，并且同时，可以响应于第一缓存输出命令CCMD1将第一数据DT1输出到存储器控制器113。
在步骤S23处，存储器控制器113可以基于第二中断描述符SDSC2生成第二状态检查命令STCMD2，并且可以将第二状态检查命令STCMD2传输到非易失性存储器装置120。
在步骤S24处，非易失性存储器装置120可以响应于第二状态检查命令STCMD2将第二状态信息STIF2传输到存储器控制器113。
在步骤S25处，存储器控制器113可以基于第二中断描述符SDSC2生成第二中断ITR2。第二中断ITR2可以调用描述符生成单元112。第二中断ITR2可以被生成以指示第二读取描述符RDSC2在执行队列TQ中排队的位置。
在步骤S26处，描述符生成单元112可以响应于第二中断ITR2来确定与第二读取描述符RDSC2相对应的第二缓存输出描述符CDSC2是否在暂停队列SQ中排队。即，可以根据暂停队列SQ中的第二缓存输出描述符CDSC2来确定对非易失性存储器装置120的后续读取操作是否被安排。
在步骤S27处，描述符生成单元112可以将在暂停队列SQ中排队的第二缓存输出描述符CDSC2传输到存储器控制器113。
在步骤S28处，存储器控制器113可以基于第二缓存输出描述符CDSC2生成第二缓存输出命令CCMD2，并且可以将第二缓存输出命令CCMD2传输到非易失性存储器装置120。
在步骤S29处，非易失性存储器装置120可以响应于第二缓存输出命令CCMD2将第二数据DT2输出到存储器控制器113。
综上所述，如在步骤S18中，如果在生成中断时安排后续读取操作，则由于在暂停队列SQ中排队的缓存输出描述符在用于后续读取操作的读取描述符之后被处理并且现在在执行队列TQ中排队，因此描述符生成单元112可以忽略中断。
然而，如在步骤S26中，如果在生成中断时未安排后续读取操作，则描述符生成单元112可以将保持在暂停队列SQ中排队的缓存输出描述符传输到存储器控制器113。
图5是示出包括根据实施例的固态硬盘(SSD)1200的数据处理系统1000的简图。参照图5，数据处理系统1000可以包括主机装置1100和SSD 1200。
SSD 1200可以包括控制器1210、缓冲存储器装置1220、多个非易失性存储器装置1231至123n、电源1240、信号连接器1250和电源连接器1260。
控制器1210可以控制SSD 1200的一般操作。控制器1210可以包括主机接口单元1211、控制单元1212、随机存取存储器1213、错误校正码(ECC)单元1214和存储器接口单元1215。
主机接口单元1211可以通过信号连接器1250与主机装置1100交换信号SGL。信号SGL可以包括命令、地址、数据等。主机接口单元1211可以根据主机装置1100的协议来接口连接主机装置1100和SSD 1200。例如，主机接口单元1211可以通过诸如以下的标准接口协议中的任意一种与主机装置1100通信：安全数字、通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、个人计算机存储卡国际协会(PCMCIA)、并行高级技术附件(PATA)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、外围组件互连(PCI)、高速PCI(PCI-E)和通用闪存(UFS)。
控制单元1212可以分析和处理从主机装置1100接收的信号SGL。控制单元1212可以根据用于驱动SSD 1200的固件或软件来控制内部功能块的操作。随机存取存储器1213可以用作驱动这种固件或软件的工作存储器。
ECC单元1214可以生成待被传输到非易失性存储器装置1231至123n中的至少一个的数据的奇偶校验数据。生成的奇偶校验数据可以与数据一起存储在非易失性存储器装置1231至123n中。ECC单元1214可以基于奇偶校验数据来检测从非易失性存储器装置1231至123n中的至少一个读取的数据的错误。如果检测到的错误在可校正的范围内，则ECC单元1214可以校正检测到的错误。
存储器接口单元1215可以根据控制单元1212的控制将诸如命令和地址的控制信号提供给非易失性存储器装置1231至123n中的至少一个。此外，存储器接口单元1215可以根据控制单元1212的控制与非易失性存储器装置1231至123n中的至少一个交换数据。例如，存储器接口单元1215可以将存储在缓冲存储器装置1220中的数据提供给非易失性存储器装置1231至123n中的至少一个，或将从非易失性存储器装置1231至123n中的至少一个读取的数据提供给缓冲存储器装置1220。
缓冲存储器装置1220可以临时存储待存储在非易失性存储器装置1231至123n中的至少一个中的数据。进一步地，缓冲存储器装置1220可以临时存储从非易失性存储器装置1231至123n中的至少一个读取的数据。临时存储在缓冲存储器装置1220中的数据可以根据控制器1210的控制被传输到主机装置1100或非易失性存储器装置1231至123n中的至少一个。
非易失性存储器装置1231至123n可以用作SSD 1200的存储介质。非易失性存储器装置1231至123n可以通过多个信道CH1至CHn分别与控制器1210联接。一个或多个非易失性存储器装置可以联接到一个信道。联接到每个信道的非易失性存储器装置可以联接到相同的信号总线和数据总线。
电源1240可以将通过电源连接器1260输入的电力PWR提供给SSD1200的内部。电源1240可以包括辅助电源1241。辅助电源1241可以当发生突然断电时供给电力以允许SSD1200正常地终止。辅助电源1241可以包括大容量电容器。
根据主机装置1100和SSD 1200之间的接口方案，信号连接器1250可以由各种类型的连接器配置。
根据主机装置1100的电源方案，电源连接器1260可以由各种类型的连接器配置。
图6是示出包括根据实施例的数据存储装置2200的数据处理系统2000的简图。参照图6，数据处理系统2000可以包括主机装置2100和数据存储装置2200。
主机装置2100可以被配置成诸如印刷电路板的板的形式。虽然未示出，但是主机装置2100可以包括用于执行主机装置的功能的内部功能块。
主机装置2100可以包括诸如插座、插槽或连接器的连接端子2110。数据存储装置2200可以被安装到连接端子2110。
数据存储装置2200可以被配置成诸如印刷电路板的板的形式。数据存储装置2200可以被称为存储器模块或存储卡。数据存储装置2200可以包括控制器2210、缓冲存储器装置2220、非易失性存储器装置2231和2232、电源管理集成电路(PMIC)2240和连接端子2250。
控制器2210可以控制数据存储装置2200的一般操作。控制器2210可以以与图5所示的控制器1210相同的方式来配置。
缓冲存储器装置2220可以临时存储待存储在非易失性存储器装置2231和2232中的数据。进一步地，缓冲存储器装置2220可以临时存储从非易失性存储器装置2231和2232读取的数据。临时存储在缓冲存储器装置2220中的数据可以根据控制器2210的控制被传输到主机装置2100或非易失性存储器装置2231和2232。
非易失性存储器装置2231和2232可以用作数据存储装置2200的存储介质。
PMIC 2240可以将通过连接端子2250输入的电力提供给数据存储装置2200的内部。PMIC 2240可以根据控制器2210的控制来管理数据存储装置2200的电力。
连接端子2250可以联接到主机装置2100的连接端子2110。通过连接端子2250，诸如命令、地址、数据等的信号和电力可以在主机装置2100和数据存储装置2200之间传送。根据主机装置2100和数据存储装置2200之间的接口方案，连接端子2250可以被配置成各种类型。连接端子2250可以被设置在数据存储装置2200的任意一侧上。
图7是示出包括根据实施例的数据存储装置3200的数据处理系统3000的简图。参照图7，数据处理系统3000可以包括主机装置3100和数据存储装置3200。
主机装置3100可以被配置成诸如印刷电路板的板的形式。虽然未示出，但是主机装置3100可以包括用于执行主机装置的功能的内部功能块。
数据存储装置3200可以被配置成表面安装型封装的形式。数据存储装置3200可以通过焊球3250被安装到主机装置3100。数据存储装置3200可以包括控制器3210、缓冲存储器装置3220和非易失性存储器装置3230。
控制器3210可以控制数据存储装置3200的一般操作。控制器3210可以以与图5所示的控制器1210相同的方式来配置。
缓冲存储器装置3220可以临时存储待存储在非易失性存储器装置3230中的数据。进一步地，缓冲存储器装置3220可以临时存储从非易失性存储器装置3230读取的数据。临时存储在缓冲存储器装置3220中的数据可以根据控制器3210的控制被传输到主机装置3100或非易失性存储器装置3230。
非易失性存储器装置3230可以用作数据存储装置3200的存储介质。
图8是示出包括根据实施例的数据存储装置4200的网络系统4000的简图。参照图8，网络系统4000可以包括通过网络4500联接的服务器系统4300和多个客户端系统4410至4430。
服务器系统4300可以响应于来自多个客户端系统4410至4430的请求来服务数据。例如，服务器系统4300可以存储从多个客户端系统4410到4430提供的数据。又例如，服务器系统4300可以将数据提供给多个客户端系统4410至4430。
服务器系统4300可以包括主机装置4100和数据存储装置4200。数据存储装置4200可以被配置为图1所示的数据存储装置100、图5所示的数据存储装置1200、图6所示的数据存储装置2200或图7所示的数据存储装置3200。
图9是示出包括在根据实施例的数据存储装置中的非易失性存储器装置300的框图。参照图9，非易失性存储器装置300可以包括存储器单元阵列310、行解码器320、数据读取/写入块330、列解码器340、电压发生器350和控制逻辑360。
存储器单元阵列310可以包括布置在字线WL1至WLm和位线BL1至BLn彼此相交的区域处的存储器单元MC。
行解码器320可以通过字线WL1至WLm与存储器单元阵列310联接。行解码器320可以根据控制逻辑360的控制来操作。行解码器320可以解码从外部装置(未示出)提供的地址。行解码器320可以基于解码结果来选择并驱动字线WL1至WLm。例如，行解码器320可以将从电压发生器350提供的字线电压提供给字线WL1至WLm。
数据读取/写入块330可以通过位线BL1至BLn与存储器单元阵列310联接。数据读取/写入块330可以包括分别对应于位线BL1至BLn的读取/写入电路RW1至RWn。数据读取/写入块330可以根据控制逻辑360的控制来操作。数据读取/写入块330可以根据操作模式作为写入驱动器或读出放大器来操作。例如，数据读取/写入块330可以作为写入驱动器来操作，该写入驱动器在写入操作中将从外部装置提供的数据存储在存储器单元阵列310中。又例如，数据读取/写入块330可以作为读出放大器来操作，该读出放大器在读取操作中从存储器单元阵列310读出数据。
列解码器340可以根据控制逻辑360的控制来操作。列解码器340可以解码从外部装置提供的地址。列解码器340可以基于解码结果来将分别对应于位线BL1至BLn的数据读取/写入块330的读取/写入电路RW1至RWn与数据输入/输出线(或数据输入/输出缓冲器)联接。
电压发生器350可以产生待用于非易失性存储器装置300的内部操作的电压。由电压发生器350产生的电压可以被施加到存储器单元阵列310的存储器单元。例如，在编程操作中产生的编程电压可以被施加到待执行编程操作的存储器单元的字线。又例如，在擦除操作中产生的擦除电压可以被施加到待执行擦除操作的存储器单元的阱区。再例如，在读取操作中产生的读取电压可以被施加到待执行读取操作的存储器单元的字线。
控制逻辑360可以基于从外部装置提供的控制信号来控制非易失性存储器装置300的一般操作。例如，控制逻辑360可以控制非易失性存储器装置300的操作，诸如非易失性存储器装置300的读取操作、写入操作和擦除操作。
虽然上面已经描述各个实施例，但是本领域技术人员将理解，描述的实施例仅是示例。因此，本文描述的数据存储装置及其操作方法不应限制为基于描述的实施例。

Claims (18)

1.一种数据存储装置，其包括：
控制器，其包括：
描述符生成单元，其适于生成描述符；以及
存储器控制器，其适于基于所述描述符生成命令；以及
非易失性存储器装置，其包括单元区域，并且适于响应于从所述存储器控制器传输的第一读取命令，从所述单元区域读取第一数据并缓冲所述第一数据，以及响应于从所述存储器控制器传输的第一缓存输出命令将所述第一数据输出到所述控制器，
其中所述描述符生成单元将中断描述符传输到所述存储器控制器，并且
其中所述存储器控制器基于所述中断描述符生成用于所述描述符生成单元的中断，使得所述描述符生成单元被所述中断调用，同时所述非易失性存储器装置响应于所述第一读取命令执行针对所述第一数据的读取操作，并且根据所述描述符生成单元对所述中断的指令将所述第一缓存输出命令传输到所述非易失性存储器装置。
2.根据权利要求1所述的数据存储装置，其中所述存储器控制器在基于所述中断描述符将状态检查命令传输到所述非易失性存储器装置之后，生成用于所述描述符生成单元的中断。
3.根据权利要求1所述的数据存储装置，其中当响应于所述中断确定对所述非易失性存储器装置的后续读取操作未被安排时，所述描述符生成单元将指示生成所述第一缓存输出命令的缓存输出描述符传输到所述存储器控制器。
4.根据权利要求1所述的数据存储装置，其中当响应于所述中断确定对所述非易失性存储器装置的后续读取操作被安排时，所述描述符生成单元忽略所述中断。
5.根据权利要求1所述的数据存储装置，其中当将指示生成所述第一读取命令的第一读取描述符传输到所述存储器控制器时，所述描述符生成单元使指示生成所述第一缓存输出命令的第一缓存输出描述符保持在暂停队列中排队。
6.根据权利要求5所述的数据存储装置，其中，当对所述非易失性存储器装置的后续读取操作被安排且所述第一缓存输出描述符保持在所述暂停队列中排队时，所述描述符生成单元将用于所述后续读取操作的第二读取描述符、所述第一缓存输出描述符和所述中断描述符相继地传输到所述存储器控制器。
7.根据权利要求5所述的数据存储装置，其中，当对所述非易失性存储器装置的后续读取操作未被安排且所述第一缓存输出描述符保持在所述暂停队列中排队时，所述描述符生成单元使所述第一缓存输出描述符在所述暂停队列中排队，直到生成所述中断。
8.根据权利要求5所述的数据存储装置，其中所述描述符生成单元响应于所述中断，将在所述暂停队列中排队的所述第一缓存输出描述符传输到所述存储器控制器。
9.根据权利要求5所述的数据存储装置，其中，当将所述第一读取描述符传输到所述存储器控制器时，如果没有缓存输出描述符在所述暂停队列中排队，则所述描述符生成单元将所述第一读取描述符和所述中断描述符相继地传输到所述存储器控制器。
10.一种数据存储装置的操作方法，其包括：
由存储器控制器基于第一读取描述符将第一读取命令传输到非易失性存储器装置；
由所述非易失性存储器装置响应于所述第一读取命令从单元区域读取第一数据并缓冲所述第一数据；
由所述存储器控制器基于中断描述符生成用于描述符生成单元的中断，使得所述描述符生成单元被所述中断调用，同时所述非易失性存储器装置响应于所述第一读取命令执行针对所述第一数据的读取操作；
由所述存储器控制器根据所述描述符生成单元对所述中断的指令，将第一缓存输出命令传输到所述非易失性存储器装置；以及
由所述非易失性存储器装置响应于所述第一缓存输出命令输出所述第一数据。
11.根据权利要求10所述的方法，其进一步包括：在生成所述中断之前，基于所述中断描述符将状态检查命令传输到所述非易失性存储器装置。
12.根据权利要求10所述的方法，其进一步包括：当响应于所述中断确定对所述非易失性存储器装置的后续读取操作未被安排时，所述描述符生成单元将指示生成所述第一缓存输出命令的缓存输出描述符传输到所述存储器控制器。
13.根据权利要求10所述的方法，其进一步包括：当响应于所述中断确定对所述非易失性存储器装置的后续读取操作被安排时，所述描述符生成单元忽略所述中断。
14.根据权利要求10所述的方法，其进一步包括：当将所述第一读取描述符传输到所述存储器控制器时，使指示生成所述第一缓存输出命令的第一缓存输出描述符保持在暂停队列中排队。
15.根据权利要求14所述的方法，其进一步包括：当对所述非易失性存储器装置的后续读取操作被安排且所述第一缓存输出描述符保持在所述暂停队列中排队时，所述描述符生成单元将用于所述后续读取操作的第二读取描述符、所述第一缓存输出描述符和所述中断描述符相继地传输到所述存储器控制器。
16.根据权利要求14所述的方法，其进一步包括：
当对所述非易失性存储器装置的后续读取操作未被安排且所述第一缓存输出描述符在所述暂停队列中排队时，所述描述符生成单元使所述第一缓存输出描述符保持在所述暂停队列中排队，直到生成所述中断。
17.根据权利要求14所述的方法，其进一步包括：由所述描述符生成单元响应于所述中断，将所述第一缓存输出描述符传输到所述存储器控制器。
18.根据权利要求14所述的方法，其进一步包括：如果当将所述第一读取描述符传输到所述存储器控制器时，没有缓存输出描述符在所述暂停队列中排队，则所述描述符生成单元将所述第一读取描述符和所述中断描述符相继地传输到所述存储器控制器。
CN201810079489.4A 2017-08-28 2018-01-26 数据存储装置及其操作方法 Active CN109426627B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170108792A KR102444606B1 (ko) 2017-08-28 2017-08-28 데이터 저장 장치 및 그것의 동작 방법
KR10-2017-0108792 2017-08-28

Publications (2)

Publication Number Publication Date
CN109426627A CN109426627A (zh) 2019-03-05
CN109426627B true CN109426627B (zh) 2022-05-24

Family

ID=65436942

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810079489.4A Active CN109426627B (zh) 2017-08-28 2018-01-26 数据存储装置及其操作方法

Country Status (3)

Country Link
US (1) US10754552B2 (zh)
KR (1) KR102444606B1 (zh)
CN (1) CN109426627B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190072229A (ko) 2017-12-15 2019-06-25 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
WO2020026036A1 (en) 2018-07-31 2020-02-06 Marvell World Trade Ltd. Metadata generation at the storage edge
JP2020154493A (ja) * 2019-03-19 2020-09-24 キオクシア株式会社 メモリシステム
KR102724231B1 (ko) * 2019-04-03 2024-10-31 에스케이하이닉스 주식회사 저장 장치, 컨트롤러 및 컨트롤러의 동작 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1625781A (zh) * 2002-04-05 2005-06-08 株式会社瑞萨科技 非易失性存储装置
KR100598907B1 (ko) * 2005-05-12 2006-07-10 주식회사 테라반도체 연속적 읽기/쓰기가 가능한 플래쉬 메모리
CN105589661A (zh) * 2014-11-12 2016-05-18 三星电子株式会社 数据存储装置、数据处理系统和操作方法
CN106339178A (zh) * 2015-07-09 2017-01-18 爱思开海力士有限公司 存储器控制单元及包括该存储器控制单元的数据存储设备

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW539946B (en) * 2001-08-07 2003-07-01 Solid State System Company Ltd Window-based flash memory storage system, and the management method and the access method thereof
US7313734B2 (en) * 2002-01-14 2007-12-25 International Business Machines Corporation Method and system for instruction tracing with enhanced interrupt avoidance
US7240166B2 (en) * 2003-05-01 2007-07-03 International Business Machines Corporation Method and apparatus for implementing packet work area accesses and buffer sharing
US7263568B2 (en) * 2004-03-31 2007-08-28 Intel Corporation Interrupt system using event data structures
US20060271739A1 (en) * 2005-05-24 2006-11-30 Shu-Fang Tsai Management of transfer of commands
US7930589B2 (en) * 2005-06-17 2011-04-19 Analog Devices, Inc. Interrupt-responsive non-volatile memory system and method
WO2014012580A1 (en) * 2012-07-17 2014-01-23 Siemens Aktiengesellschaft Device and method for interrupt coalescing
KR20140093855A (ko) 2013-01-18 2014-07-29 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 제어 방법
KR102103543B1 (ko) * 2013-11-28 2020-05-29 삼성전자 주식회사 내부 하드웨어 필터를 포함하는 일체형 데이터 저장 장치, 이의 동작 방법, 및 상기 데이터 저장 장치를 포함하는 시스템
KR102690393B1 (ko) * 2016-08-09 2024-08-02 삼성전자주식회사 스토리지 시스템의 동작 방법 및 호스트의 동작 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1625781A (zh) * 2002-04-05 2005-06-08 株式会社瑞萨科技 非易失性存储装置
KR100598907B1 (ko) * 2005-05-12 2006-07-10 주식회사 테라반도체 연속적 읽기/쓰기가 가능한 플래쉬 메모리
CN105589661A (zh) * 2014-11-12 2016-05-18 三星电子株式会社 数据存储装置、数据处理系统和操作方法
CN106339178A (zh) * 2015-07-09 2017-01-18 爱思开海力士有限公司 存储器控制单元及包括该存储器控制单元的数据存储设备

Also Published As

Publication number Publication date
KR20190023296A (ko) 2019-03-08
KR102444606B1 (ko) 2022-09-20
CN109426627A (zh) 2019-03-05
US10754552B2 (en) 2020-08-25
US20190065054A1 (en) 2019-02-28

Similar Documents

Publication Publication Date Title
CN108694018B (zh) 数据存储装置及其操作方法
CN109426442B (zh) 数据存储装置及其操作方法
KR20170099618A (ko) 데이터 저장 장치
CN109426627B (zh) 数据存储装置及其操作方法
CN109407966B (zh) 数据存储装置及其操作方法
CN111177018A (zh) 存储器系统及其操作方法
US11748025B2 (en) Nonvolatile memory device, data storage device including the same and operating method thereof
US11036493B2 (en) Memory system and operating method thereof
CN108399929B (zh) 数据存储装置及其操作方法
CN112835514B (zh) 存储器系统
CN109840224B (zh) 存储器系统及其操作方法
US20230289059A1 (en) Memory system and operating method thereof
CN111352856B (zh) 存储器系统及其操作方法
CN110442302B (zh) 存储器系统及用于操作存储器系统的方法
CN109933282B (zh) 存储器系统及其操作方法
CN109871339B (zh) 存储器系统以及该存储器系统的操作方法
CN109697137B (zh) 数据存储装置及其操作方法
US10698786B2 (en) Memory system using SRAM with flag information to identify unmapped addresses
CN109933281B (zh) 存储器系统及其操作方法
KR20190069966A (ko) 비휘발성 메모리 장치, 이를 이용하는 메모리 시스템 및 그것의 동작 방법
CN111309647B (zh) 存储装置
CN113157200A (zh) 存储器系统及包括存储器系统的数据处理系统
CN111324302A (zh) 数据存储装置及其操作方法
CN110825654A (zh) 存储器系统及其操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20240613

Address after: American Texas

Patentee after: Mimi IP Co.,Ltd.

Country or region after: U.S.A.

Address before: Gyeonggi Do, South Korea

Patentee before: Sk Hynix Inc.

Country or region before: Republic of Korea