CN1087522C - 双cmos的ecl－cmos电平转换器 - Google Patents

Abstract

一种用于电平转换器的放大器电路，其组合在ECL门和CMOS门的一个芯片上，提供了通过快速ECL逻辑电路实现时间临界的信号通路的可能性。本发明旨在减小电平转换器的延迟时间，包括：连接成推挽放大器级的双极型晶体管(74、75)的信号输入端由设计成一差分放大器的输入级(1)的相应输出电流所直接控制。本发明的优点是不需要额外的功率消耗，特别适用于在ECL电路和MOS电路转换过程中的电平转换或电平匹配。

Description

双CMOS的ECL-CMOS电平转换器

本发明涉及将和发射极耦合晶体管逻辑电路(以下称之为ECL)相对应的小逻辑电平幅度的数字信号放大成CMOS逻辑中的大逻辑电平幅度的数字信号的电路。

要求将用作电平转换器的这种电平放大器组合在ECL门和CMOS门的一个芯片上。如大家所知道的，这种技术提供了通过快速ECL逻辑电路实现时间临界的信号通道的可能性。为了节省芯片表面面积和功率，将CMOS用于电路的较慢部分。由于两种电路技术产生了两种不同的信号电平，所以对于包括两种电路的设计，要求有快速电平转换器。在这种情况下的一个特殊的困难是小电平ECL信号到CMOS大电平的放大。在实施RAM存贮元件过程中，困难还在于时间临界标准。

就作为快速数字式电平转换器而工作的现有的放大器电路而论，通过输入级完成电压放大，用双极型晶体管将输入级设计成差分放大器，它的一部分在电平转换器输出级的输入端起作用，该输出级为CMOS结构。在这种情况下的信号延迟时间受静态电流消耗的影响，并且近似反比于功率消耗；这里所说的信号延迟时间就是在输入端和输出端高、低电平间的转接(switching-over)时间。在这种情况下起主导作用的是和功率消耗有关并且和信号延迟有关的最后一级或输出级，在此级的高输出电平上流过大的静态横向电流。

本发明的目的旨在减小这种电平转换器的延迟时间。

为实现这一目的，本发明提供了一种电平转换器，用于把通常在发射极耦合晶体管逻辑电路中的小电平幅度的数字信号放大成通常在CMOS逻辑电路中的大电平幅度，它有一个设计成差分放大器的输入级，其输入端加有将被放大成大电平幅度的小电平幅度数字信号，它有一个输出级，由输入级驱动，是作为推挽放大器由双极型互补晶体管构成的，在其输出端可拾取被放大为大电平幅度的数字信号，其中，双极型互补晶体管的基极端构成输出级的控制输入，并且所述晶体管中的至少一个是由通过所述差分放大器输入级转接的电流直接驱动的，并且其中在每种情况中，都有晶体管与两个双极型互补晶体管并行连接，其特征在于，并行连接的晶体管的控制输入通过相反连接的两个反相器的并联电路与输出级的输出端相连。同时还对此作出了进一步有益的改进。

本发明的构思是，将双极型互补晶体管用作作为ECL-CMOS电平转换器工作的放大器电路的输出级，将所说输出级设计成推挽放大器级，当然，转接后要使每个晶体管都饱和，其结果是虽然相应的导通时间减小了但截止时间明显增大。

按照本发明，连接成推挽放大器级的双极型输出晶体管的信号输入主要是由设计成差分放大器的输入级的相应输出电流直接控制的。在这种情况下的控制是通过称之为两个输出晶体管的电流驱动实现的。

和现有的电平转换器相比，本发明的优点是不需要额外的功率消耗。

下面参照附图较详细地说明本发明，其中：

图1表示按照本发明的一个数字式电平转换器的第一说明性实施例的基本电路图；

图2表示按照本发明的一个数字式电平转换器的第二说明性

实施例的基本电路图；

图3表示现有的数字式电平转换器的基本电路图。

还应该指出，在图1到3中为彼此对应的电路元件提供了相同的标号。

图3表示现有的数字式电平转换器的基本电路图，该转换器具有输入放大器级1和输出级2；输出级2设计成推挽放大器，并且有P沟道MOS晶体管16和N沟道MOS晶体管15；晶体管16的源极连到正工作电压+UB；晶体管15的源极连到正工作电压+UB的基准电位(地)。两个输出晶体管15、16的漏极相互连接，从而形成电平转换器的输出60。

输入级1主要由包括双极型发射极耦合晶体管21和22组成的一个差分放大器，两个晶体管21和22与接地的恒流源5串联。两个晶体管21、22的相应的基极在这种情况下的作用是该电平转换器的输入端31、32。两个晶体管21、22的相应集电极经电阻41或42连到正工作电压+UB，两个电阻41、42形成差分放大器的负载电阻。

两个输入端31、32可被差分驱动，或者借助于两个输入端31、32中的一个输入端上的基准电压进行单边驱动。为了能使用差分放大器对加到输入端31、32的相对较小幅度的ECL信号进行相应的放大而又不使晶体管饱和，要在前边与之串联的发射极跟随器(未示出)中将信号电平相对于常用的ECL规定降低一个或两个二极管电压(每个二极管电压约为0.8伏)。

两个输出晶体管15和16的信号输入驱动基本上都是经过一个发射极限随器级实现的。这些发射极跟随器在每种情况下都是由一个双极型晶体管6、9构成的，晶体管6、9的相应集电极连到正工作电压+UB，其相应的发射极经与其串接的并且连成二极管的晶体管7、10以及恒流源8、11连接到地。每个恒流源8、11都由一个N沟道MOS晶体管构成，其相应的源极接地。在这种情况下，从晶体管11的漏极的接点直接向输出晶体管15的栅极提供信号。另一方面，从晶体管8的漏极的接点经N沟道MOS晶体管13向另一个输出晶体管16的栅极提供信号。晶体管13的漏极一方面连到输出晶体管16的栅极，另一方面经P沟道MOS晶体管14连到工作电压+UB，晶体管14的漏极和栅极短路。晶体管13的漏极电流经晶体管14和16形成的电流镜送到输出端60。

图1表示按本发明的电平转换器的第一说明性实施例的基本电路图，该电平转换器具有输出放大器级1和输出级2；输出级2设计成推挽放大器，包括双极型PNP晶体管75和双极型NPN晶体管74；晶体管75的发射极接到正工作电压+UB，晶体管74的发射极接地。两个晶体管74、75的相互连接的集电极形成了电平转换器的输出端60。

该输入级1与前述的现有的电平转换器的输入级的主要差别在于PNP输出晶体管75是由输入放大器级1的差分放大器的晶体管22的输出电流直接驱动的，而工艺上速度较快的NPN输出晶体管74是由晶体管21的输出电流借助于电流镜驱动的。电流镜例如由两个P沟道MOS晶体管43和44形成，MOS晶体管44的漏极位于差分放大器晶体管2 1的集电极和正工作电压+UB之间并且连到两个晶体管43、44的两个栅极。

晶体管71、70在每种情况下都并连到两个双极型输出晶体管74、75的相应输入端。这两个晶体管71、70例如可用MOS晶体管来实现，分配给输出晶体管75的晶体管71是P沟道MOS晶体管，分配给输出晶体管74的晶体管70是N沟道MOS晶体管。两个晶体管71、70的两个栅极相互连接并通过包括两个相对连接的反相器(下面将介绍它们的功能)72和73的并联连接到电平转换器的输出端60。为了在等待状态产生双极型输出晶体管74、75的基极—发射极电压，要提供一个由欧姆电阻61、62、63组成的分压器，并将分压器安排在正工作电压+UB和地之间。下面将要描述已经描述过的数字式放大器电路的工作方式。

通过输入放大器级1转接过来的电流控制输出级2的互补双极型输出晶体管74、75。在这种情况下，PNP输出晶体管75是直接被驱动的，工艺上速度较快的NPN输出晶体管74是经电流镜被驱动的，因此对输出信号的上升沿和下降沿可实现近似相同的转接时间。这种驱动原理能使输出60快速转接，这是因为大电流能在输出晶体管74、75中快速积累基极电荷、并随后可流过大的集电极电流的缘故。但在转接后，每个输出晶体管74、75都处在饱和状态。因此在输出端60转接后，与相应输出晶体管74、75并联连接的相应MOS晶体管70、71就接过相应双极型输出晶体管74、75的控制电流。MOS晶体管70、71还将相应输出晶体管74、75的基极—发射极结短路，因而所说的结仅在信号沿期间发生短暂饱和。由于双极型型晶体管74、75完全饱和了，所以输出端60实际上达到电源电压，或者说是整个电源电压+UB和地之间的电位。

下面较详细地描述两个输出晶体管74、75与两个MOS晶体管70、71(与相应的输入端并联)协调配合实现的转接：这是假定开始时输出端60是高电位。由于反相器73的作用，使两个晶体管70、71的两个栅极连接点80为低电位。在这种情况下反相器72的作用是支撑在输出端60上，使得输出端60的逻辑信号电平可保持相当长时间，这是因为输出晶体管74、75仅在信号沿期间起作用。

如果而后发生了转接，在转接时刻经电流镜给NPN输出晶体管74馈送基极电流，其结果是比来自反相器72的电流大得多的一个大集电极电流流过输出晶体管74，这就是说反相器72在转接期间实际上没有任何影响，输出端60可极其迅速地由高变低。随后，连接到输出端60的所有电容(图中未示出)上的电荷迅速反相，反相器72的电流可忽略不计。

当输出端60的电位已明显向低电平移动时，反相器73发生转接，使连接线80的电位向高电平方向移动。其结果是，与NPN输出晶体管74输入端并联连接的晶体管70变为导通，并使由电流镜提供的电流直接向地放电，结果使NPN输出晶体管74脱离饱和工作状态并被阻塞。之后，在下一个信号沿到来之前，反相器72保持输出电势。如果输出端60从低向高变化，相应地对PNP输出晶体管75进行同样的过程。

图2表示图1的数字式放大器电路的一种变型，用作电平转换器的第二说明性实施例。

在该电路中，两个双极型互补输出晶体管74、75的驱动是通过输入放大器级1完成的，该输入放大器级1是通过两个并联的互补差分放大器来实现的。在这种情况下，每个差分放大器都是由一个发射极耦合双极型晶体管对21、22、23、24构成的，在每一种情况下一个晶体管对仅对两个输出晶体管74、75中的一个输出晶体管发生响应。

因而，在电平转换器的输出端60转接后，就不再需要触发这个转接的那个相应的差分放大器了，这就是说在下一次从输出端60开始经反相器73的反馈、并经被控电流源51、52(与相应的发射极耦合晶体管对21、22、23、24串接)的转接断开之前不再需要该相应的差分放大器。

由于输入级1的并联互补差分放大器的这种交替断开，使这种电路消耗的功率甚至比图1电路还小，因为在这个电路中省去了低输出电平(或低电平)期间流动的镜电流。两个电流源例如可由MOS晶体管实施，分配给发射极耦合晶体管对21、22的晶体管51是N沟道MOS晶体管，分配给发射极耦合晶体管对23、24的晶体管52是P沟道MOS晶体管。

因此，可使与输出晶体管74、75的输入端并联连接的相应的MOS晶体管70、71具有较小的尺寸，这是因为MOS晶体管不再有静态电流的缘故。因此，输出晶体管74、75基极的寄生电容变得很小，在接通期间可有更大的电流流入基极。此外，基极—发射极残余电压极小，并且由于基极—集电极寄生电容极小，所以相应的截止的输出晶体管74、75在输出端60的信号沿期间不再的短时间导通现象发生。所以这种电路的操作甚至比图1所示的电路还快。

图1和2所示电路特别适用于在ECL电路和CMOS电路间转换过程中的电平转换或电平配合。另一种重要的应用是用作数式放大器，以便在RAM芯片中读出信息。

Claims (3)

1.一种电平转换器，用于把通常在发射极耦合晶体管逻辑电路中的小电平幅度的数字信号放大成通常在CMOS逻辑电路中的大电平幅度，它有一个设计成差分放大器的输入级(1)，其输入端(31，32)加有将被放大成大电平幅度的小电平幅度数字信号，它有一个输出级(2)，由输入级(1)驱动，是作为推挽放大器由双极型互补晶体管(74、75)构成的，在其输出端(60)可拾取被放大为大电平幅度的数字信号，其中，双极型互补晶体管(74、75)的基极端构成输出级(2)的控制输入，并且所述晶体管中的至少一个(75)是由通过所述差分放大器输入级(1)转接的电流直接驱动的，并且其中在每种情况中，都有晶体管(70、71)与两个双极型互补晶体管(74、75)并行连接，其特征在于，并行连接的晶体管(70、71)的控制输入通过相反连接的两个反相器(72、73)的并联电路与输出级(2)的输出端(60)相连。

2.如权利要求1所述的电平转换器，其特征在于差分放大器输入级(1)是由两个互补的双极型差分放大器级(21、22，23、24)构成的，其输入端(31、32)同时加有输入信号，并且对形成输出级(2)的晶体管(74、75)的驱动是由在这些差分放大器中转接的电流直接完成的。

3.如权利要求2所述的电平转换器，其特征在于差分放大器输入级(21、22，23、24)在每种情况下都设有电流源(51、52)，在相应有效逻辑状态没被使用的差分放大器输入级(21、22，23、24)的相应电流源(51、52)通过来自输出级(2)输出端(60)的反馈而截止。