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CN108735671A - 半导体器件的制造方法 - Google Patents

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CN108735671A CN201710250307.0A CN201710250307A CN108735671A CN 108735671 A CN108735671 A CN 108735671A CN 201710250307 A CN201710250307 A CN 201710250307A CN 108735671 A CN108735671 A CN 108735671A
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Abstract

本发明提供一种半导体器件的制造方法，在去除所述核心区的栅氧化层之后，对输入输出区的栅氧化层进行第二次氮化处理和第二次氮化后退火处理，可以补足输入输出区的栅氧化层中的氮损失，并修复输入输出区的栅氧化层的表面缺陷，提高了最终形成的输入输出元件的可靠性，进而提高整个半导体器件的可靠性。

Description

半导体器件的制造方法
技术领域
本发明涉及集成电路制造技术领域，尤其涉及一种半导体器件的制造方法。
背景技术
随着集成电路制造技术的飞速发展，为了达到更快的运算速度、更大的数据存储量以及更多的功能，集成电路芯片朝向更高的器件密度、更高的集成度方向发展。通常一套完整的半导体器件包含集成在同一半导体衬底上的至少一个核心元件(Core device)和至少一个输入输出元件(IO元件，IO device)，核心元件形成于核心区内，用于实现集成电路主要的功能，包括核心PMOS和核心NMOS，IO元件形成于输入输出区内，用于为核心元件提供相应的输入信号或者将核心元件的相应信号输出，IO元件包括IO PMOS与IO NMOS，IO元件的工作电压(可从1.8V到5V，如为1.8V或3.3V)高于所述核心器件的工作电压(如为1.0V)。目前有采用锗硅(SiGe)/碳硅(SiC)等应变硅(strain silicon)技术来改善核心元件的性能，但此举对提高IO元件的可靠性的作用有限。
因此，需要一种半导体器件的制造方法，能够大大提高IO元件的可靠性。
发明内容
本发明的目的在于一种半导体器件的制造方法，能够大大提高输入输出元件的可靠性。
为了实现上述目的，本发明提供一种半导体器件的制造方法，包括以下步骤：
提供具有核心区和输入输出区的半导体衬底，并在所述半导体衬底表面形成栅氧化层；
至少对所述输入输出区的栅氧化层进行第一次氮化处理以及第一次氮化后退火处理；
形成位于所述核心区和输入输出区的栅氧化层上的层间介电层，所述层间介电层具有若干栅极开口，其中一所述栅极开口露出所述核心区的栅氧化层，另一所述栅极开口露出所述输入输出区的栅氧化层；
选择性去除所述核心区的栅极开口中的栅氧化层；
对所述输入输出区的栅极开口中的栅氧化层进行第二次氮化处理以及第二次氮化后退火处理。
可选的，采用热氧化工艺、原位蒸气生成工艺或者化学气相沉积工艺，在所述半导体衬底表面形成所述栅氧化层。
可选的，所述第一次氮化处理工艺和所述第二次氮化处理工艺分别为分耦式等离子体氮化工艺、氮离子注入工艺或快速热氮化工艺。
可选的，所述第一次氮化后退火处理后的所述输入输出区的栅氧化层的氮浓度为5％～10％。
可选的，所述第二次氮化后退火处理后的所述输入输出区的栅极开口中的栅氧化层的氮浓度大于等于所述第一次氮化后退火处理后的所述输入输出区的栅氧化层的氮浓度。
可选的，所述第一次氮化后退火处理和所述第二次氮化后退火处理的工艺温度为900℃至1200℃。
可选的，具有所述若干栅极开口的所述层间介电层的形成过程包括：
形成所述核心区和输入输出区的栅氧化层上沉积伪栅极层，并依次刻蚀所述伪栅极层和所述栅氧化层，以形成所述核心区和输入输出区的伪栅叠层结构；
形成围绕在所述核心区和输入输出区的伪栅叠层结构侧壁的侧墙；
在所述核心区和输入输出区的伪栅叠层结构、侧墙以及半导体衬底表面上形成层间介电层，所述层间介电层顶部暴露出所述核心区和输入输出区的伪栅极层的顶部；
去除暴露出的所述核心区和输入输出区的伪栅极层，以在所述层间介电层中形成所述栅极开口，其中一所述栅极开口露出所述核心区的栅氧化层，另一所述栅极开口露出所述输入输出区的栅氧化层。
可选的，在形成所述侧墙之前或者之后，且在沉积所述层间介电层之前，还在所述核心区和输入输出区的伪栅叠层结构两侧的半导体衬底中形成源漏区。
可选的，通过在所述伪栅叠层结构两侧的半导体衬底中进行多步源漏区离子注入，以形成所述源漏区；或者，先对在所述伪栅叠层结构两侧的半导体衬底进行刻蚀，以形成源漏沟槽，然后采用选择性外延工艺在所述源漏沟槽进行源漏半导体外延生长，以形成所述源漏区。
可选的，所述半导体衬底的核心区和输入输出区均形成有垂直于表面的鳍片，所述伪栅叠层结构和侧墙均形成在所述鳍片表面上，所述源漏区形成在所述伪栅叠层结构和侧墙两侧的鳍片中。
可选的，选择性去除所述核心区的栅氧化层的步骤包括：
在所述层间介电层和栅极开口表面上形成图形化掩膜层，所述图形化的掩膜层覆盖所述输入输出区的栅极开口表面而暴露出所述核心区的栅极开口表面；
以所述图形化的掩膜层为掩膜，刻蚀去除所述核心区的栅极开口中的栅氧化层；
去除所述图形化的掩膜层，并进行表面清洗。
可选的，所述图形化的掩膜层为光刻胶或者为由氮化硅和光刻胶形成的叠层结构。
可选的，所述表面清洗的过程包括臭氧清洗步骤和氢氟酸清洗步骤。
可选的，所述的半导体器件的制造方法还包括以下步骤：
第二次氮化后退火处理后，形成所述核心区和输入输出区的金属栅叠层结构，所述金属栅极叠层填充在各个所述栅极开口中，且包括依次填充在所述栅极开口中的高K栅介质层、功函数层以及金属栅电极层。
与现有技术相比，本发明的半导体器件的制造方法中，在去除所述核心区的栅氧化层之后，对输入输出区的栅氧化层进行第二次氮化处理和第二次氮化后退火处理，可以补足输入输出区的栅氧化层中的氮损失，并修复输入输出区的栅氧化层的表面缺陷，提高了最终形成的输入输出元件的可靠性，进而提高整个半导体器件的可靠性。
附图说明
图1A和1B是一种半导体器件制造方法中的剖面结构示意图；
图2是本发明具体实施例的半导体器件的制造方法流程图；
图3A至图3G是本发明具体实施例的半导体器件的制造方法中的器件剖面结构示意图。
具体实施方式
对于具有更先进的技术节点的CMOS(互补金属氧化物半导体场效应晶体管)半导体器件而言，后高K/金属栅极(high-k and metal last)技术已经被广泛地应用，以避免高温处理工艺对器件的损伤。同时，需要缩小CMOS器件栅介电层的等效氧化层厚度(Equivalent Oxide Thickness，EOT)，例如缩小至约1.1nm，以满足具有更高性能和更强功能的集成电路对更大的元件密度的要求。
请参考图1A和1B，目前一种使用“后栅极(high-K&gate last)”工艺形成金属栅极的方法中，去除核心区(core area)I和输入输出区(IO area)II的多晶硅伪栅极之后，需要使用光刻胶等掩膜层102遮挡输入输出区II的栅氧化层101，从而去除核心区I栅氧化层，之后剥除覆盖在输入输出区II的栅氧化层101表面的光刻胶等掩膜层102，并对核心区I和输入输出区II进行表面清洗，以防止刻蚀残留和光刻胶残留等。在该方法中，通常在剥除光刻胶等掩膜层102时，就会对输入输出区II的栅氧化层201造成一定量的损伤(例如厚度减少)，而后续的表面清洗，由于一般会采用稀释的氢氟酸(HF)来实现，由此会进一步对输入输出区II的栅氧化层201造成损伤(例如厚度再次减少)。而栅氧化层201的损耗，极有可能会造成掺杂离子渗透、高漏电流、低击穿电压以及高针孔密度和高隧穿特性等问题，影响输入输出区II上形成的IO元件的可靠性，进而影响形成的整个半导体器件的可靠性。
因此，本发明的技术方案的核心思想在于，在原有制造工艺中，在剥除覆盖在输入输出区的栅氧化层表面的光刻胶等掩膜层，并对核心区和输入输出区进行表面清洗之后，增加一道输入输出区的栅氧化层的氮化处理和氮化后退火工艺，从而补足输入输出区的栅氧化层中的氮损失并修复栅氧化层的表面缺陷，提高了最终形成的输入输出元件的可靠性，进而提高整个半导体器件的可靠性。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。
请参考图2，本发明提供一种半导体器件的制造方法，包括以下步骤：
S1，提供具有核心区和输入输出区的半导体衬底，并在所述半导体衬底表面形成栅氧化层；
S2，至少对所述输入输出区的栅氧化层进行第一次氮化处理以及第一次氮化后退火处理；
S3，形成位于所述核心区和输入输出区的栅氧化层上的层间介电层，所述层间介电层具有若干栅极开口，其中一所述栅极开口露出所述核心区的栅氧化层，另一所述栅极开口露出所述输入输出区的栅氧化层；
S4，选择性去除所述核心区的栅极开口中的栅氧化层；
S5，对所述输入输出区的栅极开口中的栅氧化层进行第二次氮化处理以及第二次氮化后退火处理。
请参考图3A，步骤S1中，首先具有核心区I和输入输出区II的半导体衬底300，所述半导体衬底300的选择不受限制，能够选取适于工艺需求或易于集成的衬底，可以为硅衬底、锗硅(SiGe)衬底、碳硅(SiC)衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。优选的，所述半导体衬底300的核心区I和输入输出区II表面上均形成有多个鳍片(Fin)301，核心区I所形成的鳍式场效应晶体管FinFET用于构成半导体器件的核心PMOS元件和核心NMOS元件，所述输入输出区II所形成的FinFET用于形成输入输出元件，即IO PMOS元件和IO NMOS元件；因此，所述核心区I所形成的鳍片301的密度较大，且所述核心区I所形成的FinFET的工作电压较小，例如为1.8V以下；而所述输入输出区II所形成的鳍片301的密度较小，且输入输出区II所形成的FinFET的工作电压较大，例如为5V。在核心区I和输入输出区II通过形成FinFET结构，可以提供改进的性能或更低的电源电压，并显着降低短沟道效应(SCE)。
在本实施例中，鳍片301为半导体衬底300的一部分，其形成工艺包括：
首先，在所述半导体衬底300表面形成图形化掩膜层(未图示)，所述图形化掩膜层覆盖了核心区I和输入输出区II需要形成鳍片301的对应区域；
然后，以所述图形化掩膜层为掩膜，刻蚀所述半导体衬底300，在所述半导体衬底300内形成若干沟槽，相邻沟槽之间的半导体衬底300形成所述鳍片301；
接着，通过化学气相沉积工艺或物理气相沉积工艺等在所述半导体衬底300、鳍片301的表面沉积隔离材料层，并通过化学机械抛光工艺(CMP)平坦化所述隔离材料层，直至暴露出所述鳍片301的顶部表面为止；在平坦化所述隔离材料层之后，回刻蚀所述隔离材料层，并暴露出鳍片301的部分侧壁表面，形成所述浅沟槽隔离结构302，用于实现核心区I和输入输出区II各自区域内的元件之间的有源区隔离以及核心区I和输入输出区II之间的有源区隔离。在一实施例中，为了避免所述化学机械抛光工艺(CMP)对鳍片301顶部造成损伤，还能够在形成隔离材料层之前，在半导体衬底300和鳍片301表面形成抛光停止层，所述抛光停止层的材料与隔离材料层的材料不同，当所述化学机械抛光工艺暴露出所述抛光停止层之后，对所述抛光停止层进行过抛光或湿法刻蚀工艺，以暴露出鳍片301的顶部表面。所述回刻蚀工艺为各向异性的干法刻蚀工艺，由于所述化学机械抛光工艺(CMP)使隔离材料层的表面平坦，因此经过所述回刻蚀之后，所述浅沟槽隔离结构302的表面平坦。浅沟槽隔离结构302中的隔离材料层可以为氧化硅、氮化硅、氮氧化硅、低K介质材料、超低K介质材料中的一种或多种组合。
然后，对鳍片301进行阱离子注入，形成P阱(用于形成NMOS元件的导电沟道)或者N阱(用于形成PMOS元件的导电沟道)，并对形成的阱进行多次离子注入，注入离子类型与阱离子注入的离子类型相同，用于改善形成的MOS元件的抗击穿性能(Punch-throughPrevention)和调整形成的MOS元件的阈值电压。
在本发明的其他实施例中，鳍片301还可以为半导体衬底300表面上的半导体外延层，所述半导体外延层采用选择性外延沉积工艺形成于所述半导体衬底300表面，其材料不受限制，例如为硅、锗、碳硅或锗硅等，能够满足特定的工艺需求，且沉积厚度能够通过外延工艺进行控制，从而控制所形成的鳍片301的高度。
请继续参考图3A，步骤S1中，可以采用热氧化工艺(Rapid Thermal Oxidation，RTO)、原位蒸气生成(In-suit Stream Generation，ISSG)工艺或者化学气相沉积(Chemical Vapor Deposition，CVD)工艺，在所述鳍片301表面形成栅氧化层303。其中，热氧化工艺是利用氧化炉或快速热退火腔室，在氧气气氛下对鳍片301进行600℃至900℃的热氧化处理实现；原位蒸气生成(ISSG)工艺是在快速热退火腔室中，通入氢气与氧气，在热的鳍片301表面原位化合成水蒸汽，再与鳍片301的硅等化合形成氧化物的过程。优选地，在栅氧化层303形成过程中，根据最后所需栅氧电性厚度目标，来优化工艺参数(例如优化工艺时间和工艺温度等)，以控制栅氧化层303的形成厚度。本实施例中，采用原位蒸气生成(ISSG)工艺，并控制工艺温度维持在1050℃，形成厚度为的栅氧化层303。
请继续参考图3A，在步骤S2中，可以采用分耦式等离子体氮化工艺(DecoupledPlasma Nitridation，DPN)、氮离子注入工艺或快速热氮化工艺等，至少对输入输出区II的栅氧化层303进行氮化处理。本实施例中，采用DPN工艺对栅氧化层303进行氮化处理。所述DPN工艺具体采用电感性耦合产生氮等离子体，并将高态氮(high level ofnitrogen)结合进栅氧化层303中，在等离子体轰击过程中，氮等离子体打破栅氧化层303的氧化硅薄膜，使氮离子/活性分子与栅氧化层303中的氧化硅等氧化物键合，形成氮氧化硅等氮氧化物薄膜，通过调节DPN工艺的时间和/或功率，可以调节氮在栅氧化层303中的分布，使得进入栅氧化层303中的氮在栅氧化层303内的分布更多地集中于栅氧化层303的表层的一定厚度内，并保证氮浓度满足要求，同时减轻等离子体对鳍片301造成的损伤，有利于器件性能的提高。本实施例中栅氧化层303被氮化的部分的氮浓度为5％～10％。优选的，对核心区I和输入输出区II的栅氧化层303均进行第一次氮化处理，从而有利于在步骤S4中去除核心区I的栅氧化层303时，具有较高的刻蚀选择比，提高去除效果。
请继续参考图3A，在步骤S2中，在第一次氮化处理后，在氮气氛围下(纯氮气或者氮气含量占主要部分，例如95％以上的氮气及5％以下的氧气等其他气体)，执行第一次氮化后退火处理(Post Nitridation Anneal，PNA)，该步骤可用于栅氧化层303中的损伤修复以及氮元素轮廓控制。优选地，在第一次氮化后退火处理步骤中，精确优化第一次氮化后退火的时间及温度，以进一步调节氮在栅氧化层303中的分布远离栅氧化层303和鳍片301界面，而趋近于栅氧化层303表层。本实施例中，第一次氮化后退火处理的工艺温度为900℃至1200℃。例如为1050℃，退火时间为11s。
请参考图3B，在步骤S3中，首先需要在所述核心区I和输入输出区II表面形成核心元件和输入输出元件的伪栅叠层结构以及围绕在所述伪栅叠层结构侧壁的侧墙305。其中，形成伪栅叠层结构的过程包括：通过已知的沉积工艺，如CVD(化学气相沉积)、原子层沉积、溅射沉积等，在所述核心区I和输入输出区II的氮化后的栅氧化层303表面上沉积伪栅极层304和氮化硅掩膜层(未图示)，伪栅极层304的沉积厚度决定了后续形成的金属栅叠层结构的高度；然后，通过在氮化硅掩膜层上旋涂光刻胶，并通过其中包括曝光和显影的光刻工艺在光刻胶中形成核心元件和输入输出元件的栅极图案；之后利用具有所述栅极图案的所述光刻胶作为掩模，通过干法蚀刻工艺刻蚀所述氮化硅硬掩膜层，以将所述栅极图案转移到所述氮化硅硬掩膜层上，并移除所述光刻胶；接着，以所述氮化硅硬掩膜层为掩膜，通过干法刻蚀工艺，从上至下依次刻蚀伪栅极层304和栅氧化层303，从而在鳍片301上形成横跨于鳍片301表面的伪栅叠层结构，即所述伪栅叠层结构包括刻蚀剩余的伪栅极层304及其底部覆盖的栅氧化层303。所述伪栅极层304的材料包含但不限于硅、多晶硅、掺杂的多晶硅和多晶硅-锗合金材料，优选为多晶硅，由于所述多晶硅易于形成且易于去除，因此所形成的伪栅极层304形貌良好，且后续去除伪栅极层304之后不易产生过多的副产物。
形成侧墙305的过程包括：首先，通过化学气相沉积工艺或原子层沉积工艺等，在刻蚀栅氧化层303后暴露出的鳍片301表面、浅沟槽隔离结构302表面以及伪栅叠层结构表面上沉积侧墙材料，侧墙材料可以为氧化硅、氮化硅、氮氧化硅、掺碳的氮氧化硅中一种或者它们组合，例如氧化硅-氮化硅-氧化硅叠层结构；之后，通过干法刻蚀工艺刻蚀所述侧墙材料，进而形成围绕在所述所述核心区I和输入输出区II的伪栅叠层结构(即伪栅极层304和栅氧化层303)侧壁的侧墙305，氮化硅硬掩膜层在侧墙305刻蚀过程中保护伪栅叠层结构。
步骤S3中还可以进一步形成源漏区306，源漏区306的一种形成工艺过程包括：在形成侧墙305后，先通过干法刻蚀工艺或者通过干法刻蚀结合湿法刻蚀的工艺，对在所述伪栅叠层结构和侧墙305两侧的鳍片301进行刻蚀，形成源漏沟槽(形状为U形或Σ形)；然后采用选择性外延工艺在所述源漏沟槽中进行不同于鳍片301材料的半导体层外延生长，外延生长的半导体层例如锗硅(SiGe)、锗(Ge)、硅(Si)、碳硅(SiC)、锡锗(GeSn)、锡锗硅(SiGeSn)、锡硅(SiSn)或III-V族材料等材料，在源漏沟槽中的半导体层外延生长过程中对半导体层进行原位离子掺杂或者在外延生长后对半导体层进行离子注入，对掺杂离子进行退火激活，使得掺杂离子向鳍片301的底部以及栅氧化层303底部扩散，以形成抬升的源漏区306(形状为U形或Σ形)，抬升的源漏区306的顶部通常高于鳍片301的顶部。本实施例中，当鳍片301为Si时，源漏沟槽中外延的半导体层可以为SiGe或者SiC,当鳍片301为SiGe或者SiC时，源漏沟槽中外延的半导体层可以为Si，由此可施加应力至伪栅叠层结构下方的沟道区，以增加载流子移动率并改善元件表现。之后，通过化学机械平坦化工艺(CMP)等移除氮化硅硬掩膜层。源漏区306的另一种形成工艺过程包括：以伪栅叠层结构和侧墙305为掩膜，通过在所述伪栅叠层结构和侧墙305两侧的鳍片301中直接进行包括轻掺杂漏区(LDD)离子注入和源漏区重掺杂(S/D)离子注入等多步源漏区离子注入工艺，并对注入离子进行退火激活，形成源漏区306，这种工艺形成的源漏区306的顶部表面与鳍片顶部表面齐平，其中的退火步骤可以在所有的源漏区离子注入步骤完成后只进行一次，也可以在其中的某步或某几步源漏区离子注入后进行相应的退火。
需要说明的是，侧墙305可以是多层侧墙组成的叠层结构，其最后一层甚至最后几层侧墙可以在源漏区306形成的前几步工艺(例如包括LDD注入在内的前几步离子注入工艺或者刻蚀源漏区沟槽及源漏区沟槽中的半导体外延生长工艺)完成之后形成，在整个侧墙305制作完成后，在进行形成源漏区306的最后几步工艺(例如最后几步的离子注入工艺、源漏区沟槽中半导体层外延后的离子掺杂工艺、掺杂离子退火激活工艺等)，进而完成源漏区306的制作。
此外，步骤S3中形成源漏区306之后还可以进一步的在源漏区306的表面形成金属硅化物，用于后续的电接触，以降低接触电阻。金属硅化物的形成工艺包括：在浅沟槽隔离结构302、鳍片301、源漏区306、侧墙305以及伪栅极层304表面沉积钛(Ti)、钴(Co)、镍(Ni)或钨(Wu)等金属层，然后对金属层退火，以使金属层与源漏区306的硅反应形成金属硅化物后，最后再移除未反应的金属层。
请参考图3B和3C，在步骤S3中，可以继续通过化学气相沉积工艺等在核心区I和输入输出区II的表面上，即在鳍片301、浅沟槽隔离结构302、源漏区306、侧墙305以及伪栅极层304表面上，依次沉积刻蚀停止层307以及层间介电层308，以填充在鳍片301和伪栅叠层结构之间的间隙内，层间介电层308可以是介电常数低于2.0的低K介质材料，其厚度足以覆盖伪栅极层304的顶部，刻蚀停止层307可以是氮化硅、氮氧化硅等，一方面可以用于后续工艺的停止点检测，另一方面还可以降低伪栅叠层结构之间空隙的深宽比，有利于层间介电层308的填充，避免形成填充空洞；然后，执行化学机械抛光(CMP)工艺，对层间介电层308进行顶部平坦化，直至暴露出刻蚀停止层307表面，之后可以通过湿法刻蚀工艺或干法刻蚀工艺等去除伪栅极层304的表面的刻蚀停止层307，从而暴露出下方的伪栅极层304，由此可以保持侧墙305的顶部形貌和高度；接着，通过湿法刻蚀工艺、干法刻蚀工艺或者先干法刻蚀后湿法刻蚀的工艺，去除所述核心区I和输入输出区II的伪栅极层304，从而暴露出伪栅极层304下方的栅氧化层303，伪栅极层304的位置形成栅极开口，用于后续金属栅叠层的制作。即此时，所述层间介电层308中具有若干栅极开口，其中一所述栅极开口露出所述核心区I的栅氧化层303，另一所述栅极开口露出所述输入输出区II的栅氧化层303。
请参考图3D和图3E，在步骤S4中，首先可以在步骤S3后的层间介电层308、刻蚀停止层307、侧墙305以及暴露出的栅氧化层303表面上涂覆光刻胶，然后通过曝光、显影等光刻工艺形成图形化的光刻胶309，所述图形化的光刻胶309作为图形化的掩膜层，能够覆盖所述输入输出区II的栅氧化层303表面而暴露出所述核心区I的栅氧化层表面；接着，以所述图形化的光刻胶309为掩膜，采用干法刻蚀工艺或者湿法刻蚀工艺或者先干法刻蚀后湿法刻蚀的工艺，去除核心区I中的栅氧化层；然后通过灰化工艺去除所述图形化的光刻胶309，并对去除光刻胶后的核心区I和输入输出区II的表面依次进行臭氧清洗和氢氟酸清洗，以避免各个栅极开口表面存在刻蚀残留和光刻胶残留等。此次表面清洗会对输入输出区II的栅氧化层303造成损伤，包括厚度减薄和氮损失。
请继续参考图3E，在步骤S5中，对输入输出区II的栅氧化层进行第二次氮化处理和第二次氮化后退火处理，变为栅氧化层303’。第二次氮化处理的工艺可以采用分耦式等离子体氮化工艺(DPN)、氮离子注入工艺或快速热氮化工艺等，第二次氮化后退火处理可以在氮气氛围下进行，该氮气氛围中的气体可以是纯氮气或者氮气含量占主要部分的混合气体，例如由80％以上的氮气、5％以下的氧气以及氩气、氦气等惰性气体组成。第二次氮化处理一方面可以补充之前步骤S4工艺造成的输入输出区II的栅氧化层中氮损失，另一方面利用补充的氮与氧化层反应再次生成具有一定氮浓度的氮氧化层，以补足损失的厚度。第二次氮化后退火处理可用于损伤修复以及氮元素轮廓控制。本实施例中，第二次氮化处理采用DPN工艺，使得输入输出区II的栅氧化层303’中被氮化的部分中的氮浓度大于等于第一次氮化后退火处理后的栅氧化层303中被氮化的部分中的氮浓度。第二次氮化后退火处理的工艺温度为900℃至1200℃。例如为1100℃，退火时间为10s～60s。至此，输入输出区II的栅氧化层303’，其表层具有满足要求的氮浓度，总体厚度也满足要求，且表面缺陷得到改善，从而具有较高的介电常数和较强的扩散离子阻挡能力，能够满足IO元件的TDDB性能(time dependent dielectric breakdown，与时间相关电介质击穿)要求以及可靠性要求。
之后可以采用现有的金属栅极工艺，在核心区I和输入输出区II形成核心元件和IO元件的金属栅叠层结构，并利用金属互连工艺制作金属互连线，以将形成的IO元件以及核心元件进行电连接，具体过程如下：
首先，请参考图3F，通过已知的沉积工艺，如化学气相沉积、原子层沉积、溅射沉积或物理气相沉积等工艺，在层间介电层308以及各个栅极开口的表面沉积高K栅介质层310，高K栅介质层310覆盖在栅极开口的侧壁和底部表面上，其材料可以包括氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种，特别优选的是氧化铪、氧化锆、氧化钛和氧化铝。优选地，使用原子层沉积工艺，从而可以控制反应器中的金属氧化物前驱体(例如，金属氯化物)和蒸汽的流速、温度和压力，以在栅极开口表面和高K栅介质层310之间生成原子光滑的界面和理想厚度。
然后，请继续参考图3F，可以通过原子层沉积或物理气相沉积等沉积工艺并结合相应的光刻工艺和刻蚀工艺，来分别形成PMOS元件的功函数层和NMOS元件的功函数层311，此时功函数层311可以同时覆盖在层间介电层308上方的高K栅介质层310的表面上。其中，功函数层311可包括一层或多层，当用于形成NMOS元件时，应该使用足够的具有相对低的电负性的元素(电负性值小于约1.7)，例如镧系金属、钪、锆、铪、铝、钛、钽、铌、钨以及其他可能有用的元素包括碱金属和碱土金属，其中，碱金属是指横式元素周期表中第1列即ⅠA族的金属元素，从第2周期开始，包括3号元素锂(Li)、11号元素钠(Na)、19号元素钾(K)、37号元素铷(Rb)、55号元素铯(Cs)、87号元素钫(Fr)；碱土金属是指横式元素周期表中第2列即ⅡA族的金属元素，从第2周期开始，包括4号元素铍(Be)、12号元素镁(Mg)、20号元素钙(Ca)、38号元素锶(Sr)、56号元素钡(Ba)、88号元素钫(Ra)，可见，用于形成NMOS元件的功函数层311可以是氮化钛、氮化铊、钛铝合金、氮化钛铝和氮化钨，而当形成PMOS元件时，应该使用足够的具有相对高的电负性的元素(电负性值大于约2.8)，例如氮、氯、氧、氟和溴，可见，用于形成PMOS元件的功函数层311可以是氮化钛、氮化铊和氮化钨等。
接着，请继续参考图3F，可以通过原子层沉积工艺、物理气相沉积工艺或溅射沉积工艺等在功函数层311表面上沉积金属栅电极层312，金属栅电极层312的沉积厚度能够填满各个栅极开口，金属栅电极层312除覆盖在栅极开口中的功函数层311表面上以外，还覆盖在层间介电层308上方的功函数层311表面上，之后可以通过CMP工艺去除层间介电层308表面上多余的金属栅电极层312、功函数层311和高K栅介质层310，从而形成金属栅叠层结构，进而完成核心NMOS元件、核心PMOS元件、IO PMOS元件以及IO NMOS元件的制造。其中，金属栅电极层312可以为不包含大量硅或者多晶硅的任何含金属的导电材料，可以包括铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、钌、钯、钼、铌以及这些元素及其他元素形成的合金、金属碳化物(例如碳化钛、碳化锆、碳化钽、碳化钨和碳化铊)、金属氮化物(例如氮化钽、氮化钛、氮化铊)、金属硅化物(如硅化钨、硅化钛、硅化钴、硅化镍、氮硅化铊)中的一种或多种。
然后，请参考图3G，刻蚀所述层间介电层308，以在所述层间介电层308中形成对准源漏区306表面的接触孔或沟槽，并在所述接触孔或沟槽中依次填充氮化钛或氮化钽等粘附层以及钨或铜或铝等导电金属材料，从而在所述层间介电层308中形成第一导电结构313，所述第一导电结构313的底部与所述金属栅叠层结构两侧的源漏区306表面电接触；
接着，请继续参考图3G，在所述层间介电层308、金属栅叠层结构和第一导电结构313表面形成顶部表面平坦的金属层间介质层314，并刻蚀金属层间介质层314，形成对准第一导电结构313顶部的通孔或沟槽，之后在通孔或沟槽中依次填充氮化钛或氮化钽等粘附层以及钨或铜或铝等导电金属材料，从而在所述金属层间介质层314中形成第二导电结构315，第二导电结构315与所述第一导电结构313的顶部电接触。
综上所述，本发明的半导体器件的制造方法中，通过步骤S4去除所述核心区的栅氧化层，之后通过步骤S5对输入输出区的栅氧化层进行第二次氮化处理和第二次氮化后退火处理，从而可以补足步骤S5工艺造成的输入输出区的栅氧化层中的氮损失，并修复骤S4工艺造成的输入输出区的栅氧化层的表面缺陷，提高了最终形成的输入输出元件的可靠性，进而提高整个半导体器件的可靠性。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (14)

1.一种半导体器件的制造方法，其特征在于，包括以下步骤：
提供具有核心区和输入输出区的半导体衬底，并在所述半导体衬底表面形成栅氧化层；
至少对所述输入输出区的栅氧化层进行第一次氮化处理以及第一次氮化后退火处理；
形成位于所述核心区和输入输出区的栅氧化层上的层间介电层，所述层间介电层具有若干栅极开口，其中一所述栅极开口露出所述核心区的栅氧化层，另一所述栅极开口露出所述输入输出区的栅氧化层；
选择性去除所述核心区的栅极开口中的栅氧化层；
对所述输入输出区的栅极开口中的栅氧化层进行第二次氮化处理以及第二次氮化后退火处理。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，采用热氧化工艺、原位蒸气生成工艺或者化学气相沉积工艺，在所述半导体衬底表面形成所述栅氧化层。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一次氮化处理工艺和所述第二次氮化处理工艺分别为分耦式等离子体氮化工艺、氮离子注入工艺或快速热氮化工艺。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一次氮化后退火处理后的所述输入输出区的栅氧化层的氮浓度为5％～10％。
5.如权利要求1至4中任一项所述的半导体器件的制造方法，其特征在于，所述第二次氮化后退火处理后的所述输入输出区的栅极开口中的栅氧化层的氮浓度大于等于所述第一次氮化后退火处理后的所述输入输出区的栅氧化层的氮浓度。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一次氮化后退火处理和所述第二次氮化后退火处理的工艺温度为900℃至1200℃。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，具有所述若干栅极开口的所述层间介电层的形成过程包括：
形成所述核心区和输入输出区的栅氧化层上沉积伪栅极层，并依次刻蚀所述伪栅极层和所述栅氧化层，以形成所述核心区和输入输出区的伪栅叠层结构；
形成围绕在所述核心区和输入输出区的伪栅叠层结构侧壁的侧墙；
在所述核心区和输入输出区的伪栅叠层结构、侧墙以及半导体衬底表面上形成层间介电层，所述层间介电层顶部暴露出所述核心区和输入输出区的伪栅极层的顶部；
去除暴露出的所述核心区和输入输出区的伪栅极层，以在所述层间介电层中形成所述栅极开口，其中一所述栅极开口露出所述核心区的栅氧化层，另一所述栅极开口露出所述输入输出区的栅氧化层。
8.如权利要求7所述的半导体器件的制造方法，其特征在于，在形成所述侧墙之前或者之后，且在沉积所述层间介电层之前，还在所述核心区和输入输出区的伪栅叠层结构两侧的半导体衬底中形成源漏区。
9.如权利要求8所述的半导体器件的制造方法，其特征在于，通过在所述伪栅叠层结构两侧的半导体衬底中进行多步源漏区离子注入，以形成所述源漏区；或者，先对在所述伪栅叠层结构两侧的半导体衬底进行刻蚀，以形成源漏沟槽，然后采用选择性外延工艺在所述源漏沟槽进行源漏半导体外延生长，以形成所述源漏区。
10.如权利要求8或9所述的半导体器件的制造方法，其特征在于，所述半导体衬底的核心区和输入输出区均形成有垂直于表面的鳍片，所述伪栅叠层结构和侧墙均形成在所述鳍片表面上，所述源漏区形成在所述伪栅叠层结构和侧墙两侧的鳍片中。
11.如权利要求1所述的半导体器件的制造方法，其特征在于，选择性去除所述核心区的栅氧化层的步骤包括：
在所述层间介电层和栅极开口表面上形成图形化掩膜层，所述图形化的掩膜层覆盖所述输入输出区的栅极开口表面而暴露出所述核心区的栅极开口表面；
以所述图形化的掩膜层为掩膜，刻蚀去除所述核心区的栅极开口中的栅氧化层；
去除所述图形化的掩膜层，并进行表面清洗。
12.如权利要求11所述的半导体器件的制造方法，其特征在于，所述图形化的掩膜层为光刻胶或者为由氮化硅和光刻胶形成的叠层结构。
13.如权利要求11所述的半导体器件的制造方法，其特征在于，所述表面清洗的过程包括臭氧清洗步骤和氢氟酸清洗步骤。
14.如权利要求11所述的半导体器件的制造方法，其特征在于，还包括以下步骤：
第二次氮化后退火处理后，形成所述核心区和输入输出区的金属栅叠层结构，所述金属栅极叠层填充在各个所述栅极开口中，且包括依次填充在所述栅极开口中的高K栅介质层、功函数层以及金属栅电极层。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110634735A (zh) * 2019-09-26 2019-12-31 上海华力集成电路制造有限公司 双重栅极氧化层生长方法及半导体器件的制造方法
WO2020096859A1 (en) * 2018-11-06 2020-05-14 The Regents Of The University Of California Micro-leds with ultra-low leakage current
CN111785687A (zh) * 2019-04-03 2020-10-16 中芯国际集成电路制造(上海)有限公司 一种半导体器件的形成方法及半导体器件
CN112635401A (zh) * 2019-09-24 2021-04-09 长鑫存储技术有限公司 晶体管的形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1862776A (zh) * 2005-05-12 2006-11-15 联华电子股份有限公司 制造掺杂氮的介电层的方法
US20140091400A1 (en) * 2011-07-21 2014-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Gate Dielectric Of Semiconductor Device
CN104183470A (zh) * 2013-05-21 2014-12-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN104183478A (zh) * 2013-05-21 2014-12-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1862776A (zh) * 2005-05-12 2006-11-15 联华电子股份有限公司 制造掺杂氮的介电层的方法
US20140091400A1 (en) * 2011-07-21 2014-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Gate Dielectric Of Semiconductor Device
CN104183470A (zh) * 2013-05-21 2014-12-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN104183478A (zh) * 2013-05-21 2014-12-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020096859A1 (en) * 2018-11-06 2020-05-14 The Regents Of The University Of California Micro-leds with ultra-low leakage current
CN112997326A (zh) * 2018-11-06 2021-06-18 加利福尼亚大学董事会 具有超低漏电流的微led
CN111785687A (zh) * 2019-04-03 2020-10-16 中芯国际集成电路制造(上海)有限公司 一种半导体器件的形成方法及半导体器件
CN111785687B (zh) * 2019-04-03 2024-01-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件的形成方法及半导体器件
CN112635401A (zh) * 2019-09-24 2021-04-09 长鑫存储技术有限公司 晶体管的形成方法
CN110634735A (zh) * 2019-09-26 2019-12-31 上海华力集成电路制造有限公司 双重栅极氧化层生长方法及半导体器件的制造方法

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