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CN108121619B - 依据通信条件调整延迟的电子电路 - Google Patents

依据通信条件调整延迟的电子电路 Download PDF

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CN108121619B
CN108121619B CN201710061246.3A CN201710061246A CN108121619B CN 108121619 B CN108121619 B CN 108121619B CN 201710061246 A CN201710061246 A CN 201710061246A CN 108121619 B CN108121619 B CN 108121619B
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Abstract

一种电子电路从三条或更多条通信线路接收发送信号。该电子电路包括时钟‑数据恢复电路和控制值生成电路。时钟‑数据恢复电路基于在接收信号中生成的转变输出恢复时钟。时钟‑数据恢复电路基于恢复时钟和接收信号输出恢复信号。恢复时钟响应于在接收信号中生成的转变而具有第一边沿。恢复时钟响应于基于恢复时钟的延迟生成的复位信号而具有第二边沿。恢复时钟的延迟基于从控制值生成电路提供的控制值被调整。控制值基于通信条件的变化被调整。

Description

依据通信条件调整延迟的电子电路
相关申请的交叉引用
本申请要求2016年11月29日在韩国知识产权局递交的韩国专利申请10-2016-0160795号的优先权，这里通过引用并入该韩国专利申请的全部内容。
技术领域
本公开的示例实施例涉及电子电路/设备之间的接口，更具体而言涉及从另一电子电路/设备接收信号的电子电路/设备的配置和操作。
背景技术
现今，各种电子设备被使用着。电子设备基于其中包括的各种电子电路的操作来执行其自己的(一个或多个)功能。电子电路/设备独立操作或者在与任何其他(一个或多个)电子电路/设备通信的同时操作。电子电路/设备可采用接口协议来与任何其他(一个或多个)电子电路/设备通信。
例如，发送电路/设备可遵照接口协议向接收电路/设备发送信号。接收电路/设备可通过处理接收到的信号来获得与接收到的信号相对应的数据。从而，发送电路/设备和接收电路/设备可遵照接口协议与彼此通信来与彼此交换数据。
一些电子电路可从独立的时钟生成电路接收时钟来响应于该时钟而操作。或者，一些电子电路可从特定信号的转变提取时钟，并且可基于提取的时钟来操作。为此，一些电子电路可包括时钟-数据恢复电路。例如，一些接收电路/设备可从接收自发送电路/设备的信号中提取或恢复时钟。这种接收电路/设备可响应于提取或恢复的时钟来适当地恢复与接收到的信号相对应的数据。
另外，电子电路/设备之间的通信可通过用于传送差动信号的两条线路来执行。与单条线路的单个信号相比，差动信号对于避免由噪声引起的误差可能是有用的。然而，由于使用两条线路来传送一个数据符号，所以与单条线路的实现方式相比通信的效率可能被降低。由于此原因，近来，提出了用于通过三条线路通信的接口方式。当线路的数目增加时，比特的数目可增加并且在特定时间段期间可传输更多的数据符号，从而可提高通信的效率。
发明内容
本公开的示例实施例可提供一种被配置为通过三条或更多条通信线路从另一电子电路/设备接收信号的电子电路/设备。在示例实施例中，电子电路/设备可基于接收到的信号来恢复时钟，以适当地控制各种操作的定时。此外，电子电路/设备可依据通信条件来调整内部延迟电路的延迟，以适当地提供所恢复的时钟的边沿。
在一些示例实施例中，电子电路可从三条或更多条通信线路接收传送信号。该电子电路可包括多个缓冲器、时钟-数据恢复电路和控制值生成电路。多个缓冲器可基于从发送信号之中不同选择的发送信号对来输出接收信号。时钟-数据恢复电路可包括第一多个延迟单元、时钟恢复部和数据恢复部。时钟恢复部可基于在接收信号中生成的转变来输出恢复时钟。数据恢复部可基于恢复时钟和接收信号来输出恢复信号。控制值生成电路可包括第二多个延迟单元。控制值生成电路可基于来自第二多个延迟单元的输出来输出控制值。恢复时钟可响应于在接收信号中生成的转变而具有第一边沿。恢复时钟可响应于基于恢复时钟通过第一多个延迟单元的延迟生成的复位信号而具有第二边沿。恢复时钟通过第一多个延迟单元的延迟可基于控制值来调整。
在一些示例实施例中，一种电子电路可包括时钟恢复部和数据恢复部。时钟恢复部可基于在三个或更多个接收信号中生成的转变来输出恢复时钟。数据恢复部可响应于恢复时钟而基于接收信号来输出恢复信号。恢复时钟可响应于在接收信号中生成的转变而具有第一边沿。恢复时钟可响应于基于恢复时钟的延迟生成的复位信号而具有第二边沿。恢复时钟的延迟可依据接收信号的数据率来调整。
在一些示例实施例中，一种电路可包括时钟-数据恢复电路和控制值生成电路。时钟-数据恢复电路可基于在三个或更多个接收信号中生成的转变来生成第一组合信号。时钟-数据恢复电路可基于第一组合信号和通过延迟第一组合信号生成的复位信号来输出恢复时钟。时钟-数据恢复电路可响应于恢复时钟而输出从接收信号生成的恢复信号。控制值生成电路可基于第二组合信号的延迟或振荡时钟的频率中的至少一者来输出控制值，其中第二组合信号是基于接收信号生成的。第一组合信号的延迟可基于控制值来调整。
根据示例实施例，电子电路可恢复适合于恢复数据的时钟。特别是，即使通信条件被改变(例如，信号的数据率的变化、工艺-电压-温度变动等等)，电子电路也可基于针对改变后的通信条件优化的延迟来适当地提供恢复时钟的边沿。从而，恢复时钟即使在任何通信条件中都可提供最优的建立/保持周期。
在一些示例实施例中，一种电路包括时钟恢复电路和数据恢复电路。时钟恢复电路响应于在三个接收信号中的任何一个接收信号内检测到第一信号转变而生成第一时钟信号的第一转变，并且响应于在该一个接收信号被延迟预定时间段之后检测到该一个接收信号内的第一信号转变而生成第一时钟信号的与第一转变相反的第二转变。数据恢复电路与第一时钟信号的第二转变同时地对该一个接收信号的数据值采样。三个接收信号的每一者是通过单独的通信信道接收的。
附图说明
通过接下来参考以下附图的描述，上述和其他目的和特征将变得清楚，除非另有指明，否则相似的标号在以下各幅附图中可指代相似的部件，其中：
图1是图示出根据一些示例实施例的包括电子电路/设备的电子系统的框图；
图2是更详细图示出图1的接收电路的示例配置的框图；
图3是用于描述图1的编码器/解码器电路处理的数据符号的概念图；
图4和图5是用于描述图2的时钟-数据恢复电路的示例操作的时序图；
图6A和6B是图示出图2的控制值生成电路的示例配置的框图；
图7是用于描述图6A的控制值生成电路的示例操作的时序图；
图8是图示出图2的控制值生成电路的示例配置的框图；
图9是图示出图8的数字控制振荡器的示例配置的框图；
图10是用于描述图9的数字控制振荡器的示例操作的时序图；
图11是用于描述图8的自动频率控制器的示例操作的时序图；
图12是描述图8的自动频率控制器的示例操作的流程图；
图13是图示出图2的时钟-数据恢复电路的示例配置的框图；
图14是用于描述图13的时钟-数据恢复电路的示例操作的时序图；
图15是图示出图13的延迟电路的示例配置的框图；
图16是用于描述图13的时钟-数据恢复电路的示例操作的时序图；
图17是图示出图2的时钟-数据恢复电路的示例配置的框图；
图18和图19是用于描述图17的时钟-数据恢复电路的示例操作的时序图；
图20是图示出图2的时钟-数据恢复电路的示例配置的框图；
图21是用于描述图20的时钟-数据恢复电路的示例操作的时序图；
图22是图示出采用根据示例实施例的电子电路及其接口的电子设备的示例配置的框图。
具体实施方式
以下，将参考附图详细且清楚地描述一些示例实施例以使得本领域技术人员能够容易地实现本公开。
图1是图示出根据一些示例实施例的包括电子电路/设备的电子系统的框图。电子系统1000可包括可与彼此通信的电子设备1100和1200。
第一电子设备1100可包括发送电路1111和接收电路1115。第二电子设备1200可包括接收电路1211和发送电路1215。接收电路1211可从发送电路1111接收信号，并且发送电路1215可向接收电路1115发送信号。从而，第二电子设备1200可与第一电子设备1100通信。图1图示了电子设备1100和1200之间的双向通信，但在一些示例实施例中，可能只有单向通信。
例如，第二电子设备1200可包括接口电路1210。接口电路1210可被配置为处理第二电子设备1200采用的接口协议，以与第一电子设备1100通信。接口电路1210可被配置为处理各种接口协议中的至少一种。
接口电路1210可包括多层。例如，接口电路1210可包括物理层，该物理层包括被配置为发送/接收信号的物理电子电路。例如，接口电路1210可包括链路层，该链路层被配置用于数据符号的处理、封包构成/分解的管理、通信路径和定时的控制、差错的检测等等。例如，接口电路1210可包括应用层，该应用层被配置为在通过链路层发送/接收信息的同时提供服务。
接收电路1211和发送电路1215可实现为电子电路，并且可被包括在接口电路1210的物理层中。接收电路1211和发送电路1215可以为第二电子设备1200物理地接收/发送信号。接收电路1211和发送电路1215可遵照接口电路1210采用的接口协议来接收/发送信号，并且可处理接收到的/要发送的信号。
从接收电路1211输出的信号可被提供给编码器/解码器电路1213。编码器/解码器电路1213可对提供的信号解码以输出接收数据Rx_DAT。接收数据Rx_DAT可被提供给第二电子设备1200的(一个或多个)其他组件(例如，处理器/控制器、显示驱动器等等)。从而，第二电子设备1200可通过基于接收数据Rx_DAT执行其自己的(一个或多个)功能来提供(一个或多个)服务。
第二电子设备1200可生成发送数据Tx_DAT。发送数据Rx_DAT可从第二电子设备1200的(一个或多个)其他组件(例如，处理器/控制器、存储器设备等等)提供给编码器/解码器电路1213。编码器/解码器电路1213可对发送数据Tx_DAT编码，并且可将编码的数据提供给发送电路1215。发送电路1215可基于编码的信号向接收电路1115发送信号。
第一电子设备1100、发送电路1111和接收电路1115可被配置为分别与第二电子设备1200、发送电路1215和接收电路1211相同或相似。例如，第一电子设备1100可包括接口电路。例如，第一电子设备1100可处理发送/接收数据以与第二电子设备1200通信。为了简洁，下面将省略对第一电子设备1100的详细描述。
在一些示例实施例中，电子系统1000可实现在单个电子设备中。例如，电子系统1000可包括各种电子设备之一，例如桌面型计算机、膝上型计算机、平板计算机、智能电话、可穿戴设备、服务器、工作站等等，并且电子设备1100和1200可包括组装/嵌入/安装在电子系统1000中的电子电路/设备。
在一些示例实施例中，电子系统1000可实现在多个电子设备中，并且电子设备1100和1200可实现在分开的电子设备中。例如，电子设备1100和1200的每一者可包括各种电子设备之一，例如桌面型计算机、膝上型计算机、平板计算机、智能电话、可穿戴设备、服务器、工作站等等。电子设备1100和1200可包括相同类型的电子设备或不同类型的电子设备。
图2是更详细图示出图1的接收电路的示例配置的框图。为了促进更好的理解，将描述图1的接收电路1211的示例配置。在一些示例实施例中，图1的接收电路1115可被配置为与接收电路1211相同或相似。
在示例实施例中，接收电路1211可通过三条或更多条通信线路从发送电路1111接收信号。例如，接收电路1211可从三(3)条通信线路ML接收发送信号S1、S2和S3。发送信号S1、S2和S3可包括从发送电路1111输出并且沿着通信线路ML发送到接收电路1211的信号。
例如，当发送电路1111和接收电路1211的每一者被包括在由移动行业处理器接口(mobile industry processor interface，MIPI)联盟提出的C-PHY规范中定义的物理层中时，接收电路1211可通过三条通信线路ML与发送电路1111通信。然而，此示例是要促进更好的理解，而本公开不限于此。发送电路1111和接收电路1211可遵从与通过三条或更多条通信线路的通信相关联的任何其他(一个或多个)物理层规范和任何其他(一个或多个)接口协议。
在本公开中，将描述三条通信线路ML和三个发送信号S1、S2和S3。然而，这种描述是要促进更好的理解，而本公开不限于三条通信线路ML和三个发送信号S1、S2和S3。从接下来的描述可容易理解，示例实施例可被修改或改变用于四条或更多条通信线路和四个或更多个发送信号。
在一些示例实施例中，接收电路1211可包括多个缓冲器12、23和31、时钟-数据恢复电路2000和控制值生成电路3000。在一些示例实施例中，缓冲器12、23和31和/或控制值生成电路3000可设在接收电路1211外部。本公开不限于图2的图示。
缓冲器12、23和31可接收从发送信号S1、S2和S3中不同选择的发送信号对。例如，缓冲器12可接收一对发送信号S1和S2，并且缓冲器23可接收一对发送信号S2和S3。同时，缓冲器31可接收一对发送信号S3和S1。缓冲器12、23和31可接收不同的发送信号对。
缓冲器12、23和31可基于接收到的发送信号对输出接收信号S12、S23和S31。例如，缓冲器12、23和31可包括差动缓冲器。例如，缓冲器12可基于该对发送信号S1和S2(例如，基于发送信号S1和S2的电平之间的差)输出接收信号S12。同时，缓冲器23可基于该对发送信号S2和S3输出接收信号S23，并且缓冲器31可基于该对发送信号S3和S1输出接收信号S31。
图2图示了三个缓冲器12、23和31。然而，缓冲器的数目可依据通信线路的数目和发送信号的数目被各种修改或改变。例如，当使用四条通信线路时，可提供六(＝4C2)个缓冲器来接收从四个发送信号中不同选择的发送信号对，并且可输出六个接收信号。
时钟-数据恢复电路2000可接收接收信号S12、S23和S31。时钟-数据恢复电路2000可基于在接收信号S12、S23和S31中生成的转变来输出恢复时钟RCLK。时钟-数据恢复电路2000可基于恢复时钟RCLK和接收信号S12、S23和S31输出恢复信号RS12、RS23和RS31。
在示例实施例中，恢复时钟RCLK可具有适合于从接收信号S12、S23和S31生成恢复信号RS12、RS23和RS31的边沿。从而，时钟-数据恢复电路2000可响应于恢复时钟RCLK分别基于接收信号S12、S23和S31生成(例如，采样)恢复信号RS12、RS23和RS31。
恢复时钟RCLK可用于生成恢复信号RS12、RS23和RS31。在一些示例实施例中，恢复时钟RCLK可被提供到图1的第二电子设备1200的其他组件(例如，处理器/控制器、显示驱动器、存储器设备等等)。例如，恢复时钟RCLK还可被用作用于操作第二电子设备1200的全部或一些组件的操作时钟。
恢复信号RS12、RS23和RS31可被图1的编码器/解码器电路1213所处理。从而，编码器/解码器电路1213可输出接收数据Rx_DAT。将参考图3来描述用于接收数据Rx_DAT的恢复信号RS12、RS23和RS31。
时钟-数据恢复电路2000可包括第一多个延迟单元DCs1。第一多个延迟单元DCs1中的每个延迟单元可被配置为延迟任何信号的发送。在一些示例实施例中，每个延迟单元可延迟恢复时钟RCLK的发送。在一些示例实施例中，每个延迟单元可延迟恢复信号RS12、RS23和RS31的发送。
在示例实施例中，通过第一多个延迟单元DCs1的信号延迟可基于控制值CV来调整(例如，可变得更长或更短)。将参考图4和图5来描述生成和延迟恢复时钟RCLK和恢复信号RS12、RS23和RS31。此外，将参考图13至图21来描述时钟-数据恢复电路2000的示例配置和操作。
控制值生成电路3000可生成控制值CV。可以为时钟-数据恢复电路2000的第一多个延迟单元DCs1提供控制值CV。
在一些示例实施例中，控制值CV可包括分别用于激活或解除激活第一多个延迟单元DCs1的多个比特。第一多个延迟单元DCs1中的一些可被激活以延迟任何信号，并且其余的延迟单元可被解除激活并且可不延迟信号。从而，可依据激活的延迟单元的数目来调整通过第一多个延迟单元DCs1的信号延迟。
控制值生成电路3000可包括第二多个延迟单元DCs2。控制值生成电路3000可基于来自第二多个延迟单元DCs2的输出来输出控制值CV。第二多个延迟单元DCs2中的每个延迟单元可被配置为延迟任何信号的发送。
例如，控制值生成电路3000可基于来自第二多个延迟单元DCs2的输出来计算第一多个延迟单元DCs1的适当延迟。此外，控制值生成电路3000可向第一多个延迟单元DCs1提供允许计算出的延迟的控制值CV。为此，在一些示例实施例中，第二多个延迟单元DCs2可被配置成使得第二多个延迟单元DCs2中的每个延迟单元中包括的逻辑门之间的连接与第一多个延迟单元DCs1中的每个延迟单元中包括的逻辑门之间的连接相同。也就是说，第二多个延迟单元DCs2中的每个延迟单元中包括的逻辑门可连接到彼此以复制第一多个延迟单元DCs1中的每个延迟单元中包括的逻辑门之间的连接。
在一些示例实施例中，控制值生成电路3000可基于接收信号S12、S23和S31生成控制值CV。然而，在一些示例实施例中，控制值生成电路3000可在没有接收信号S12、S23和S31的情况下生成控制值CV。在后一种示例实施例中，与图2中所示的不同，控制值生成电路3000可不接收接收信号S12、S23和S31。将参考图6A至图12描述控制值生成电路3000的示例配置和操作。
图3是用于描述图1的编码器/解码器电路处理的数据符号的概念图。
图1和图2的接收电路1211可输出恢复信号RS12、RS23和RS31。恢复信号RS12、RS23和RS31的每一者可具有逻辑“0”和逻辑“1”的值。图1的编码器/解码器电路1213可基于恢复信号RS12、RS23和RS31的逻辑值将恢复信号RS12、RS23和RS31解码成数据符号。这些数据符号可对应于图1的发送电路1111利用发送信号S1、S2和S3想要发送的数据。编码器/解码器电路1213可基于解码的数据符号输出接收数据Rx_DAT。
例如，当恢复信号RS12具有逻辑“0”的值并且恢复信号RS23和RS31的每一者具有逻辑“1”的值时，编码器/解码器电路1213可将恢复信号RS12、RS23和RS31解码成数据符号SB1。这样，编码器/解码器电路1213可根据恢复信号RS12、RS23和RS31的逻辑值中的变化将恢复信号RS12、RS23和RS31解码成数据符号SB1、SB2、SB3、SB4、SB5和SB6。数据符号SB1、SB2、SB3、SB4、SB5和SB6可分别基于恢复信号RS12、RS23和RS31的不同逻辑值来解码。
图4和图5是用于描述图2的时钟-数据恢复电路的示例操作的时序图。
参考图4，例如，在时刻“t1”之前，接收信号S12和S31可具有逻辑“1”的值，并且接收信号S23可具有逻辑“0”的值。从而，在时刻“t1”之前，图2的时钟-数据恢复电路2000可接收与数据符号SB2相关联的接收信号S12、S23和S31。
例如，从时刻“t1”起，时钟-数据恢复电路2000可接收与数据符号SB1相关联的接收信号S12、S23和S31。例如，对于数据符号SB1，接收信号S12可在时刻“t1”从逻辑“1”的状态转变到逻辑“0”的状态。时钟-数据恢复电路2000可响应于接收信号S12的转变提供恢复时钟RCLK的第一边沿(例如，上升沿)。
对于数据符号SB1，接收信号S23可从逻辑“0”的状态转变到逻辑“1”的状态。在一些情况中，接收信号S23的转变可与接收信号S12的转变一起发生。然而，在一些情况中，由于通信条件(例如，制造工艺误差、电压拉取延迟、温度变动等等)，接收信号S23可与接收信号S12不同地转变。
例如，在时刻“t1”之后的时刻“t2”，接收信号S23可从逻辑“0”的状态转变到逻辑“1”的状态。然而，接收信号S23在时刻“t2”的转变可不影响恢复时钟RCLK。原因是因为接收信号S23在时刻“t2”的转变与接收信号S12在时刻“t1”的转变一起与数据符号SB1相关联。同时，对于数据符号SB1，接收信号S31可不转变(即，可保持逻辑“1”的值)。
在时刻“t3”，时钟-数据恢复电路2000可响应于复位信号提供恢复时钟RCLK的第二边沿(例如，下降沿)。时钟-数据恢复电路2000可通过经由图2的第一多个延迟单元DCs1延迟恢复时钟RCLK来生成复位信号。将参考图13至图21来描述复位信号。恢复时钟RCLK可响应于复位信号而具有第二边沿，以具有对于随着数据符号SB1之后的下一数据符号的第一边沿。
从而，恢复时钟RCLK可具有脉冲宽度PW1。此外，在初始转变(例如，接收信号S12在时刻“t1”的转变)之后的任何随后的转变(例如，接收信号S23在时刻“t2”的转变)在时刻“t1”和时刻“t3”之间可被掩蔽。时刻“t1”和时刻“t3”之间的时间间隔可提供掩蔽周期。初始转变之后的(一个或多个)随后转变在掩蔽周期中可不影响恢复时钟RCLK。
与一个数据符号SB1相对应的接收信号S12、S23和S31可在时刻“t1”和时刻“t4”之间的时间间隔中被接收。时刻“t1”和时刻“t4”之间的时间间隔可提供由关于一个数据符号的接收信号S12、S23和S31定义的符号周期。
例如，从时刻“t4”起，时钟-数据恢复电路2000可接收与数据符号SB5相关联的接收信号S12、S23和S31。例如，对于数据符号SB5，接收信号S31可在时刻“t4”从逻辑“1”的状态转变到逻辑“0”的状态。时钟-数据恢复电路2000可响应于接收信号S31的转变提供恢复时钟RCLK的第一边沿。同时，对于数据符号SB5，接收信号S12和S23可不转变(即，可保持先前逻辑值)。
这样，时钟-数据恢复电路2000可基于接收信号S12、S23和S31和复位信号生成恢复时钟RCLK。在每一个符号周期中在接收信号S12、S23和S31中可至少一次生成转变来生成恢复时钟RCLK。在一个符号周期期间，恢复时钟RCLK的第一边沿和第二边沿的每一者可被生成一次。
参考图5，时钟-数据恢复电路2000可使用恢复时钟RCLK来基于接收信号S12、S23和S31生成(例如，采样)图2的恢复信号RS12、RS23和RS31。然而，例如，恢复时钟RCLK的第一边沿的定时(例如，在时刻“t1”和时刻“t4”)可能不适合于对接收信号S12、S23和S31采样。
从而，时钟-数据恢复电路2000可将接收信号S12、S23和S31延迟通过第一多个延迟单元DCs1的延迟DLY1那么多。时钟-数据恢复电路2000可延迟接收信号S12、S23和S31以生成延迟的接收信号dS12、dS23和dS31。时钟-数据恢复电路2000可响应于恢复时钟RCLK的第一边沿来稳定地采样延迟接收信号dS12、dS23和dS31。时钟-数据恢复电路2000可基于采样的结果输出恢复信号RS12、RS23和RS31。
如参考图4和图5所描述，第一多个延迟单元DCs1可被采用来控制各种定时，例如用于提供恢复时钟RCLK的第二边沿的复位定时、用于对接收信号S12、S23和S31采样的采样定时，等等。第一多个延迟单元DCs1可延迟恢复时钟RCLK和/或接收信号S12、S23和S31以提供各种操作的适当定时。
同时，当通信条件被改变时(例如，发送信号S1、S2和S3和/或接收信号S12、S23和S31的数据率的变化、工艺-电压-温度(process-voltage-temperature，PVT)变动等等)，可能需要改变各种定时，例如复位定时、采样定时等等。例如，当发送信号S1、S2和S3的数据率变得更高时，可能要求使得用于提供恢复时钟RCLK的第二边沿的复位定时更早。由于此原因，当第一多个延迟单元DCs1将信号延迟固定的时间长度时，可能无法响应于通信条件的变化而适当地改变/调整各种定时。
从而，在示例实施例中，可基于控制值CV来调整通过第一多个延迟单元DCs1的信号延迟。控制值CV可允许第一多个延迟单元DCs1将信号延迟针对改变的通信条件优化的延迟长度那么多。图2的控制值生成电路3000可利用第二多个延迟单元DCs2生成允许第一多个延迟单元DCs1的优化延迟的控制值CV。
根据示例实施例，即使通信条件被改变，图2的接收电路1211也可基于针对改变的通信条件而优化的延迟来适当地提供恢复时钟RCLK的边沿。从而，即使在任何通信条件中，示例实施例的恢复时钟RCLK都可提供最优的建立/保持周期，并且接收电路1211可基于恢复时钟RCLK稳定地输出恢复信号RS12、RS23和RS31。
图6A和6B是图示出图2的控制值生成电路的示例配置的框图。在一些示例实施例中，图2的控制值生成电路3000可包括图6A的控制值生成电路3000a。
参考图6A，控制值生成电路3000a可包括组合接收信号S12、S23和S31的逻辑电路。例如，该逻辑电路可包括逻辑门LG1。这里，术语“组合”可与对一些信号的逻辑值执行逻辑操作相关联。
逻辑门LG1可组合接收信号S12、S23和S31以输出组合信号SXOR。例如，组合信号SXOR可对应于接收信号S12、S23和S31的逻辑值的逻辑异或。例如，逻辑门LG1可响应于控制信号CON而输出或不输出组合信号SXOR。
控制值生成电路3000a可包括延迟单元DC1至DC8。延迟单元DC1至DC8可对应于图2的第二多个延迟单元DCs2。延迟单元DC1至DC8可基于组合信号SXOR输出多个延迟组合信号dSXOR[1]至dSXOR[k+1]。延迟单元DC1至DC8可通过不同地延迟组合信号SXOR来生成多个延迟组合信号dSXOR[1]至dSXOR[k+1]。
参考图6A和6B，在一些示例实施例中，与延迟单元DC1和DC2相对应的电路“A”可包括逻辑门LG2至LG5。逻辑门LG2可接收具有与逻辑“0”相对应的电平的驱动电压VL。逻辑门LG3可接收逻辑门LG2的输出和组合信号SXOR。逻辑门LG4可接收逻辑门LG3的输出，并且可输出延迟组合信号dSXOR[1]。逻辑门LG5可接收逻辑门LG3的输出，并且逻辑门LG5的输出可考虑电路操作特性被适当地稳定化。
组合信号SXOR可在经过逻辑门LG2、LG3和LG4的同时被延迟。这里，术语“经过”可以不指物理递送，而是可以指组合信号SXOR影响逻辑门LG3和LG4的输出。逻辑门LG4的输出可被传递到延迟单元DC3。
延迟单元DC3和DC4、延迟单元DC5和DC6以及延迟单元DC7和DC8的每一者可被配置为与电路“A”类似。延迟单元DC3至DC8可包括被连接为与电路“A”的逻辑门LG2、LG3、LG4和LG5相同的逻辑门。从而，组合信号SXOR在经过延迟单元DC3至DC8的同时可被延迟得越来越多。延迟单元DC1至DC8可输出被不同地延迟的多个延迟组合信号dSXOR[1]至dSXOR[k+1]。
然而，参考图6B描述的电路“A”的配置只是用来促进更好理解的示例。延迟单元DC1至DC8的配置可被各种修改或改变来延迟组合信号SXOR。
参考图6A，控制值生成电路3000a可包括边沿检测器3100a。边沿检测器3100a可基于组合信号SXOR和多个延迟组合信号dSXOR[1]至dSXOR[k+1]输出检测值EDG。例如，检测值EDG可包括多个比特。检测值EDG的比特可包括指示组合信号SXOR的边沿的比特。将参考图7进一步描述延迟单元DC1至DC8的输出。
控制值生成电路3000a可包括除法器3200a。除法器3200a可基于检测值EDG输出控制值CV。例如，除法器3200a可通过组合检测值EDG的比特之中的参考数目的比特来生成控制值CV的比特。从而，控制值生成电路3000a可输出针对图2的第一多个延迟单元DCs1优化的控制值CV。
图7是用于描述图6A的控制值生成电路的示例操作的时序图。为了促进更好的理解，图7将与图6A一起描述。
组合信号SXOR可基于接收信号S12、S23和S31的组合。控制值生成电路3000a可接收允许组合信号SXOR在与一个符号周期的长度相对应的每一个时间间隔中转变的接收信号S12、S23和S31。
例如，在C-PHY规范中定义的前导周期中，在一个符号周期期间接收信号S12、S23和S31中只有一个可转变(例如，当接收信号S12在一个符号周期期间转变时，接收信号S23和S31在相应的符号周期期间可不转变)。从而，当逻辑门LG1组合与前导周期相关联的接收信号S12、S23和S31时，组合信号SXOR可在与一个符号周期的长度相对应的每一个时间间隔中转变。
组合信号SXOR可响应于控制信号CON的激活而被提供到延迟单元DC1至DC8。从而，延迟单元DC1至DC8可输出多个延迟组合信号dSXOR[1]至dSXOR[k+1]。如参考图6A所描述，多个延迟组合信号dSXOR[1]至dSXOR[k+1]可通过不同地延迟组合信号SXOR来生成。
多个延迟组合信号dSXOR[1]至dSXOR[k+1]可用于检测组合信号SXOR的边沿。例如，在时刻“t5”，边沿检测器3100a可参考组合信号SXOR和延迟组合信号dSXOR[j]。此外，在时刻“t6”，边沿检测器3100a可参考组合信号SXOR和延迟组合信号dSXOR[j+1]。
例如，延迟组合信号dSXOR[j]从时刻“t5”起可具有逻辑“1”的值，并且延迟组合信号dSXOR[j+1]从时刻“t6”起可具有逻辑“1”的值。同时，组合信号SXOR在时刻“t5”可具有逻辑“1”的值并且在时刻“t6”可具有逻辑“0”的值。从而，参考组合信号SXOR、延迟组合信号dSXOR[j]和延迟组合信号dSXOR[j+1]，可确定在时刻“t5”和时刻“t6”之间存在组合信号SXOR的边沿。
边沿检测器3100a可将组合信号SXOR和延迟组合信号dSXOR[1]至dSXOR[k+1]逻辑地组合。边沿检测器3100a可输出检测值EDG作为该逻辑组合的结果。
例如，检测值EDG可包括多个比特。例如，边沿检测器3100a可通过将组合信号SXOR、延迟组合信号dSXOR[j]和延迟组合信号dSXOR[j+1]相组合来生成检测值EDG中包括的一个比特。该一个比特可指示组合信号SXOR的边沿。然而，检测值EDG的除了该一个比特以外的其他比特可不指示组合信号SXOR的边沿。例如，由于延迟组合信号dSXOR[1]和dSXOR[2]在组合信号SXOR的边沿不存在的时间间隔中转变，所以通过将组合信号SXOR、延迟组合信号dSXOR[1]和延迟组合信号dSXOR[2]相组合来生成的检测值EDG的比特可不指示组合信号SXOR的边沿。
这样，检测值EDG可包括指示组合信号SXOR的边沿的比特和不与组合信号SXOR的边沿相关联的比特。由于组合信号SXOR在与一个符号周期的长度相对应的每一个时间间隔中转变，所以指示组合信号SXOR的边沿的比特的位置可与一个符号周期的长度相关联。
符号周期的长度可依据通信条件(例如，发送信号S1、S2和S3和/或接收信号S12、S23和S31的数据率、PVT变动等等)来改变。因此，指示组合信号SXOR的边沿的位置和检测值EDG可依据通信条件来改变。这意味着检测值EDG的变化可与通信条件的变化相关联。从而，当基于检测值EDG提供控制值CV时，控制值CV也可与通信条件的变化相关联。
同时，控制值CV可用于调整图2的第一多个延迟单元DCs1的延迟。此外，恢复时钟RCLK可被复位信号所复位，该复位信号是基于恢复时钟RCLK通过第一多个延迟单元DCs1的延迟来生成的(参考图4)。也就是说，为了在接下来的符号周期之前复位恢复时钟RCLK，控制值CV可与比一个符号周期的长度短的时间长度相关联。
从而，不加改变地输出检测值EDG作为控制值CV可能是不适当的。可提供除法器3200a来将检测值EDG转换成第一多个延迟单元DCs1所要求的适当控制值CV。经转换的控制值CV可被提供到时钟-数据恢复电路2000。
作为促进更好理解的假设，可要求在与一个符号周期的四分之一相对应的时间点复位恢复时钟RCLK。在该假设下，可生成控制值CV以使得第一多个延迟单元DCs1将信号延迟与一个符号周期的大约四分之一对应的时间长度那么多。为此，例如，除法器3200a可组合检测值EDG的比特之中的四(4)个比特以生成控制值CV中包括的各个比特(即，参考数目是4)。在此情况下，控制值CV可包括与对应于一个符号周期的四分之一的时间长度相关联的比特。
在一些示例实施例中，参考图6A至图7描述的控制值生成电路3000a可在每当接收到适当的接收信号S12、S23和S31时(例如，每当接收到与前导周期相关联的接收信号S12、S23和S31时)操作。在一些示例实施例中，控制值生成电路3000a可周期性操作，或者可在满足特定条件时操作。
图8是图示出图2的控制值生成电路的示例配置的框图。在一些示例实施例中，图2的控制值生成电路3000可包括图8的控制值生成电路3000b。
控制值生成电路3000b可包括数字控制振荡器3100b。数字控制振荡器3100b可对应于图2的第二多个延迟单元DCs2。数字控制振荡器3100b可沿着通过第二多个延迟单元DCs2的内部振荡环生成振荡时钟DCOCLK。将参考图9和图10进一步描述数字控制振荡器3100b。
控制值生成电路3000b可包括自动频率控制器3200b。自动频率控制器3200b可基于参考时钟REFCLK和振荡时钟DCOCLK输出振荡控制值DCO_CTR。振荡控制值DCO_CTR可用于调整数字控制振荡器3100b的第二多个延迟单元DCs2的延迟。振荡时钟DCOCLK的频率可根据第二多个延迟单元DCs2的延迟来改变，即，可基于振荡控制值DCO_CTR来调整。
例如，振荡控制值DCO_CTR可包括分别用于激活或解除激活第二多个延迟单元DCs2的多个比特。第二多个延迟单元DCs2中的一些可被激活以延迟任何信号，并且其中的其余延迟单元可被解除激活并且可不延迟信号。从而，可依据激活的延迟单元的数目来调整通过第二多个延迟单元DCs2的信号延迟。
自动频率控制器3200b可基于振荡控制值DCO_CTR输出控制值CV。因此，自动频率控制器3200b可基于振荡时钟DCOCLK的频率输出控制值CV。如上所述，控制值CV可用于调整图2的第一多个延迟单元DCs1的延迟。控制值生成电路3000b可在没有图2的接收信号S12、S23和S31的情况下操作。
在一些示例实施例中，自动频率控制器3200b可包括在参考时钟REFCLK的参考周期期间对振荡时钟DCOCLK的转变计数的逻辑电路。例如，该逻辑电路可包括计数器CNT。计数器CNT可基于参考时钟REFCLK和振荡时钟DCOCLK输出转变计数C。例如，每当振荡时钟DCOCLK转变时，转变计数C的值可基于参考时钟REFCLK而增大。从而，计数器CNT可输出与振荡时钟DCOCLK转变的次数相关联的转变计数C。
在一些示例实施例中，自动频率控制器3200b可包括将转变计数C与参考计数REFCNT相比较以输出比较结果的比较器3210b。参考计数REFCNT可指示适合于期望的通信条件的转变计数C的值。在一些示例实施例中，自动频率控制器3200b可包括基于来自比较器3210b的比较结果输出振荡控制值DCO_CTR或控制值CV的值控制器3220b。将参考图11和图12进一步描述自动频率控制器3200b。
图9是图示出图8的数字控制振荡器的示例配置的框图。图10是用于描述图9的数字控制振荡器的示例操作的时序图。为了促进更好的理解，图9和图10将与图8一起来描述。
参考图9，数字控制振荡器3100b可包括延迟单元DC11至DC18。延迟单元DC11至DC18可对应于图2的第二多个延迟单元DCs2。例如，延迟单元DC11至DC18的每一者可包括逻辑门LG11至LG14，但延迟单元DC11至DC18的配置可被各种改变或修改来延迟信号。在每个延迟单元中，逻辑门LG11至LG14之间的连接可与参考图6B描述的逻辑门LG2至LG5之间的连接相似，从而下面为了简洁将省略对其的详细描述。
振荡控制值DCO_CTR可包括多个比特DCO_CTR[1]至DCO_CTR[q]。延迟单元DC11、DC13、DC15和DC17可分别被比特DCO_CTR[1]、DCO_CTR[2]、DCO_CTR[3]和DCO_CTR[q]激活或解除激活。延迟单元DC12、DC14、DC16和DC18可基于驱动电压VL提供延迟路径。
作为促进更好理解的假设，振荡控制值DCO_CTR的比特DCO_CTR[2]可具有逻辑“1”的值并且其他比特DCO_CTR[1]和DCO_CTR[3]至DCO_CTR[q]可具有逻辑“0”的值。在该假设下，延迟单元DC11至DC14可按延迟单元DC11、DC12、DC14、DC13和DC11的序列提供内部振荡环OSC。然而，其他延迟单元DC15、DC16、DC17和DC18可不被包括在内部振荡环OSC中。
基于具有与逻辑“1”相对应的电平的驱动电压VH，可沿着内部振荡环OSC生成内部时钟CLK1和CLK2。参考图10，内部时钟CLK1和CLK2的每一者可具有脉冲宽度PW2。此外，在内部时钟CLK1和内部时钟CLK2之间可提供延迟DLY2。
与上述假设不同，在一些情况下，振荡控制值DCO_CTR的比特DCO_CTR[3]可具有逻辑“1”的值并且其他比特DCO_CTR[1]、DCO_CTR[2]和DCO_CTR[4]至DCO_CTR[q]可具有逻辑“0”的值。在此情况下，与图9中所示的不同，延迟单元DC11至DC16可按延迟单元DC11、DC12、DC14、DC16、DC15、DC13和DC11的序列提供内部振荡环。随着内部振荡环变得更长，与内部时钟CLK1和CLK2相关联的脉冲宽度PW2和延迟DLY2可变得更长。
此外，在一些情况下，振荡控制值DCO_CTR的比特DCO_CTR[1]可具有逻辑“1”的值并且其他比特DCO_CTR[2]至DCO_CTR[q]可具有逻辑“0”的值。在此情况下，与图9中所示的不同，延迟单元DC11至DC12可按延迟单元DC11、DC12和DC11的序列提供内部振荡环。随着内部振荡环变得更短，与内部时钟CLK1和CLK2相关联的脉冲宽度PW2和延迟DLY2可变得更短。
延迟单元DC11的逻辑门LG14可输出振荡时钟DCOCLK。可基于内部时钟CLK1和CLK2来生成振荡时钟DCOCLK。与内部时钟CLK1和CLK2相关联的脉冲宽度PW2和延迟DLY2可影响振荡时钟DCOCLK的频率。也就是说，振荡时钟DCOCLK的频率可根据内部振荡环的长度被改变。
例如，振荡时钟DCOCLK的频率可随着内部振荡环变得更长而变得更低。另一方面，振荡时钟DCOCLK的频率可随着内部振荡环变得更短而变得更高。从而，可基于振荡控制值DCO_CTR来调整振荡时钟DCOCLK的频率。
图11是用于描述图8的自动频率控制器的示例操作的时序图。为了促进更好的理解，图11将与图8一起来描述。
在一些示例实施例中，可从外部时钟生成器提供参考时钟REFCLK。该外部时钟生成器可被包括在图1的第二电子设备1200中。例如，可提供参考时钟REFCLK以使得参考时钟REFCLK的频率一般低于振荡时钟DCOCLK的频率。
计数器CNT可对振荡时钟DCOCLK的转变计数以输出转变计数C。例如，计数器CNT可在参考时钟REFCLK的参考周期(例如，时刻“t11”和时刻“t12”之间的时间间隔)期间对振荡时钟DCOCLK的转变计数。
例如，如图11中所示，在时刻“t11”和时刻“t12”之间，参考时钟REFCLK可具有逻辑“1”的值和逻辑“0”的值。在参考时钟REFCLK的一个周期期间，振荡时钟DCOCLK可从逻辑“0”的状态转变到逻辑“1”的状态二十(20)次。在此示例中，计数器CNT可对振荡时钟DCOCLK的转变计数二十次，并且可输出与20相对应的转变计数C。
图12是描述图8的自动频率控制器的示例操作的流程图。为了促进更好的理解，图12将与图8一起来描述。
在操作S110中，值控制器3220b可向数字控制振荡器3100b输出振荡控制值DCO_CTR的初始值。例如，振荡控制值DCO_CTR的初始值可被存储在图1的第二电子设备1200中包括的存储器元件中。例如，振荡控制值DCO_CTR的初始值可由第二电子设备1200的制造者和/或用户存储。
数字控制振荡器3100b可基于振荡控制值DCO_CTR输出振荡时钟DCOCLK。从而，在操作S120中，计数器CNT可如参考图11所描述的对振荡时钟DCOCLK的转变计数。计数器CNT可输出转变计数C。
在操作S130中，比较器3210b可将转变计数C与参考计数REFCNT相比较。参考计数REFCNT可指示适合于期望的通信条件的转变计数C的值。与期望的通信条件相关联的参考计数REFCNT可通过实验、测试、仿真等等来获得。参考计数REFCNT的值可被存储在第二电子设备1200中包括的存储器元件中。例如，参考计数REFCNT的值可由第二电子设备1200的制造者和/或用户存储。
电线路和元件的电特性可随着通信条件变化(例如，PVT变动)而被改变。例如，在低温的通信条件中的电线路和元件的导电性可小于在高温的通信条件中的电线路和元件的导电性。从而，例如，即使数字控制振荡器3100b接收相同的振荡控制值DCO_CTR，振荡时钟DCOCLK的频率也可根据通信条件被改变。由于此原因，转变计数C也可根据通信条件被改变，并且可具有不适合于期望的通信条件的值。
从而，比较器3210b可将转变计数C与参考计数REFCNT相比较以判定转变计数C是否具有适当的值。比较器3210b的比较结果可指示出(a)转变计数C大于参考计数REFCNT，(b)转变计数C小于参考计数REFCNT，或者(c)转变计数C与参考计数REFCNT相同或者在距参考计数REFCNT的参考范围内。
由于数值误差或操作误差，在距参考计数REFCNT的参考范围内的转变计数C可被认为与和参考计数REFCNT相同的转变计数C相等。可考虑数值误差或操作误差来适当选择该参考范围。
当转变计数C大于参考计数REFCNT时，可执行操作S141。大于参考计数REFCNT的转变计数C可意味着振荡时钟DCOCLK的频率较高。从而，在操作S141中，值控制器3220b可调整振荡控制值DCO_CTR以使得振荡时钟DCOCLK的频率减小(例如，使得内部振荡环变得更长)。然后，对于经调整的振荡控制值DCO_CTR可重复操作S120和S130。
当转变计数C小于参考计数REFCNT时，可执行操作S142。小于参考计数REFCNT的转变计数C可意味着振荡时钟DCOCLK的频率较低。从而，在操作S142中，值控制器3220b可调整振荡控制值DCO_CTR以使得振荡时钟DCOCLK的频率增大(例如，使得内部振荡环变得更短)。然后，对于经调整的振荡控制值DCO_CTR可重复操作S120和S130。
当转变计数C与参考计数REFCNT相同或者在距参考计数REFCNT的参考范围内时，可执行操作S143。与参考计数REFCNT基本相同的转变计数C可意味着当前设置适合于期望的通信条件。从而，在操作S143中，值控制器3220b可基于当前振荡控制值DCO_CTR生成控制值CV。生成的控制值CV可被提供到时钟-数据恢复电路2000。
在一些示例实施例中，为了基于振荡控制值DCO_CTR生成控制值CV，控制值生成电路3000b可包括与振荡控制值DCO_CTR和控制值CV之间的对应关系相关联的映射表信息。映射表信息可通过实验、测试、仿真等等来获得。值控制器3220b可参考映射表信息输出与当前振荡控制值DCO_CTR相对应的控制值CV。
在一些示例实施例中，值控制器3220b可被配置为与图6A的除法器3200a相似。值控制器3220b可将当前振荡控制值DCO_CTR转换成适当的控制值CV。
在一些示例实施例中，图12的示例操作可在涉及在第二电子设备1200被启动之后的初始化处理中的同时被执行。由于图12的示例操作可在没有图2的接收信号S12、S23和S31的情况下执行，所以该操作可在发送电路1111和接收电路1211之间的通信开始之前完成。在一些示例实施例中，可以周期性地执行或者在满足特定条件时执行图12的示例操作。
已参考图8至图12描述了使用计数值的控制值生成电路3000b。然而，示例实施例不限于此。在一些示例实施例中，控制值生成电路3000b可包括频率分析器。控制值生成电路3000b可被配置为将振荡时钟DCOCLK的频率与参考频率相比较。
例如，当振荡时钟DCOCLK的频率高于参考频率时，控制值生成电路3000b可减小振荡时钟DCOCLK的频率。当振荡时钟DCOCLK的频率低于参考频率时，控制值生成电路3000b可增大振荡时钟DCOCLK的频率。当振荡时钟DCOCLK的频率与参考频率相同或者在距参考频率的参考范围内时，控制值生成电路3000b可基于振荡时钟DCOCLK的当前频率输出控制值CV。
也就是说，示例实施例不限于图8的配置。控制值生成电路3000b的配置可被各种改变或修改以在没有接收信号S12、S23和S31的情况下输出适合于期望的通信条件的控制值CV。可依据通信条件来改变控制值CV。
已参考图6A至图12描述了控制值生成电路3000的示例配置和操作。同时，如果不要求控制值CV的重配置，则控制值生成电路3000可不操作。在一些示例实施例中，当控制值生成电路3000不操作时，对控制值生成电路3000的电力供应可被中断以降低电力消耗。
图13是图示出图2的时钟-数据恢复电路的示例配置的框图。在一些示例实施例中，图2的时钟-数据恢复电路2000可包括图13的时钟-数据恢复电路2000a。
时钟-数据恢复电路2000a可包括时钟恢复部2100a和数据恢复部2200a。时钟恢复部2100a可基于在接收信号S12、S23和S31中生成的转变来输出恢复时钟RCLK。数据恢复部2200a可基于恢复时钟RCLK和接收信号S12、S23和S31输出恢复信号RS12、RS23和RS31。
在一些示例实施例中，时钟恢复部2100a可包括延迟电路2110a，并且数据恢复部2200a可包括延迟电路2210a、2220a和2230a。延迟电路2110a、2210a、2220a和2230a的每一者可对应于图2的第一多个延迟单元DCs1。
延迟电路2110a、2210a、2220a和2230a的每一者可从图2的控制值生成电路3000接收控制值CV。可基于控制值CV来调整通过延迟电路2110a、2210a、2220a和2230a的每一者的信号延迟。从而，即使通信条件被改变(例如，发送信号S1、S2和S3和/或接收信号S12、S23和S31的数据率的变化、PVT变动等等)，延迟电路2110a、2210a、2220a和2230a也可提供针对通信条件优化的延迟。
在一些示例实施例中，时钟恢复部2100a可包括基于在接收信号S12、S23和S31中生成的转变来生成组合信号的逻辑电路。例如，该逻辑电路可包括触发器FF21至FF26和逻辑门LG21至LG24。
触发器FF21和FF22可响应于接收信号S12的转变而输出驱动电压VH的逻辑值(例如，逻辑“1”的值)。逻辑门LG21可组合触发器FF21和FF22的输出。从而，逻辑门LG21可在接收信号S12转变时输出逻辑“1”的值。
触发器FF23和FF24可响应于接收信号S23的转变而输出驱动电压VH的逻辑值(例如，逻辑“1”的值)。逻辑门LG22可组合触发器FF23和FF24的输出。从而，逻辑门LG22可在接收信号S23转变时输出逻辑“1”的值。
触发器FF25和FF26可响应于接收信号S31的转变而输出驱动电压VH的逻辑值(例如，逻辑“1”的值)。逻辑门LG23可组合触发器FF25和FF26的输出。从而，逻辑门LG23可在接收信号S31转变时输出逻辑“1”的值。
逻辑门LG24可组合逻辑门LG21、LG22和LG23的输出。从而，逻辑门LG24可响应于在接收信号S12、S23和S31中生成的转变而输出逻辑“1”的值。然而，逻辑门LG24可响应于接收信号S12、S23和S31的初始转变输出逻辑“1”的值，并且可不受初始转变之后的(一个或多个)随后转变的影响。从而，逻辑门LG24可提供参考图4描述的时刻“t1”和时刻“t3”之间的掩蔽周期。
逻辑门LG24可输出由触发器FF21至FF26和逻辑门LG21至LG24生成的组合信号。该组合信号可被提供作为恢复时钟RCLK。例如，从逻辑门LG24输出的组合信号的逻辑“1”的值可提供恢复时钟RCLK的第一边沿(例如，上升沿)。
延迟电路2110a可接收从逻辑门LG24输出的组合信号(或恢复时钟RCLK)。延迟电路2110a可延迟接收到的信号以输出复位信号RST。延迟电路2110a的延迟可基于控制值CV来调整。从而，组合信号(或恢复时钟RCLK)可通过延迟电路2110a被延迟与控制值CV相对应的时间长度那么多。由于控制值CV依据通信条件被改变，所以延迟电路2110a的延迟也可根据通信条件的变化被调整。
触发器FF21至FF26可响应于复位信号RST被复位。当触发器FF21至FF26被复位时，逻辑门LG21至LG24可输出逻辑“0”的值。从逻辑门LG24输出的组合信号的逻辑“0”的值可提供恢复时钟RCLK的第二边沿(例如，下降沿)。从而，恢复时钟RCLK可响应于复位信号RST而具有第二边沿。
数据恢复部2200a可分别通过延迟电路2210a、2220a和2230a延迟接收信号S12、S23和S31。延迟电路2210a、2220a和2230a可分别将接收信号S12、S23和S31延迟与控制值CV相对应的时间长度那么多。从而，延迟电路2210a、2220a和2230a可分别输出延迟接收信号dS12、dS23和dS31。如参考图5所描述，将接收信号S12、S23和S31延迟可提供适当的采样定时。
数据恢复部2200a可包括生成恢复信号RS12、RS23和RS31的逻辑电路。例如，该逻辑电路可包括触发器FF27至FF29。触发器FF27至FF29可分别接收延迟接收信号dS12、dS23和dS31。触发器FF27至FF29的每一者可从时钟恢复部2100a接收恢复时钟RCLK。
触发器FF27至FF29的每一者可响应于恢复时钟RCLK(例如，响应于恢复时钟RCLK的第一边沿)而操作。例如，触发器FF27至FF29可响应于恢复时钟RCLK分别对延迟接收信号dS12、dS23和dS31采样。触发器FF27至FF29可分别输出恢复信号RS12、RS23和RS31作为采样结果。
在时钟-数据恢复电路2000a中，恢复时钟可包括单个恢复时钟RCLK。触发器FF27至FF29可响应于单个恢复时钟RCLK而操作。从而，恢复信号RS12、RS23和RS31可共同响应于单个恢复时钟RCLK而被输出。
图14是用于描述图13的时钟-数据恢复电路的示例操作的时序图。为了促进更好的理解，图14将与图13一起来描述。
在时刻“t21”，在接收信号S12中可生成初始转变。从而，时钟恢复部2100a的触发器FF21和FF22以及逻辑门LG21和LG24在时刻“t21”可提供恢复时钟RCLK的第一边沿。
同时，在时刻“t22”，在接收信号S23中可生成随后的转变。然而，由于提供了逻辑门LG24，所以接收信号S23的随后转变可被掩蔽，而不影响恢复时钟RCLK。
延迟电路2110a可延迟从逻辑门LG24输出的组合信号(或恢复时钟RCLK)，延迟量为延迟DLY3那么多。延迟DLY3可基于控制值CV来确定。延迟电路2110a可延迟组合信号(或恢复时钟RCLK)以输出复位信号RST。
在时刻“t23”，恢复时钟RCLK可响应于复位信号RST被复位。从而，复位信号RST可在时刻“t23”提供恢复时钟RCLK的第二边沿。恢复时钟RCLK可具有脉冲宽度PW1。脉冲宽度PW1可对应于恢复时钟RCLK和复位信号RST之间的延迟DLY3。
在时刻“t21”和时刻“t23”之间的延迟DLY3期间，接收信号S12、S23和S31的初始转变之后的(一个或多个)随后转变可被掩蔽。从而，延迟DLY3可与掩蔽周期的长度相关联。在恢复时钟RCLK被复位之后，在下一符号周期中生成的初始转变可影响恢复时钟RCLK。为此，延迟DLY3和脉冲宽度PW1的每一者可短于一个符号周期的长度。
恢复时钟RCLK的复位定时对于提供恢复时钟RCLK的适当波形可能是重要的。当通信条件被改变时(例如，发送信号S1、S2和S3和/或接收信号S12、S23和S31的数据率的变化、PVT变动等等)，可能要求将恢复时钟RCLK的复位定时调整到适合于改变后的通信条件。在示例实施例中，控制值CV可提供针对通信条件优化的复位定时。
图15是图示出图13的延迟电路的示例配置的框图。为了促进更好的理解，图15将与图13一起来描述。
例如，时钟恢复部2100a的延迟电路2110a可包括延迟单元DC21至DC24。延迟单元DC21至DC24可对应于图2的第一多个延迟单元DCs1。延迟电路2110a可通过延迟单元DC21至DC24延迟恢复时钟RCLK以输出复位信号RST。
例如，延迟单元DC21至DC24的每一者可包括逻辑门LG25至LG28，但延迟单元DC21至DC24的配置可被各种改变或修改来延迟信号。在每个延迟单元中，逻辑门LG25至LG28之间的连接可与参考图6B描述的逻辑门LG2至LG5之间的连接相似，从而下面为了简洁将省略对其的详细描述。
如参考图6B、图9和图15所了解的，第二多个延迟单元DCs2中的每个延迟单元可被配置为与第一多个延迟单元DCs1中的每个延迟单元基本相同或相似。原因是因为，如果第二多个延迟单元DCs2中的每个延迟单元被配置为与第一多个延迟单元DCs1中的每个延迟单元不同，则通信条件对于第二多个延迟单元DCs2中的每个延迟单元的影响可变得不同于通信条件对于第一多个延迟单元DCs1中的每个延迟单元的影响。为了生成适当的控制值CV，延迟单元可包括相同或相似的配置/连接。
延迟单元DC21、DC22、DC23和DC24可分别被控制值CV的比特CV[1]、CV[2]、CV[3]和CV[n]的比特激活或解除激活。从而，延迟单元DC21、DC22、DC23和DC24可分别响应于控制值CV的比特CV[1]、CV[2]、CV[3]和CV[n]而延迟或不延迟恢复时钟RCLK。
作为促进更好理解的示例，控制值CV的比特CV[2]可具有逻辑“1”的值并且其他比特CV[1]和CV[3]至CV[n]可具有逻辑“0”的值。在此示例中，延迟单元DC21和DC22可被激活以延迟恢复时钟RCLK。然而，其他延迟单元DC23和DC24可被解除激活并且可不被包括在延迟路径中。
与上述示例不同，在一些情况下，控制值CV的比特CV[3]可具有逻辑“1”的值并且其他比特CV[1]、CV[2]和CV[4]至CV[n]可具有逻辑“0”的值。在此情况下，与图15中所示的不同，延迟单元DC21、DC22和DC23可被激活以延迟恢复时钟RCLK，并且其他延迟单元DC24可被解除激活。
此外，在一些情况下，控制值CV的比特CV[1]可具有逻辑“1”的值，并且其他比特CV[2]至CV[n]可具有逻辑“0”的值。在此情况下，与图15中所示的不同，延迟单元DC21可被激活以延迟恢复时钟RCLK，并且其他延迟单元DC22、DC23和DC24可被解除激活。
延迟电路2110a的延迟可根据激活的延迟单元的数目而可变。随着激活的延迟单元的数目增加，延迟电路2110a的延迟可变得更长。随着激活的延迟单元的数目减少，延迟电路2110a的延迟可变得更短。
激活的延迟单元的数目可基于控制值CV来调整。从而，延迟电路2110a的延迟可基于控制值CV来调整，并且延迟电路2110a可将恢复时钟RCLK延迟与控制值CV相对应的时间长度那么多。
数据恢复部2200a的延迟电路2210a、2220a和2230a的每一者可与图15的延迟电路2110a基本相同地配置。例如，延迟电路2210a可通过延迟单元DC21至DC24延迟接收信号S12以输出延迟接收信号dS12。为了简洁下面将省略对延迟电路2210a、2220a和2230a的详细描述。此外，下面将描述的延迟电路也可与图15的延迟电路2110a基本相同地配置。
图16是用于描述图13的时钟-数据恢复电路的示例操作的时序图。为了促进更好的理解，图16将与图13一起来描述。在图16中，斜线区域可以指恢复信号RS12、RS23和RS31可具有任何逻辑值。
恢复时钟RCLK可响应于接收信号S12在时刻“t21”的转变而具有第一边沿。同时，恢复时钟RCLK的第一边沿的定时可不适合于对接收信号S12采样。从而，延迟电路2210a、2220a和2230a可分别将接收信号S12、S23和S31延迟以输出延迟接收信号dS12、dS23和dS31。延迟电路2210a、2220a和2230a可分别将接收信号S12、S23和S31延迟与控制值CV相对应的时间长度那么多。
在时刻“t21”，触发器FF27至FF29可响应于恢复时钟RCLK的第一边沿而适当地对延迟接收信号dS12、dS23和dS31采样。触发器FF27至FF29可分别输出采样的信号作为恢复信号RS12、RS23和RS31。
接收信号S12、S23和S31的采样定时对于输出适当的恢复信号RS12、RS23和RS31可能是重要的。当通信条件被改变时(例如，发送信号S1、S2和S3和/或接收信号S12、S23和S31的数据率的变化、PVT变动等等)，可能要求将接收信号S12、S23和S31的采样定时调整到适合于改变后的通信条件。在示例实施例中，控制值CV可提供针对通信条件优化的采样定时(例如，建立/保持周期)。
图17是图示出图2的时钟-数据恢复电路的示例配置的框图。在一些示例实施例中，图2的时钟-数据恢复电路2000可包括图17的时钟-数据恢复电路2000b。
时钟-数据恢复电路2000b可包括时钟恢复部2100b和数据恢复部2200b。时钟恢复部2100b可分别基于在接收信号S12、S23和S31中生成的转变来生成恢复时钟CLK12、CLK23和CLK31，并且可基于恢复时钟CLK12、CLK23和CLK31来输出恢复时钟RCLK。数据恢复部2200b可基于恢复时钟CLK12、CLK23和CLK31和接收信号S12、S23和S31输出恢复信号RS12、RS23和RS31。
在一些示例实施例中，时钟恢复部2100b可包括延迟电路2110b、2120b和2130b。延迟电路2110b、2120b和2130b的每一者可对应于图2的第一多个延迟单元DCs1。
延迟电路2110b、2120b和2130b的每一者可从图2的控制值生成电路3000接收控制值CV。可基于控制值CV来调整通过延迟电路2110b、2120b和2130b的每一者的信号延迟。从而，即使通信条件被改变(例如，发送信号S1、S2和S3和/或接收信号S12、S23和S31的数据率的变化、PVT变动等等)，延迟电路2110b、2120b和2130b的每一者也可提供针对改变后的通信条件优化的延迟。
在一些示例实施例中，时钟恢复部2100b可包括基于在接收信号S12、S23和S31中生成的转变来生成组合信号的逻辑电路。例如，该逻辑电路可包括触发器FF31、FF32、FF34、FF35、FF37和F38以及逻辑门LG31至LG34。
触发器FF31和FF32可响应于接收信号S12的转变而输出驱动电压VH的逻辑值(例如，逻辑“1”的值)。逻辑门LG31可组合触发器FF31和FF32的输出。从而，逻辑门LG31可在接收信号S12转变时输出逻辑“1”的值。
逻辑门LG31可输出由触发器FF31和FF32和逻辑门LG31生成的组合信号。该组合信号可被提供作为恢复时钟CLK12。例如，从逻辑门LG31输出的组合信号的逻辑“1”的值可提供恢复时钟CLK12的第一边沿(例如，上升沿)。
延迟电路2110b可接收从逻辑门LG31输出的组合信号(或恢复时钟CLK12)。延迟电路2110b可延迟接收到的信号以输出复位信号RST12。延迟电路2110b的延迟可基于控制值CV来调整。从而，组合信号(或恢复时钟CLK12)可通过延迟电路2110b被延迟与控制值CV相对应的时间长度那么多。由于控制值CV依据通信条件被改变，所以延迟电路2110b的延迟也可根据通信条件的变化被调整。
触发器FF31和FF32可响应于复位信号RST12被复位。当触发器FF31和FF32被复位时，逻辑门LG31可输出逻辑“0”的值。从逻辑门LG31输出的组合信号的逻辑“0”的值可提供恢复时钟CLK12的第二边沿(例如，下降沿)。从而，恢复时钟CLK12可响应于复位信号RST12而具有第二边沿。
类似地，触发器FF34和FF35和逻辑门LG32可响应于接收信号S23的转变而输出逻辑“1”的值。逻辑门LG32的输出可被提供作为恢复时钟CLK23。延迟电路2120b可延迟逻辑门LG32的输出以输出复位信号RST23。触发器FF34和FF35和逻辑门LG32可响应于复位信号RST23而输出逻辑“0”的值。从而，恢复时钟CLK23可响应于接收信号S23的转变而具有第一边沿，并且可响应于复位信号RST23而具有第二边沿。
此外，触发器FF37和FF38和逻辑门LG33可响应于接收信号S31的转变而输出逻辑“1”的值。逻辑门LG33的输出可被提供作为恢复时钟CLK31。延迟电路2130b可延迟逻辑门LG33的输出以输出复位信号RST31。触发器FF37和FF38和逻辑门LG33可响应于复位信号RST31而输出逻辑“0”的值。从而，恢复时钟CLK31可响应于接收信号S31的转变而具有第一边沿，并且可响应于复位信号RST31而具有第二边沿。
逻辑门LG34可将逻辑门LG31、LG32和LG33的输出组合以输出恢复时钟RCLK。逻辑门LG34可响应于在接收信号S12、S23和S31中生成的转变而输出逻辑“1”的值。然而，逻辑门LG34可响应于接收信号S12、S23和S31的初始转变输出逻辑“1”的值，并且可不受初始转变之后的(一个或多个)随后转变的影响。从而，逻辑门LG34可允许提供掩蔽周期。
逻辑门LG34可在所有触发器FF31、FF32、FF34、FF35、FF37和F38都被复位时输出逻辑“0”的值。从而，恢复时钟RCLK可响应于接收信号S12、S23和S31的初始转变而具有第一边沿，并且可响应于复位信号RST12、RST23和RST31而具有第二边沿。
数据恢复部2200b可包括生成恢复信号RS12、RS23和RS31的逻辑电路。例如，该逻辑电路可包括触发器FF33、FF36和FF39。触发器FF33、FF36和FF39可分别接收接收信号S12、S23和S31。触发器FF33、FF36和FF39可分别从时钟恢复部2100b接收恢复时钟CLK12、CLK23和CLK31。
触发器FF33可响应于恢复时钟CLK12(例如，响应于恢复时钟CLK12的第二边沿)而操作。例如，触发器FF33可响应于恢复时钟CLK12而对接收信号S12采样。触发器FF33可输出恢复信号RS12作为采样结果。
类似地，触发器FF36可响应于恢复时钟CLK23的第二边沿而对接收信号S23采样，从而可输出恢复信号RS23。此外，触发器FF39可响应于恢复时钟CLK31的第二边沿而对接收信号S31采样，从而可输出恢复信号RS31。
在时钟-数据恢复电路2000b中，恢复时钟可包括多个恢复时钟CLK12、CLK23、CLK31和RCLK。恢复时钟CLK12、CLK23和CLK31可分别基于接收信号S12、S23和S31的转变来单独生成。恢复时钟RCLK可基于恢复时钟CLK12、CLK23和CLK31被输出到图2的接收电路1211的外部。
触发器FF33、FF36和FF39可分别响应于恢复时钟CLK12、CLK23和CLK31而独立操作。从而，恢复信号RS12、RS23和RS31的每一者可独立地响应于恢复时钟CLK12、CLK23和CLK31之中的与接收信号S12、S23和S31中的相应一个相关联的恢复时钟而被输出。
图18是用于描述图17的时钟-数据恢复电路的示例操作的时序图。为了促进更好的理解，图18将与图17一起来描述。
在时刻“t31”，接收信号S12可转变。从而，时钟恢复部2100b的触发器FF31和FF32和逻辑门LG31在时刻“t31”可提供恢复时钟CLK12的第一边沿。在时刻“t32”，接收信号S23可转变。从而，时钟恢复部2100b的触发器FF34和FF35和逻辑门LG312时刻“t32”可提供恢复时钟CLK23的第一边沿。
延迟电路2110b可延迟从逻辑门LG31输出的组合信号(或恢复时钟CLK12)，然后可输出复位信号RST12。在时刻“t33”，恢复时钟CLK12可响应于复位信号RST12被复位。从而，复位信号RST12可在时刻“t33”提供恢复时钟CLK12的第二边沿。恢复时钟CLK12可具有脉冲宽度PW12。
延迟电路2120b可延迟从逻辑门LG32输出的组合信号(或恢复时钟CLK23)，然后可输出复位信号RST23。在时刻“t34”，恢复时钟CLK23可响应于复位信号RST23被复位。从而，复位信号RST23可在时刻“t34”提供恢复时钟CLK23的第二边沿。恢复时钟CLK23可具有脉冲宽度PW23。
脉冲宽度PW12和脉冲宽度PW23可基于控制值CV来确定。同时，接收信号S31可不转变，并且恢复时钟CLK31可不具有任何边沿。复位信号RST31可响应于恢复时钟CLK31而具有恒定的逻辑值。
逻辑门LG34可组合恢复时钟CLK12、CLK23和CLK31以输出恢复时钟RCLK。恢复时钟RCLK可在时刻“t31”响应于接收信号S12的转变而具有第一边沿，并且可在时刻“t34”响应于复位信号RST23而具有第二边沿。恢复时钟RCLK可具有脉冲宽度PW33。由于提供了逻辑门LG34，所以接收信号S23的转变可被掩蔽，而不影响恢复时钟RCLK。
图19是用于描述图17的时钟-数据恢复电路的示例操作的时序图。为了促进更好的理解，图19将与图17一起来描述。在图19中，斜线区域可以指恢复信号RS12和RS23可具有任何逻辑值。
为了提供适合于对接收信号S12、S23和S31采样的采样定时，时钟-数据恢复电路2000b可使用恢复时钟CLK12、CLK23和CLK31的每一者的第二边沿(例如，下降沿)。
在时刻“t33”，触发器FF33可响应于恢复时钟CLK12的第二边沿而适当地对接收信号S12采样。触发器FF33可输出采样的信号作为恢复信号RS12。类似地，在时刻“t34”，触发器FF36可响应于恢复时钟CLK23的第二边沿而适当地对接收信号S23采样。触发器FF36可输出采样的信号作为恢复信号RS23。
同时，恢复时钟CLK31可不转变。原因是因为接收信号S31保持先前逻辑值，而没有转变。从而，恢复信号RS31也可保持先前逻辑值。
图20是图示出图2的时钟-数据恢复电路的示例配置的框图。图21是用于描述图20的时钟-数据恢复电路的示例操作的时序图。为了促进更好的理解，图21将与图20一起来描述。在一些示例实施例中，图2的时钟-数据恢复电路2000可包括图20的时钟-数据恢复电路2000c。
参考图20，时钟-数据恢复电路2000c可包括时钟恢复部2100a和数据恢复部2200c。时钟恢复部2100a可如参考图13至图16描述的那样来配置和操作。为了简洁，下面将省略对时钟恢复部2100a的冗余描述。
数据恢复部2200c可基于恢复时钟RCLK和接收信号S12、S23和S31输出恢复信号RS12、RS23和RS31。与图13的数据恢复部2200a不同，数据恢复部2200c可不包括延迟电路和延迟单元。数据恢复部2200c可包括生成恢复信号RS12、RS23和RS31的逻辑电路。
例如，该逻辑电路可包括触发器FF47至FF49。触发器FF47至FF49可分别接收接收信号S12、S23和S31。触发器FF47至FF49的每一者可从时钟恢复部2100a接收恢复时钟RCLK。触发器FF47至FF49的每一者可响应于恢复时钟RCLK(例如，响应于恢复时钟RCLK的第二边沿)而操作。
参考图20和图21，在时刻“t23”，触发器FF47至FF49可分别响应于恢复时钟RCLK的第二边沿对接收信号S12、S23和S31采样。触发器FF47至FF49可分别输出恢复信号RS12、RS23和RS31作为采样结果。在图21中，斜线区域可以指恢复信号RS12、RS23和RS31可具有任何逻辑值。
图22是图示出采用根据示例实施例的电子电路及其接口的电子设备的示例配置的框图。
电子设备4000可实现在使用或支持由MIPI联盟提出的接口协议的数据处理设备中。例如，电子设备4000可以是诸如便携式通信终端、个人数字助理(personal digitalassistant，PDA)、便携式媒体播放器(portable media player，PMP)、智能电话、平板计算机、可穿戴设备等等之类的电子设备之一。
电子设备4000可包括应用处理器4100、显示器4220和图像传感器4230。应用处理器4100可包括DigRF主控装置4110、显示串行接口(display serial interface，DSI)主机4120、相机串行接口(camera serial interface，CSI)主机4130、物理层4140和UFS主机控制器接口(host-controller interface，HCI)4150。
DSI主机4120可遵照DSI与显示器4220的DSI设备4225通信。例如，串行化器SER可实现在DSI主机4120中，并且去串行化器DES可实现在DSI设备4225中。例如，DSI可采用在C-PHY规范中定义的物理层，并且DSI主机4120可通过三条或更多条通信线路与DSI设备4225通信。在一些示例实施例中，DSI主机4120和/或DSI设备4225可包括依据通信条件调整延迟的接收电路。
CSI主机4130可遵照CSI与图像传感器4230的CSI设备4235通信。例如，去串行化器DES可实现在CSI主机4130中，并且串行化器SER可实现在CSI设备4235中。例如，CSI可采用在C-PHY规范中定义的物理层，并且CSI主机4130可通过三条或更多条通信线路与CSI设备4235通信。在一些示例实施例中，CSI主机4130和/或CSI设备4235可包括依据通信条件调整延迟的接收电路。
电子设备4000还可包括与应用处理器4100通信的射频(radio frequency，RF)芯片4240。RF芯片4240可包括物理层4242、DigRF从动装置4244和天线4246。例如，RF芯片4240的物理层4242和应用处理器4100的物理层4140可遵照由MIPI联盟提出的DigRF接口与彼此交换数据。在一些示例实施例中，当物理层4242和4140通过三条或更多条通信线路与彼此通信时，物理层4242和/或物理层4140可包括依据通信条件调整延迟的接收电路。
电子设备4000还可包括工作存储器4250和嵌入式/卡式存储设备4255。工作存储器4250可临时存储应用处理器4100处理或将要处理的数据。工作存储器4250可包括诸如静态随机访问存储器(static random access memory，SRAM)、动态RAM(dynamic RAM，DRAM)或同步DRAM(synchronous DRAM，SDRAM)之类的易失性存储器，和/或诸如闪存、相变RAM(phase-change RAM，PRAM)、磁阻式RAM(magneto-resistive RAM，MRAM)、电阻式RAM(resistive RAM，ReRAM)或铁电RAM(ferro-electric RAM，FRAM)之类的非易失性存储器。
嵌入式/卡式存储设备4255可存储从应用处理器4100提供的数据或者可将存储的数据提供给应用处理器4100。嵌入式/卡式存储设备4255可包括无论电源供应如何都存储数据的非易失性存储器。
例如，嵌入式/卡式存储设备4255可遵照UFS协议与应用处理器4100通信。在此示例中，应用处理器4100可通过UFS HCI 4150处理与嵌入式/卡式存储设备4255的通信。在一些示例实施例中，当嵌入式/卡式存储设备4255通信三条或更多条通信线路与应用处理器4100通信时，嵌入式/卡式存储设备4255和/或应用处理器4100可包括依据通信条件调整延迟的接收电路。
电子设备4000可通过诸如全球微波接入互通(worldwide interoperability formicrowave access，WIMAX)4260、无线局域网(wireless local area network，WLAN)4262、超宽带(ultra-wideband，UWB)4264等等之类的通信模块与外部设备/系统通信。电子设备4000还可包括用于处理语音信息的扬声器4270和麦克风4275。电子设备4000还可包括用于处理位置信息的全球定位系统(global positioning system，GPS)设备4280。电子设备4000还可包括用于管理与外围设备的连接的桥接芯片4290。
按照本领域的传统，可依据执行所描述的一个或多个功能的块来描述和图示实施例。在本文中可称为单元或模块之类的这些块由诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等等之类的模拟和/或数字电路物理实现，并且可以可选地由固件和/或软件驱动。这些电路可例如实现在一个或多个半导体芯片中，或者实现在诸如印刷电路板之类的基板支撑上。构成块的电路可由专用硬件实现，或者由处理器(例如，一个或多个编程的微处理器和关联的电路)实现，或者由执行该块的一些功能的专用硬件和执行该块的其他功能的处理器的组合实现。实施例的每个块可被物理地分离成两个或更多个交互并分立的块，而不脱离本公开的范围。类似地，实施例的块可被物理地组合成更复杂的块，而不脱离本公开的范围。
虽然已描述了示例实施例，但对于本领域技术人员来说将会很明显的是，可进行各种改变和修改，而不脱离本公开的精神和范围。因此，应当理解，上述示例实施例不是限制性的，而是例示性的。

Claims (24)

1.一种电子电路，被配置为从三条或更多条通信线路接收发送信号，该电子电路包括：
多个缓冲器，被配置为基于从所述发送信号之中不同选择的发送信号对来输出接收信号；
时钟-数据恢复电路，包括：
第一多个延迟单元，
时钟恢复部，被配置为基于在所述接收信号中生成的转变来输出恢复时钟，以及
数据恢复部，被配置为基于所述恢复时钟和所述接收信号来输出恢复信号；以及
包括第二多个延迟单元的控制值生成电路，所述控制值生成电路被配置为基于来自所述第二多个延迟单元的输出来输出控制值，其中：
所述恢复时钟响应于在所述接收信号中生成的转变而具有第一边沿，并且响应于复位信号而具有第二边沿，所述复位信号是基于所述恢复时钟通过所述第一多个延迟单元的延迟而生成的，并且
所述恢复时钟通过所述第一多个延迟单元的延迟被基于所述控制值来调整。
2.如权利要求1所述的电子电路，其中，所述第二多个延迟单元中的每个延迟单元中包括的逻辑门连接到彼此以复制所述第一多个延迟单元中的每个延迟单元中包括的逻辑门之间的连接。
3.如权利要求1所述的电子电路，其中：
所述控制值生成电路还包括被配置为通过组合所述接收信号来输出组合信号的逻辑电路，并且
所述第二多个延迟单元被配置为输出通过不同地延迟所述组合信号而生成的多个延迟组合信号。
4.如权利要求3所述的电子电路，其中：
所述控制值生成电路还包括边沿检测器，该边沿检测器被配置为基于所述组合信号和所述多个延迟组合信号来输出检测值，并且
所述检测值依据所述发送信号的数据率被改变。
5.如权利要求4所述的电子电路，其中，所述检测值包括指示所述组合信号的边沿的比特。
6.如权利要求5所述的电子电路，其中，指示所述组合信号的所述边沿的比特的位置与由所述接收信号定义的一个符号周期的长度相关联。
7.如权利要求4所述的电子电路，其中，所述控制值生成电路还包括除法器，该除法器被配置为通过组合所述检测值的比特之中的参考数目的比特来生成所述控制值的比特。
8.如权利要求1所述的电子电路，其中，所述控制值生成电路还包括：
振荡器，被配置为通过所述第二多个延迟单元生成振荡时钟；以及
频率控制器，被配置为：
基于参考时钟和所述振荡时钟生成振荡控制值，以使得所述第二多个延迟单元的延迟被调整，并且
基于所述振荡控制值输出所述控制值，以使得所述恢复时钟的延迟被确定。
9.如权利要求8所述的电子电路，其中，所述振荡时钟的频率基于所述振荡控制值被调整。
10.如权利要求8所述的电子电路，其中，所述频率控制器包括：
逻辑电路，被配置为在所述参考时钟的参考周期期间对所述振荡时钟的转变计数；
比较器，被配置为将由所述逻辑电路计数的转变计数与参考计数相比较并且输出比较的结果；以及
值控制器，被配置为基于所述比较的结果输出所述振荡控制值或所述控制值。
11.如权利要求10所述的电子电路，其中：
当所述比较的结果指示出所述转变计数大于所述参考计数时，所述值控制器调整所述振荡控制值以使得所述振荡时钟的频率减小，并且
当所述比较的结果指示出所述转变计数小于所述参考计数时，所述值控制器调整所述振荡控制值以使得所述振荡时钟的频率增大。
12.如权利要求10所述的电子电路，其中，当所述比较的结果指示出所述转变计数与所述参考计数相等或者在所述参考计数的参考范围内时，所述值控制器基于所述振荡控制值来输出所述控制值。
13.如权利要求1所述的电子电路，其中：
所述时钟恢复部包括被配置为响应于在所述接收信号中生成的转变来提供所述第一边沿的逻辑电路，并且
所述第一多个延迟单元被配置为通过按与所述控制值相对应的时间的长度延迟所述逻辑电路的输出来输出所述复位信号。
14.如权利要求13所述的电子电路，其中，所述逻辑电路还被配置为响应于所述复位信号而提供所述第二边沿。
15.如权利要求1所述的电子电路，其中，所述时钟恢复部包括：
所述第一多个延迟单元，被配置为按与所述控制值相对应的时间的长度来延迟所述接收信号；以及
逻辑电路，被配置为响应于所述恢复时钟的第一边沿通过对延迟的接收信号采样来输出所述恢复信号。
16.如权利要求1所述的电子电路，其中，所述数据恢复部包括逻辑电路，该逻辑电路被配置为响应于所述恢复时钟的第二边沿通过对所述接收信号采样来输出所述恢复信号。
17.一种电子电路，包括：
时钟恢复部，被配置为基于在三个或更多个接收信号中生成的转变来输出恢复时钟；
数据恢复部，被配置为响应于所述恢复时钟基于所述接收信号来输出恢复信号；以及
延迟部，用于根据接收信号的数据速率对信号进行可变延迟，其中：
所述恢复时钟具有响应于在所述接收信号中生成的转变而生成的第一边沿，并且具有响应于复位信号而生成的第二边沿，所述复位信号是基于所述恢复时钟的延迟来生成的，并且
所述恢复时钟的延迟基于延迟部的可变延迟来调整。
18.如权利要求17所述的电子电路，其中，所述恢复时钟的第一边沿和第二边沿的每一者在由所述接收信号定义的一个符号周期期间被生成一次。
19.如权利要求17所述的电子电路，其中：
所述恢复时钟包括单个恢复时钟，并且
所述恢复信号是共同响应于所述单个恢复时钟而输出的。
20.如权利要求17所述的电子电路，其中，所述数据恢复部还被配置为：
延迟所述接收信号，
响应于所述恢复时钟的第一边沿对延迟的接收信号采样，并且
输出采样的接收信号作为所述恢复信号。
21.如权利要求17所述的电子电路，其中：
所述恢复时钟包括分别基于所述接收信号的转变而单独生成的多个恢复时钟，并且
每个所述恢复信号是独立地响应于所述多个恢复时钟之中与所述接收信号中的相应一个接收信号相关联的恢复时钟而输出的。
22.如权利要求17所述的电子电路，其中，所述数据恢复部还被配置为：
响应于所述恢复时钟的第二边沿对所述接收信号采样，并且
输出采样的接收信号作为所述恢复信号。
23.如权利要求17所述的电子电路，还包括：
控制值生成电路，被配置为输出依据所述接收信号的数据率改变的控制值，其中
所述时钟恢复部包括被配置为通过基于所述控制值延迟所述恢复时钟来输出复位信号的多个延迟单元。
24.一种电路，包括：
时钟-数据恢复电路，被配置为：
基于在三个或更多个接收信号中生成的转变来生成第一组合信号，
基于所述第一组合信号和复位信号输出恢复时钟，所述复位信号是通过经由第一延迟单元延迟所述第一组合信号来生成的，并且
输出响应于所述恢复时钟从所述接收信号生成的恢复信号；以及控制值生成电路，基于第二延迟单元的输出来输出控制值，其中：
所述恢复时钟具有响应于在所述接收信号中生成的转变的第一边沿，并且具有响应于复位信号的第二边沿，并且
所述第一组合信号通过第一延迟电路的延迟基于所述控制值来调整。
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