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CN107946366A - 一种薄膜晶体管、阵列基板及阵列基板的制备方法 - Google Patents

一种薄膜晶体管、阵列基板及阵列基板的制备方法 Download PDF

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Abstract

本发明公开了一种薄膜晶体管、阵列基板及阵列基板的制备方法，该薄膜晶体管包括：第一半导体层；第二半导体层，分别覆盖在所述第一半导体层的两端；其中，所述第一半导体层的致密度大于所述第二半导体层的致密度。通过上述结构的薄膜晶体管，能够提高薄膜晶体管的性能。

Description

一种薄膜晶体管、阵列基板及阵列基板的制备方法
技术领域
本发明涉及显示技术领域，特别是涉及一种薄膜晶体管、阵列基板及阵列基板的制备方法。
背景技术
液晶显示面板具有低电压、微功耗、显示信息量大、易于彩色化等优点，在当前的显示器市场占据了主导地位，其已被广泛应用于电子计算机、电子记事本、移动电话、摄像机、高清电视机等电子设备。
在制作液晶显示面板的工艺制程中，最关键的制程就是制作薄膜晶体管，其中，薄膜晶体管沟道的性能决定了整个液晶显示面板的显示性能。
本申请的发明人在长期的研究中发现，目前在制备薄膜晶体管时，其沟道内半导体层的均匀性有待进一步提高。
发明内容
本发明主要解决的技术问题是提供一种薄膜晶体管、阵列基板及阵列基板的制备方法，能够提高提高薄膜晶体管的性能。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种薄膜晶体管，包括：
第一半导体层；
第二半导体层，分别覆盖在所述第一半导体层的两端；
其中，所述第一半导体层的致密度大于所述第二半导体层的致密度。
为解决上述技术问题，本发明采用的另一个技术方案是：提供一种真理基板，该阵列基板包括上述任一项所述的薄膜晶体管。
为解决上述技术问题，本发明采用的再一个技术方案是：提供一种阵列基板的制备方法，包括：
提供基板；
在所述基板上形成第一半导体层；
在所述第一半导体层上形成第二半导体层，并图案化所述第二半导体层，进而形成所述阵列基板；
其中，所述第二半导体层位于所述第一半导体层的两端，且所述第一半导体层的致密度大于所述第二半导体层的致密度。
本发明的有益效果是：区别于现有技术的情况，本发明中的薄膜晶体管包括：第一半导体层；第二半导体层，分别覆盖在第一半导体层的两端；其中，第一半导体层的致密度大于第二半导体层的致密度，通过该薄膜晶体管，在制备的过程中，由于第一半导体层的致密度大于第二半导体层的致密度，因此第一半导体层的蚀刻速率小于第二半导体层的蚀刻速率，在蚀刻过程中，当蚀刻较快的区域优先到达第一半导体层时，蚀刻速率会降低，从而提高剩余半导体层的均匀性，提高薄膜晶体管的性能。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1是本发明薄膜晶体管一实施方式的结构示意图；
图2是本发明薄膜晶体管另一实施方式的结构示意图；
图3是本发明阵列基板一实施方式的结构示意图；
图4是本发明阵列基板的制备方法一实施方式的流程示意图；
图5是图4中步骤S401至步骤S403对应的结构示意图；
图6是图4中步骤S401所提供的基板50的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参阅图1，图1是本发明阵列基板一实施方式的结构示意图，该阵列基板包括：第一半导体层11以及第二半导体层12。
其中，第二半导体层12分别覆盖在第一半导体层11的两端，且第一半导体层11的致密度大于第二半导体层12的致密度，可以理解的是，该处的致密度为平均致密度。
现有技术中，薄膜晶体管的半导体层通常只有一层，在制备的过程中，往往会由于环境、工艺、设备等因素，薄膜晶体管剩余的半导体层往往高低不平，即对于同一层而言，蚀刻速度有快有慢，当蚀刻停止时，剩余的半导体层会不在同一水平面上，从而导致薄膜晶体管的性能不佳。
而本实施方式中，由于薄膜晶体管包括第一半导体层11以及第二半导体层12，且由于第一半导体层11的致密度大于第二半导体层12的致密度，因此在制备薄膜晶体管的过程中，第一半导体层11的蚀刻速率小于第二半导体层12的蚀刻速率，在蚀刻半导体层的过程中，蚀刻较快的区域会优先到达第一半导体层11，由于第一半导体层11的蚀刻速率小于第二半导体层12的蚀刻速率，因此当蚀刻较快的区域到达第一半导体层11时，蚀刻速率会降低，即，在相同的单位时间内，蚀刻的深度会减小，而未蚀刻到第一半导体层11的区域则继续按照原速度进行蚀刻，直至蚀刻到第一半导体层11时停止蚀刻。与现有技术相比，上述实施方式的薄膜晶体管在制备过程中，蚀刻较快的区域在遇到第一半导体层11时，会降低蚀刻速度，进而缩小与蚀刻较慢的区域的差距，提高剩余半导体层的均匀性，提高薄膜晶体管的性能。
可选的，在本实施方式中，第一半导体层11与第二半导体层12的材料为同一种材料，例如，可以是非晶硅、多晶硅中的至少一种，但第一半导体11比第二半导体12致密，即，第一半导体11分子间的空隙小于第二半导体12分子间的空隙，或者是第一半导体11的密度大于第二半导体12的密度，从而通过控制第一半导体11比第二半导体12致密以使第一半导体11的蚀刻速率比第二半导体12的蚀刻速率低。
当然，在其他实施方式中，第一半导体11和第二半导体12的材料也可以不同，通过选用不同种类的半导体材料，以控制第一半导体11的蚀刻速率比第二半导体12的蚀刻速率低。
参阅图2，图2是本发明薄膜晶体管另一实施方式的结构示意图，在该实施方式中，除了第一半导体层21、第二半导体层22外，还包括：第三半导体层23、半导体掺杂层24、源极层25、漏极层26、栅极绝缘层27以及栅极层28。
第三半导体层23位于第一半导体层21远离第二半导体层22的一面。
在本实施方式中，第三半导体层23与第二半导体层22的致密度相同，即，与现有技术中薄膜晶体管的半导体层只有一层相比，本实施方式中的薄膜晶体管包括3层，分别为：第三半导体层23、第一半导体层21以及第二半导体层22，其中第一半导体层21的致密度小于第二半导体层22和第三半导体层23的致密度。
半导体掺杂层24用于提供导通电子，覆盖在第二半导体层22的两端上。
源极层25和漏极层26分别覆盖在半导体掺杂层24的两端上，可选的，源极层25和漏极层26位于同一层，由同一层的金属材料制成。
栅极绝缘层27形成在第三半导体层23远离第一半导体层21的一面上，由一层或多层绝缘材料制成，如氮化硅或其他绝缘材料。
栅极层28形成在栅极绝缘层27远离第三半导体层23的一面上。其中，栅极层28包括栅极(图未示)、栅极线(图未示)等已知的元件，在此不再赘述。
参阅图3，图3是本发明阵列基板一实施方式的结构示意图，该阵列基板30包括薄膜晶体管301。
薄膜晶体管301为上述任一项实施方式中的薄膜晶体管，具体不再赘述，可参见上述。
请参阅图4，图4是本发明阵列基板的制备方法一实施方式的流程示意图。下面结合图5，对本实施方式中阵列基板的制备方法进行说明。
该方法包括：
S401：提供基板50。
S402：在基板50上形成第一半导体层51。
S403：在第一半导体层51上形成第二半导体层52，并图案化第二半导体层52，进而形成阵列基板。
其中，第二半导体层52位于第一半导体层51的两端，且第一半导体层51的致密度大于第二半导体层52的致密度。
具体的，在本实施方式中，第一半导体层51的致密度大于第二半导体层52的致密度，因此在蚀刻制程中，第一半导体层51的蚀刻速率小于第二半导体层52的蚀刻速率，即，第一半导体层51的去除速度小于第二半导体层52的去除速度，可以理解的是，该致密度指的是平均致密度，蚀刻速率指的是平均蚀刻速率。
因此，在形成图案化的第二半导体层52的过程中，当蚀刻较快的区域优先到达第一半导体层51时，由于第一半导体层51的致密度大于第二半导体层52的致密度，因此该区域的蚀刻速度会降低，即在相同单位时间内，蚀刻的深度会减小，而未蚀刻到第一半导体层51的区域按照原速度进行蚀刻，直至蚀刻到第一半导体层51时停止蚀刻，与现有技术相比，在本实施方式的制备方法中，蚀刻较快的区域在遇到第一半导体层51时，会降低蚀刻速度，进而缩小与蚀刻较慢的区域的差距，提高制成的薄膜晶体管剩余半导体层的均匀性，从而提高薄膜晶体管的性能。
可选的，在本实施方式中，形成第一半导体层51和第二半导体层52的材料相同，例如可以是非晶硅、多晶硅中的至少一种，但第一半导体层51比第二半导体层52致密，即，第一半导体层51的空隙小于第二半导体层52的空隙，或者是第一半导体层51的密度大于第二半导体层52的密度，从而使得第一半导体层51的蚀刻速率比第二半导体层52的蚀刻速率低，具体的，可以通过控制第一半导体层51和第二半导体层52的形成速度以控制第一半导体层51比第二半导体层52致密。
具体的，步骤S402：在基板50上形成第一半导体层51，包括：
在基板50上以第一速度形成第一半导体层51。
步骤S403中在第一半导体层51上形成第二半导体层52，包括：
在第一半导体层51上以第二速度形成第二半导体层52。
其中，第一速度小于第二速度，即，通过控制形成第一半导体层51的速度小于形成第二半导体层52的速度，以使第一半导体层51比第一半导体层52致密，从而使得第一半导体层51的蚀刻速率比第二半导体层52的蚀刻速率低。
可选的，通过调整压力和/或气体流量和/或电压来控制第一速度和第二速度，即，在形成第一半导体层51时，调整压力和/或气体流量和/或电压小于形成第二半导体层52的压力和/或气体流量和/或电压，使得形成第一半导体层51的第一速度小于形成第二半导体层52的第二速度。其中，可以采用物理气相沉淀、化学气相沉淀等方法形成第一半导体层51或第二半导体层52。
当然，在其他实施方式中，形成第一半导体层51的材料与形成第二半导体层52的材料也可以不同，通过控制材料的不同从而控制第一半导体层51比第二半导体层52致密。
可选的，参阅图6，图6是本实施方式中基板50的结构示意图。在本实施方式中，步骤S401：提供基板50，包括：
S4011：提供衬底基板501。
S4012：在衬底基板501上形成栅极层502。
S4013：在栅极层502上形成栅极绝缘层503。
S4014：在栅极绝缘层503上形成第三半导体层504。
其中，衬底基板501 1具有优良的光学性能，较高的透明度和较低的反射率，例如，可由玻璃材料制成。
栅极层502、栅极绝缘层503、以及第三半导体层504与上述实施方式中的栅极层28、栅极绝缘层27以及第三半导体层23对应相同或相似，在此不再赘述，详见可参见上述相关内容。
继续参阅图5，在本实施方式中，步骤S403中的进而形成阵列基板，包括：
S4031：在两端的第二半导体层52上形成半导体掺杂层53。
S4032：在两端的半导体掺杂层53上分别形成源极层54和漏极层55，进而获得阵列基板。
半导体掺杂层53、源极层54以及漏极层55与上述实施方式中的半导体掺杂层24、源极层25以及漏极层26对应相同或相似，在此不再赘述。
通过上述实施方式中的制备方法制备的阵列基板为上述任一项实施方式中的阵列基板，具体的阵列基板结构可参见上述，在此不再赘述。
以上所述仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种薄膜晶体管，其特征在于，包括：
第一半导体层；
第二半导体层，分别覆盖在所述第一半导体层的两端；
其中，所述第一半导体层的致密度大于所述第二半导体层的致密度。
2.根据权利要求1所述的薄膜晶体管，其特征在于，
所述第一半导体层与所述第二半导体层的材料为同一种材料。
3.根据权利要求1所述的薄膜晶体管，其特征在于，
还包括第三半导体层，所述第三半导体层位于所述第一半导体层远离所述第二半导体层的一面。
4.根据权利要求3所述的薄膜晶体管，其特征在于，
半导体掺杂层，覆盖在所述第二半导体层的两端上；
源极层和漏极层，分别覆盖在所述半导体掺杂层的两端上；
栅极绝缘层，形成在所述第三半导体层远离所述第一半导体层的一面上；
栅极层，形成在所述栅极绝缘层远离所述第三半导体层的一面上。
5.一种阵列基板，其特征在于，所述阵列基板包括权利要求1至4任一项所述的薄膜晶体管。
6.一种阵列基板的制备方法，其特征在于，包括：
提供基板；
在所述基板上形成第一半导体层；
在所述第一半导体层上形成第二半导体层，并图案化所述第二半导体层，进而形成所述阵列基板；
其中，所述第二半导体层位于所述第一半导体层的两端，且所述第一半导体层的致密度大于所述第二半导体层的致密度。
7.根据权利要求6所述的制备方法，其特征在于，
所述在所述基板上形成第一半导体层，包括：
在所述基板上以第一速度形成所述第一半导体层；
所述在所述第一半导体层上形成第二半导体层，包括：
在所述第一半导体层上以第二速度形成所述第二半导体层；
其中，所述第一速度小于所述第二速度。
8.根据权利要求7所述的制备方法，其特征在于，
形成所述第一半导体层的材料与形成所述第二半导体层的材料相同。
9.根据权利要求7所述的制备方法，其特征在于，
所述第一速度和所述第二速度通过调整压力和/或气体流量和/或电压来控制。
10.根据权利要求6所述的制备方法，其特征在于，所述提供基板，包括：
提供衬底基板；
在所述衬底基板上形成栅极层；
在所述栅极层上形成栅极绝缘层；
在所述栅极绝缘层上形成第三半导体层；
所述进而形成所述阵列基板，包括：
在两端的所述第二半导体层上形成半导体掺杂层；
在两端的所述半导体掺杂层上分别形成源极层和漏极层，进而获得所述阵列基板。
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