CN107818989B - 阵列基板及其制作方法 - Google Patents
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Abstract
本发明公开一种阵列基板及其制作方法。阵列基板包括在基底上设置有沿着第一方向间隔预定距离且并列设置的第一薄膜晶体管与第二薄膜晶体管，所述第一方向平行所述基底所在平面。第一薄膜晶体管包括自所述基底一侧沿着第三方向依次叠设置的第一有源层、第一栅极绝缘层、第一栅极、第一层间绝缘层以及第一源极/漏极，所述第一源极/漏极与所述第一有源层电性连接。所述第二薄膜晶体管包括自所述基底一侧沿着第三方向依次层叠设置的第二栅极、第二栅极绝缘层、第二源极/漏极以及第二有源层。所述第一有源层与所述第一栅极均为多晶硅材料，所述第二有源层为氧化物半导体材料，所述第三方向垂直于所述第一方向且沿着远离所述基底方向延伸。
Description
技术领域
本发明涉及显示技术领域，尤其涉及显示器中阵列基板的制作技术领域。
背景技术
显示屏已经越来越广泛地应用于人们的生产与生活的各个领域的电子装置内，例如手机、平板电脑或者台式电脑等消费性电子领域，电视等家电领域或者户外广告等公共设备领域。
目前显示屏主要为液晶显示屏(Liquid Crystal Display,LCD)或者有机发光显示屏(Organic Light Emitting Diode，OLED)。为了提高显示器的显示效果，无论是应用于户外的大型显示屏幕或者应用于消费性电子的小型显示屏幕，越来越多的人开始将注意力投向显示装置的窄边框设计，窄边框显示装置可以有效降低拼接屏中非显示区域的面积，有效提高屏占比，显著提高整体的显示效果。由此，窄边框成为目前显示器领域中亟待解决的问题。
发明内容
为解决窄边框的问题，本发明提供一种具有较小尺寸的阵列基板。
进一步，提供前述阵列基板的制作方法。
一种阵列基板，包括在基底上设置有沿着第一方向间隔预定距离且并列设置的第一薄膜晶体管与第二薄膜晶体管，所述第一方向平行所述基底所在平面。第一薄膜晶体管包括自所述基底一侧沿着第三方向依次叠设置的第一有源层、第一栅极绝缘层、第一栅极、第一层间绝缘层以及第一源极/漏极，所述第一源极/漏极与所述第一有源层电性连接。所述第二薄膜晶体管包括自所述基底一侧沿着第三方向依次层叠设置的第二栅极、第二栅极绝缘层、第二源极/漏极以及第二有源层。所述第一有源层与所述第一栅极均为多晶硅材料，所述第二有源层为氧化物半导体材料，所述第三方向垂直于所述第一方向且沿着远离所述基底方向延伸。
一种阵列基板制作方法，包括步骤：
提供基板，并且在基板一侧形成缓冲层；
在所述缓冲层表面形成多晶硅层并进行图案化，沿着第一方向形成间隔预定距离的第一有源层与第二栅极；
在所述第一有源层表面沿着第三方向依次形成层叠的第一栅极绝缘层与第一栅极，所述第三方向垂直于所述第一方向且沿着远离所述基底方向延伸；
在所述第一栅极与所述第二栅极上形成绝缘层，其中，对应覆盖所述第一栅极绝缘层以及所述第一栅极的绝缘层构成第一层间绝缘层；对应覆盖所述第二栅极的绝缘层构成第二栅极绝缘层；
在所述第一层间绝缘层与所述第二栅极绝缘层上形成金属层；
针对所述第一有源层与所述第一栅极的非晶硅材质进行离子激活/氢化处理；
图案化所述金属层，其中，对应所述第一栅极沿着第一方向两侧的位置形成第一源极/漏极，且所述第一源极/漏极与所述第一有源层电性连接，所述第一有源层、所述第一栅极绝缘层、所述第一栅极、所述第一层间绝缘层以及所述第一源极/漏极构成第一薄膜晶体管；对应所述第二栅极沿着第一方向两侧的位置形成第二源极/漏极；
对应所述第二源极/漏极形成第二有缘层，所述第二栅极、所述第二栅极绝缘层、所述第二源极/漏极以及所述第二有源层构成第二薄膜晶体管。
相较于现有技术，第一薄膜晶体管与第二薄膜晶体管同步进行制作，因此，无需单独针对驱动电路中的第二薄膜晶体管单独进行制作，提高了制作效率。
进一步，利用氧化物半导体构成有源层的第二薄膜晶体管的通道尺寸较小，从而使得每个像素单元中薄膜晶体管占用的空间减小，继而有效增加了显示面板中显示区的尺寸以及提高了开口率，并且在非显示区通过多晶硅的第一薄膜晶体管作为驱动地电路中作为开关的薄膜晶体管，从而使得扫描驱动电路或者数据驱动电路尺寸较小且响应速度快，继而使得非显示区尺寸进一步减小，从而达到提高屏占比实现窄边框的目的。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例中显示装置立体结构示意图。
图2为图1所示显示面板中阵列基板的平面结构示意图。
图3为如图1、2所示阵列基板的侧面结构示意图。
图4为如图3所示阵列基板的制作过程中各步骤对应的侧面结构示意图。
图5为如图3所示阵列基板的制作流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
下面结合附图，具体说明本发明阵列基板的具体实施方式。
请参阅图1，图1为本发明一实施例中显示装置立体结构示意图。如图1所示，显示装置100包括显示面板10与其他辅助结构(图未示)，其中，所示辅助结构包括壳体与支撑结构。
显示面板10包括图像用显示区10a与非显示区10b。显示区10a用作图像显示，非显示区10b环绕设置于显示区10a周围并作为非出光区域，并不用作图像显示。其中，显示面板10还包括有阵列基板10c与对向基板10d，以及夹设于阵列基板10c与对向基板10d的显示介质层10e。本实施例中，显示介质为有机发光半导体材料(Organic ElectroluminescenceDiode，OLED)。当然，在本发明其他变更实施例中，显示装置100中的显示面板10可以以液晶材料作为显示介质，并不以此为限。为了便于说明，先定义由相互垂直的第一方向X、第二方向Y以及第三方向Z构成的三维直角坐标系。其中，显示装置100沿着第三方向Z为其厚度方向。
请参阅图2，其为图1所示显示面板10中阵列基板10c的平面结构示意图。如图2所示，阵列基板10c中对应图像显示区10a的第一区域(未标示)包括多个呈矩阵排列的m*n像素单元(Pixel)110、m条(Data Line)数据线(ScanLine)120以及n条扫描线130，m、n为大于1的自然数。
其中，该多条数据线120沿第一方向Y间隔第一预定距离相互绝缘且平行排列，该多条扫描线130沿第二方向X亦间隔第二预定距离相互绝缘且平行排列，并且所该多条扫描线130与该多条数据线120相互绝缘，所述第一方向X与第二方向Y相互垂直。为便于说明，所述m条数据线120分别定义为D1、D2、……，Dm-1、Dm；所述n条扫描线130分别定义为G1、G2、……，Gn-1、Gn。多个所述像素单元110分别位于该多条数据线120、扫描线130构成的矩阵中，并且与对应的其中数据线120以及扫描线130电性连接。
对应显示面板10的非显示区10b，显示装置100(图1)进一步包括设置于非显示区10b的用于驱动多个矩阵排列的像素单元110进行图像显示的控制电路101、数据驱动电路(Data Driver)102以及扫描驱动电路(Scan Driver)103，设置于阵列基板11c的第二区域(未标示)。其中，数据驱动电路102与该多条数据线120电性连接，用于将待显示用的图像数据通过该多条数据线120以数据电压的形式传输至该多个像素单元110。扫描驱动电路103用于与该多条扫描线130电性连接，用于通过该多条扫描线130输出扫描信号用于控制像素单元110何时接收图像数据进行图像显示。控制电路101分别与数据驱动电路102和扫描驱动电路103电性连接，用于控制数据驱动电路102与扫描驱动电路103的工作时序，也即是输出对应的时序控制信号至数据驱动电路102以及扫描驱动电路103。
本实施例中，扫描驱动电路103直接设置于显示面板10的非显示区10b，控制电路101与数据驱动电路102则独立于阵列基板10c设置于其他的承载电路板板上。本实施例中，扫描驱动电路103中的电路元件与显示面板10中的像素单元110同一制程制作于显示面板10中，也即是GOA(Gate on Array)技术。
请参阅图3，其为如图1、2所示阵列基板的侧面结构示意图。
如图3所示，阵列基板10c包括基底11，所述基底11由透明材质的玻璃、塑胶等材质构成。基底11包括相对的第一表面111与第二表面112。所述第一表面111上设置有沿着第一方向X间隔预定距离且并列设置的第一薄膜晶体管T1与第二薄膜晶体管T2。其中，第一方向X与第二方向Y均平行基底11所在平面。
需要说明的是，本实施例中，第一薄膜晶体管T1为低温制程制作的多晶硅有源层薄膜晶体管(Low Temperature Poly-silicon,LTPS)，第二薄膜晶体管T2为氧化物半导体薄膜晶体管，例如铟镓锌氧化物作为有源层的薄膜晶体管(Indium Gallium Zinc Oxide,IGZO)。第一薄膜晶体管T1位于扫描驱动电路103或者数据驱动电路102中，用于针对显示区10a中的各个像素单元110进行扫描或者提供数据信号。第二薄膜晶体管T2为位于每一个像素单元110中并与像素电极Px电性连接并驱动像素电极Px进行图像显示。
基底11上设置有缓冲层12，缓冲层12分别包括沿着第三方向Z依次层叠设置的第一子缓冲层121与第二子缓冲层122，也即是第一缓冲层121设置于基底11的第一表面111，第二子缓冲层122则设置于第一子缓冲层121远离第一表面111的表面。其中，第一子缓冲层121为氧化硅(SiOx)膜层，第二子缓冲层为氮化硅(SiNx)膜层。
具体的，所述氮化硅及氧化硅叠层的厚度为50～100nm。又如，氮化硅层与氧化硅层的厚度比例为1～1.5∶0.8～1.6；例如，氮化硅层与氧化硅层的厚度比例为1∶1。例如，氧化硅层的厚度为20～60nm。其中，形成SiNx膜层的反应气体为SiH4、NH3、N2的混合气体，或者为SiH2Cl2、NH3、N2的混合气体；形成SiOx膜层的反应气体为SiH4、N2O的混合气体，或者为SiH4、硅酸乙酯(TEOS)的混合气体。
第一薄膜晶体管T1自缓冲层12表面沿第三方向Z依次叠设置的第一有源层131、第一栅极绝缘层132、第一栅极133、第一层间绝缘层134以及第一源极/漏极135，其中，第一源极/漏极135分别通过通孔H1与第一有源层电131电性连接。具体地，第一源极/漏极135中的第一源极1351与第一漏极1352分别位于第一栅极133沿着第一方向X的两侧，且通过两个通孔H1分别电性连接至第一有源层131沿着第一方向X的相对两侧。
第二薄膜晶体管T2包括自缓冲层12表面沿第三方向Z依次叠设置的第二栅极151、第二栅极绝缘层152、第二源极/漏极153以及第二有源层154。其中，第二有源层154设置于第二源极/漏极153远离基底11的表面上。具体的，第二源极/漏极153包括沿着第一方向X间隔预定距离设置的第二源极1531与第二漏极1532，第二有缘层154则沿着第一方向X延伸并且分别覆盖部分第二源极1531与部分第二漏极1532，从而第二有缘层154分别与第二源极1531与第二漏极1532电性连接。
本实施例中，第一有源层131与第一栅极151位于同一层结构且在同一制程中制作完成，且材质均为采用低温制程制作的多晶硅(p-Si)。
第一层间绝缘层134与第二栅极绝缘层152位于同一层结构且在同一制程中制作完成，且均为氧化硅(SiOx)材料。
第一源极/漏极135与第二源极/漏极153均为铝金属材质。其中，第一源极/漏极135与第二源极/漏极153为经过针对形成于所述层间绝缘层134表面的铝金属层进行图案化形成。并且在针对所述铝金属层进行图案化之前，需针对所述第一有源层131与所述第一栅极131的非晶硅材质进行离子激活/氢化处理，使得第一有源层131与所述第一栅极131的非晶硅材质进行修复以及敦化消除内部以及界面缺陷。
第二有源层154为氧化物半导体材料构成，具体地，第二有源层154可由铟镓锌氧化物(Indium Gallium Zinc Oxide,IGZO)构成。第二薄膜晶体管T2用作像素单元110(图2)中驱动用薄膜晶体管，由于IGZO的薄膜晶体管具有尺寸体积较小且具有较佳地的阈值电压稳定性。
较佳地，第一有源层131为磷(P)掺杂的多晶硅材质，使得第一薄膜晶体管T1构成为顶栅极(Top Gate)P型薄膜晶体管。第二有源层154为氮(N)掺杂的氧化物半导体，使得第二晶体管T2构成底栅极(Bottom Gate)N型薄膜晶体管。
相较于现有技术，像素单元110中用作驱动的第一薄膜晶体管T1与设置在非显示区10b中的驱动电路中的第二薄膜晶体管T2同步进行制作，因此，无需单独针对驱动电路中的第二薄膜晶体管T2单独进行制作，提高了制作效率。
同时，利用氧化物半导体构成有源层的第二薄膜晶体管T2的通道尺寸较小，从而使得每个像素单元中薄膜晶体管占用的空间减小，继而有效增加了显示面板10中显示区10a的尺寸以及提高了开口率，并且在非显示区10b通过多晶硅的第一薄膜晶体管T1作为驱动地电路中作为开关的薄膜晶体管，从而使得扫描驱动电路或者数据驱动电路尺寸较小且响应速度快，继而使得非显示区10b尺寸进一步减小，从而达到提高屏占比实现窄边框的目的。
请参阅图4，其为如图3所示阵列基板10c的制作过程中各步骤对应的侧面结构示意图，图5为如图3所示阵列基板的制作流程图。下面结合图3-5具体说明阵列基板10c的制作步骤。
步骤401，如图4中的4a所示，提供基板11，并且在基板11一侧的第一表面111形成缓冲层12。
较佳地，在基底11的第一表面上利用等离子体化学气相沉积法(PECVD)沉积一层一定厚度的第一子缓冲层121与第二子缓冲层122，例如，所述一定厚度为50～100nm。其中，针对第一子缓冲层121的沉积材料可以为氧化硅(SiOx)膜层，针对第二子缓冲层122的沉积材料可以为氮化硅(SiNx)膜层。
步骤402，如图4中的4b所示，在第二子缓冲层122表面形成多晶硅层并进行图案化，沿着第一方向X形成间隔预定距离的第一有源层131与第二栅极151。
具体地，采用等离子体增强化学气相沉积(PECVD)工艺在缓冲层12远离基板的表面上沉积非晶硅层，接着利用激光照射所述非晶硅层使其转变为多晶硅层。其中，沉积温度一般控制在500℃以下，非晶硅层的厚度为40nm～50nm。当然，也可根据具体的工艺需要选择合适的厚度。
然后针对所述多晶硅层进行图案化。其中，所述图案化为通过构图工艺，对非晶硅层进行部分刻蚀，以使非晶硅层上形成图形化的第一有源层131及第一栅极151。本实施例中，对多晶硅层的刻蚀可以采用现有技术的湿法刻蚀工艺或者干法刻蚀工艺实现。
步骤403，如图4中的4c所示，在第一有源层131表面沿着第三方向Z依次形成层叠的第一栅极绝缘层132与第一栅极133。
具体地，对应第一有源层131的位置采用PECVD工艺在第一有源层131远离基板的表面上沉积一定厚度的氮化硅和/或氧化硅膜层，然后再于氮化硅和/或氧化硅膜层上沉积金属层，所述金属层材料可为钼(Mo)、铜(Cu)等，然后针对所述金属层进行图案化，从而形成第一栅极133。
较佳地，形成第一栅极133以后，通过离子注入在第一有源层131沿着第一方向X对应第一栅极133的相对两侧分别形成源漏区。
步骤404，如图4中的4d所示，在第一栅极133、第一栅极绝缘层132以及第二栅极151上形成绝缘层，其中，对应覆盖第一栅极绝缘层132以及所述第一栅极133的绝缘层构成第一层间绝缘层134；对应覆盖第二栅极151的绝缘层构成第二栅极绝缘层152。
具体地，采用PECVD工艺在在第一栅极133、第一栅极绝缘层132以及第二栅极151远离基板的表面上沉积一定厚度的氧化硅(SiOx)膜层，氧化硅膜层作为所述绝缘层。其中，所述绝缘层眼这第三方向Z的厚度大于第一栅极绝缘层132的厚度。
需要说明的是，形成绝缘层后，继续对应第一有源层131沿第一方向X对应第一栅极133的相对两侧对应源漏区的位置分别形成通孔H1，所述通孔贯穿所述第一层间绝缘层134与第一栅极绝缘层132，从而使得部分第一有源层131显露出来。
步骤405，如图4中的4e所示，在第一层间绝缘层134与所述第二栅极绝缘层152上形成金属层M1。其中，形成金属层M1后所述金属层M1通过H1与第一有源层131电性连接。本实施例中，金属层M1的材质为铝(Al)。
步骤406，如图4中的4f所示，针对所述第一有源层131与所述第一栅极151的非晶硅材质进行离子激活/氢化处理。
具体地，透过金属层M1与第一层间绝缘层134以及第二栅极绝缘层152进行氮等离子处理的同时进行低温退火，然后进行离子激活和氢化。其中，在氢化过程中，第一有源层131相对两个表面邻接的缓冲层12与第一栅极绝缘层132中SiNx膜层作为氢源，在加热状态下将氢原子H转移至第一有源层131以及第一栅极151中，从而针对第一有源层131以及第一栅极151中多晶硅薄材料与包括氧化硅(SiOx)膜层的界面存在未成键轨道的悬挂键进行修复，使得多晶硅晶膜层的界面态密度增加。本实施例中，低温退火的温度为350-450℃，低温退火的时间为20-40分钟，当然，可变更地，可以依据实际需求进行调整。
本实施例中，由于第一层间绝缘层134以及第二栅极绝缘层152由氧化硅(SiOx)构成，氧化硅中一般键距离大约为0.151nm(纳米)，而氢键的距离大于为0.2nm，由此，第一层间绝缘层134以及第二栅极绝缘层152可以有效阻挡H原子向外溢出，从而成为较佳的氢阻挡层。另外，金属层M1的扩散系数约为1.8E-12cm2/s，可见，金属层M1针对氢原子也具有较佳地阻挡作用，也即是为较佳的氢阻挡层。通过第一层间绝缘层134以及第二栅极绝缘层152配合金属层M1，能够有效防止缓冲层12与第一栅极绝缘层132中的氢原子向金属层M1远离基底11的方向溢出，也即是使得缓冲层12与第一栅极绝缘层132中的氢原子能够较佳地转移至第一有源层131与第一栅极151中，提高第一有源层131与第一栅极151的氢化效果。
步骤407，如图4中的4g所示，图案化所述金属层M1，对应第一栅极133沿着第一方向X两侧的位置形成第一源极/漏极135中的第一源极1351与第一漏极1352，且所述第一源极/漏极135与所述第一有源层131电性连接。至此，第一有源层131、第一栅极绝缘层132、第一栅极133、第一层间绝缘层134以及第一源极/漏极135构成第一薄膜晶体管T1。对应第二栅极151沿着第一方向X两侧的位置形成第二源极/漏极153中的第二源极1531与第二漏极1532。
步骤408，如图4中的4h所示，对应第二源极/漏极153形成第二有缘层154，至此，第二栅极151、第二栅极绝缘层152、第二源极/漏极153以及第二有源层154构成第二薄膜晶体管T2。
具体地，将IGZO材质沉积在第二源极/漏极153上形成IGZO膜层，然后通过构图同一将IGZO膜层进行图案化构成第二有源层154。所述第二有源层154分别覆盖部分第二源极/漏极153中的第二源极1531与第二漏极1532，从而使得有源层154分别与第二源极1531与第二漏极1532电性连接。同时，第二有源层154覆盖第二源极1531与第二漏极1532之间显露出的第二栅极绝缘层152，从而构成第二薄膜晶体管T2的导电沟道。
形成第二有源层154之前阵列基板10c已经完成氢化制程，因此，能够有效防止第二有源层154含有过多氢原子。较佳地，第二有缘层154中的氢含量低于6E20atoms/cm3，以稳定第二薄膜晶体管T2的阈值电压Vth。
可以理解，后续在第二源极/漏极135上还形成有像素电极(图未示)，其中，第二源极1351或者第二漏极1352与像素电极电性连接。
以上所述的实施方式，并不构成对该技术方案保护范围的限定。任何在上述实施方式的精神和原则之内所作的修改、等同替换和改进等，均应包含在该技术方案的保护范围之内。
Claims (9)
1.一种阵列基板，其特征在于，在基底上设置有沿着第一方向间隔预定距离且并列设置的第一薄膜晶体管与第二薄膜晶体管，所述第一方向平行所述基底所在平面，其中：
所述第一薄膜晶体管包括自所述基底一侧沿着第三方向依次叠设置的第一有源层、第一栅极绝缘层、第一栅极、第一层间绝缘层以及第一源极/漏极，所述第一源极/漏极与所述第一有源层电性连接；
所述第二薄膜晶体管包括自所述基底一侧沿着第三方向依次层叠设置的第二栅极、第二栅极绝缘层、第二源极/漏极以及第二有源层；
其中，所述第一有源层与所述第一栅极均为多晶硅材料，所述第二有源层为氧化物半导体材料，所述第三方向垂直于所述第一方向；
所述第一源极/漏极与所述第二源极/漏极均为铝金属，其中，在对所述第一有源层与所述第一栅极的非晶硅材质进行离子激活/氢化处理时，所述第一源极/漏极与所述第二源极/漏极配合所述第一层间绝缘层与所述第二栅极绝缘层作为氢阻挡层。
2.根据权利要求1所述的阵列基板，其特征在于，所述第二有源层设置于第二源极/漏极远离所述基底的表面，并且分别与第二源极/漏极中的源极与漏极电性连接。
3.根据权利要求1所述的阵列基板，其特征在于，所述基底表面还设置有缓冲层，所述第一有源层与所述第二栅极均设置于所述缓冲层远离所述基底的表面，所述缓冲层包括氧化硅层与氮化硅层，其中，所述氮化硅层较所述氧化硅层邻近所述第一有源层以及所述第二栅极。
4.根据权利要求1所述的阵列基板，其特征在于，所述第一有源层与所述第一栅极位于同一层结构且在同一制程中制作完成。
5.根据权利要求4所述的阵列基板，其特征在于，所述第一层间绝缘层与所述第二栅极绝缘层均为氧化硅材料，且所述第一层间绝缘层与所述第二栅极绝缘层位于同一层结构且在同一制程中制作完成。
6.根据权利要求1-5任意一项所述的阵列基板，其特征在于，所述第一薄膜晶体管为P型薄膜晶体管，所述第二薄膜晶体管为N型薄膜晶体管，所第二薄膜晶体管与进行图像显示的像素电极直接连接，用于驱动像素电极进行图像显示。
7.一种阵列基板制作方法，其特征在于，包括步骤：
提供基板，并且在基板一侧形成缓冲层；
在所述缓冲层表面形成多晶硅层并进行图案化，沿着第一方向形成间隔预定距离的第一有源层与第二栅极；
在所述第一有源层表面沿着第三方向依次形成层叠的第一栅极绝缘层与第一栅极，所述第三方向垂直于所述第一方向且沿着远离所述基板方向延伸；
在所述第一栅极与所述第二栅极上形成绝缘层，其中，对应覆盖所述第一栅极绝缘层以及所述第一栅极的绝缘层构成第一层间绝缘层；对应覆盖所述第二栅极的绝缘层构成第二栅极绝缘层；
在所述第一层间绝缘层与所述第二栅极绝缘层上形成金属层；
针对所述第一有源层与所述第一栅极的非晶硅材质进行离子激活/氢化处理；
图案化所述金属层，其中，对应所述第一栅极沿着第一方向两侧的位置形成第一源极/漏极，且所述第一源极/漏极与所述第一有源层电性连接，所述第一有源层、所述第一栅极绝缘层、所述第一栅极、所述第一层间绝缘层以及所述第一源极/漏极构成第一薄膜晶体管；对应所述第二栅极沿着第一方向两侧的位置形成第二源极/漏极；
对应所述第二源极/漏极形成第二有缘层，所述第二栅极、所述第二栅极绝缘层、所述第二源极/漏极以及所述第二有源层构成第二薄膜晶体管。
8.根据权利要求7所述的阵列基板的制作方法，其特征在于，所述金属层材料为铝，所述金属层配合所述第一层间绝缘层与所述第二栅极绝缘层用于在进行离子激活/氢化处理时作为氢阻挡层。
9.根据权利要求7所述的阵列基板的制作方法，其特征在于，所述缓冲层包括氧化硅层与氮化硅层，其中，所述氮化硅层较所述氧化硅层邻近所述第一有源层以及所述第二栅极。
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