Nothing Special   »   [go: up one dir, main page]

CN107808826A - 一种底发射顶栅自对准薄膜晶体管的制备方法 - Google Patents

一种底发射顶栅自对准薄膜晶体管的制备方法 Download PDF

Info

Publication number
CN107808826A
CN107808826A CN201711012469.7A CN201711012469A CN107808826A CN 107808826 A CN107808826 A CN 107808826A CN 201711012469 A CN201711012469 A CN 201711012469A CN 107808826 A CN107808826 A CN 107808826A
Authority
CN
China
Prior art keywords
layer
metal
film transistor
thin film
preparation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201711012469.7A
Other languages
English (en)
Inventor
王国英
宋振
陈江博
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201711012469.7A priority Critical patent/CN107808826A/zh
Publication of CN107808826A publication Critical patent/CN107808826A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

本发明涉及显示技术领域,公开一种底发射顶栅自对准薄膜晶体管的制备方法,包括在衬底基板上依次形成遮光层、覆盖遮光层的第一缓冲层以及沉积有源层,还包括:在有源层上沉积第一金属层,采用双色调掩膜版图案化有源层和第一金属层以通过一次构图工艺形成有源岛和金属缓冲层;在金属缓冲层上形成源漏电极;既无需对有源层进行导体化,又有效的减少了沟道区与源漏电极之间的寄生电阻,并未增加掩膜版个数,简化了器件的工艺过程,节省了生产成本,金属缓冲层遮光层配合以有效的隔绝光对沟道区和LDD区的影响,改善顶栅器件的光照稳定性,避免了显示时出现残像等问题,提高工艺制程的效率和产品良率。

Description

一种底发射顶栅自对准薄膜晶体管的制备方法
技术领域
本发明涉及显示技术领域,尤其涉及一种底发射顶栅自对准薄膜晶体管的制备方法。
背景技术
在半导体技术领域,与传统的硅基薄膜晶体管(Si-TFTs)相比,以IGZO(铟镓锌氧化物)TFT(薄膜晶体管)为代表的金属氧化物薄膜晶体管以其高迁移率、制备工艺简单、成本低、大面积均匀性高等优点得到快速发展,而成为驱动OLED(有机发光二极管)显示面板的关键器件。
目前,为了实现较高分辨率的OLED显示需要较小的寄生电容这一特性,IGZO TFT采用顶栅自对准结构,但是存在的主要问题一是如何降低沟道区与源漏电极之间的寄生电阻,如图1所示,沟道区A与源漏电极01之间的寄生电阻RP包括LDD区(低掺杂的漏区)B的电阻RLDD和源漏电极01与有源层02之间的接触电阻RC;二是如何改善顶栅器件的光照稳定性,由于氧化物本身对光照比较敏感,在光照下氧化物材料的电学特性会发生变化;为了降低沟道区A与源漏电极01之间的寄生电阻,需要通过Ar(氩)、He(氦)等气体等离子体处理有源层02与源漏电极01接触的区域,即实现有源层导体化的工艺,但有源层导体化的工艺存在工艺复杂、器件迁移率低、稳定性差的问题,而为了改善顶栅器件的光照稳定性,通常在衬底基板04上制作一层遮光层03以起到挡光的作用。但是遮光层03并不能完全有效的隔绝光对沟道区A和LDD区B的影响,使得TFT容易发生大的阈值电压漂移,超出了补偿电路的补偿范围,导致显示时出现残像等一系列问题。
发明内容
本发明提供一种底发射顶栅自对准薄膜晶体管的制备方法,该底发射顶栅自对准薄膜晶体管的制备方法能够在避免有源层导体化的同时有效减少沟道区与源漏电极的寄生电阻,简化制备工艺,提高工艺制程的效率和产品良率。
为达到上述目的,本发明提供以下技术方案:
一种底发射顶栅自对准薄膜晶体管的制备方法,包括在衬底基板上依次形成遮光层、覆盖所述遮光层的第一缓冲层以及沉积有源层,还包括:
在有源层上沉积第一金属层,采用双色调掩膜版图案化所述有源层和第一金属层以通过一次构图工艺形成所述有源岛和所述金属缓冲层;
在所述金属缓冲层上形成源漏电极。
在上述底发射顶栅自对准薄膜晶体管的制备方法中,采用双色调掩膜版图案化有源层和第一金属层,能够通过一次构图工艺形成有源岛和金属缓冲层,其中,金属缓冲层作为LDD区的金属接触层,通过在金属缓冲层上形成源漏电极,能够使得源漏电极与有源岛直接接触,进而无需对有源层进行导体化,避免了有源层导体化工艺存在的工艺复杂、器件迁移率低、稳定性差的问题;此时,LDD区域的电阻RLDD能够忽略不计,沟道区与源漏电极之间的寄生电阻RP仅包括源漏电极与有源层之间的接触电阻RC,有效的减少了沟道区与源漏电极之间的寄生电阻;同时,整个底发射顶栅自对准薄膜晶体管的制备方法过程中并未增加掩膜版个数,简化了器件的工艺过程,节省了生产成本;另外,由于LDD区域上层的金属缓冲层由金属材料构成,故能够遮挡了器件上方的光线,与遮光层配合以有效的隔绝光对沟道区和LDD区的影响,改善顶栅器件的光照稳定性,避免了显示时出现残像等问题。
因此,在上述底发射顶栅自对准薄膜晶体管的制备方法能够在避免有源层导体化的同时有效减少沟道区与源漏电极的寄生电阻,简化制备工艺,提高工艺制程的效率和产品良率。
优选地,所述采用双色调掩膜版图案化所述有源层和第一金属层以通过一次构图工艺形成所述有源岛和所述金属缓冲层,具体包括:
在所述第一金属层上形成光刻胶层;
对所述光刻胶层进行曝光、显影;
第一次刻蚀所述有源层和第一金属层以形成所述有源岛;
第二次刻蚀所述第一金属层以形成金属缓冲层。
优选地,所述第一次刻蚀采用湿刻工艺,所述第二次刻蚀工艺采用湿刻工艺或干刻工艺。
优选地,所述有源层由金属氧化物材料制成。
优选地,所述金属氧化物材料为IGZO。
优选地,底发射顶栅自对准薄膜晶体管的制备方法还包括氧化处理有源层。
优选地,氧化处理有源层具体包括对有源层进行退火处理或离子体处理。
优选地,所述在金属缓冲层上形成源漏电极,具体包括:
在形成有有源岛和金属缓冲层的第一缓冲层上依次沉积第一绝缘层和第二金属层;
在所述第二金属层上形成光刻胶层;
对所述光刻胶层进行曝光、显影;
刻蚀所述第二金属层以形成栅极电极;
之后以栅极电极的图形为掩膜,采用自对准向下刻蚀所述第一绝缘层形成栅极绝缘层;
之后在第一缓冲层上沉积并图形化层间绝缘层以形成接触孔;
沉积并图案化第三金属层以形成源漏电极,所述源漏电极一部分设置在所述接触孔内、且与所述金属缓冲层电连接。
优选地,所述第三金属层由Mo、Al、Ti、Au、Cu、Hf或Ta制成。
优选地,所述在衬底基板上依次形成遮光层和第一缓冲层,具体包括:
在清洗后的衬底基板上沉积并图案化第四金属层以形成遮光层;
在形成遮光层后的衬底基板上沉积第二绝缘层制备第一缓冲层。
优选地,所述第四金属层由Mo、Al、Ti、Au、Cu、Hf、Ta、AlNd合金或MoNb合金制成。
优选地,所述第二绝缘层由氧化硅、氮化硅或氮氧化硅制成。
附图说明
图1为本发明背景技术提供的一种底发射顶栅自对准薄膜晶体管中沟道区与源漏电极之间的寄生电阻RP的示意图;
图2为本发明提供的一种底发射顶栅自对准薄膜晶体管中沟道区与源漏电极之间的寄生电阻RP的示意图;
图3为本发明提供的一种底发射顶栅自对准薄膜晶体管的制备方法的工艺流程图;
图4(a)-图4(f)为本发明提供的一种底发射顶栅自对准薄膜晶体管的制备方法。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
如图2以及图3所示,一种底发射顶栅自对准薄膜晶体管的制备方法,包括如下步骤:
步骤S301,在衬底基板1上依次形成遮光层2、覆盖遮光层2的第一缓冲层3以及沉积有源层4;
步骤S302,在有源层4上沉积第一金属层5,采用双色调掩膜版图案化有源层4和第一金属层5以通过一次构图工艺形成有源岛41和金属缓冲层51;
步骤S303,在金属缓冲层51上形成源漏电极9。
在上述底发射顶栅自对准薄膜晶体管的制备方法中,首先通过步骤S301制备遮光层2、第一缓冲层3以及有源层4如图4(a)所示,然后通过步骤S302制备有源岛41和金属缓冲层51,采用双色调掩膜版图案化有源层4和第一金属层5,能够通过一次构图工艺形成有源岛41和金属缓冲层51,其中,金属缓冲层51作为LDD区B的金属接触层,最后通过步骤S303在金属缓冲层51上形成源漏电极9如图4(f)所示,能够使得源漏电极9与有源岛41直接接触,进而无需对有源层4进行导体化,避免了有源层4导体化工艺存在的工艺复杂、器件迁移率低、稳定性差的问题;此时,LDD区B的电阻RLDD能够忽略不计,沟道区A与源漏电极9之间的寄生电阻RP仅包括源漏电极9与有源层4之间的接触电阻RC,有效的减少了沟道区A与源漏电极9之间的寄生电阻;同时,整个底发射顶栅自对准薄膜晶体管的制备方法过程中并未增加掩膜版个数,简化了器件的工艺过程,节省了生产成本;另外,由于LDD区B上层的金属缓冲层51由金属材料构成,故能够遮挡了器件上方的光线,与遮光层2配合以有效的隔绝光对沟道区A和LDD区B的影响,改善顶栅器件的光照稳定性,避免了显示时出现残像等问题。
因此,在上述底发射顶栅自对准薄膜晶体管的制备方法能够在避免有源层4导体化的同时有效减少沟道区A与源漏电极9的寄生电阻,简化制备工艺,提高工艺制程的效率和产品良率。
另外,双色调掩模板可以为半色调掩模板或灰色调掩模板,整个工艺过程可以在低温环境下进行,因此能够应用在柔性显示中、且设备简单,工艺过程简单,工艺成本低,可控性强。故上述底发射顶栅自对准薄膜晶体管的制备方法同样还可以广泛应用在其他薄膜晶体管领域。
如图4(a)、图4(b)以及图4(c)所示,一种优选的实施方式,采用双色调掩膜版图案化有源层4和第一金属层5以通过一次构图工艺形成有源岛41和金属缓冲层51,具体包括:
在第一金属层5上形成光刻胶层6;
对光刻胶层6进行曝光、显影;
第一次刻蚀有源层4和第一金属层5以形成有源岛41;
第二次刻蚀有源层4以形成金属缓冲层51。
在上述底发射顶栅自对准薄膜晶体管的制备方法中,首先,在第一金属层5上涂覆一层光刻胶,形成光刻胶层6;然后通过双色调掩膜版对光刻胶层6进行曝光、显影如图4(b)所示,形成光刻胶完全保留部分、光刻胶部分保留部分和光刻胶完全去除部分,其中光刻胶完全保留部分对应于要形成金属缓冲层51的区域,光刻胶部分保留部分对应于有源岛41要形成沟道的区域,光刻胶部分保留区域的光刻胶的厚度小于光刻胶完全保留部分的光刻胶的厚度,光刻胶完全去除区域对应于其他区域;进行第一次蚀刻工艺,去除光刻胶完全去除区域的有源层4和第一金属层5以形成有源岛41;最后,进行灰化工艺,去除光刻胶部分保留区域光刻胶,进行第二次蚀刻工艺,去除光刻胶部分保留区域的第一金属层5,并去除所述光刻胶完全保留部分的光刻胶以形成金属缓冲层51,如图4(c)所示。采用上述刻蚀过程能够有效地减少甚至避免对有源岛41以及金属缓冲层51的损伤,提高了氧化物薄膜晶体管的特性,提高了产品良率。
上述制备方法中采用一个双色调掩膜版通过一次光刻刻蚀工艺形成LDD区B的金属接触层和有源岛,既避免了有源层4导体化的过程,又有效的减少了沟道区A与源漏电极9之间的寄生电阻,简化了器件的工艺过程,节省了生产成本。
具体地,第一次刻蚀采用湿刻工艺,第二次刻蚀工艺采用湿刻工艺或干刻工艺。
在上述底发射顶栅自对准薄膜晶体管的制备方法中,刻蚀过程可以采用先湿刻工艺后干刻工艺,也可以采用均为湿刻工艺,可以采用如下方式:
方式一,第一次刻蚀采用湿刻工艺,第二次刻蚀工艺采用湿刻工艺;
方式二,第一次刻蚀采用湿刻工艺,第二次刻蚀工艺采用干刻工艺。
刻蚀过程采用湿刻工艺还是干刻工艺可以根据底发射顶栅自对准薄膜晶体管及其制备方法、制备环境的具体实际情况进行选择。
具体地,有源层4由金属氧化物材料制成。更具体地,金属氧化物材料为IGZO。
在上述底发射顶栅自对准薄膜晶体管的制备方法中,有源层4的材料可以为金属氧化物材料,可以为半导体a-Si,有源层4还可以由其他能够满足需求的金属材料制备。其中,金属氧化物可以为IGZO(铟镓锌氧化物)、ZnON(锌氮氧化物)或者ITZO(铟锡锌氧化物),金属氧化物还可以由其他能够满足需求的金属材料制备。
为了进一步提高氧化物薄膜晶体管的特性,具体地,上述底发射顶栅自对准薄膜晶体管的制备方法还包括氧化处理有源层4。
更具体地,氧化处理有源层4具体包括对有源层4进行退火处理或离子体处理。
为了进一步提高氧化物薄膜晶体管的特性,通常需要对氧化物薄膜晶体管进行多次退火或离子体处理以氧化有源层4或在氧化物薄膜晶体管上形成例如SiO2的保护层。保护薄膜晶体管免受外部环境的影响,提高了氧化物薄膜晶体管的特性,提高了产品良率。
如图4(d)、图4(e)以及图4(f)所示,一种优选的实施方式,在金属缓冲层51上形成源漏电极9,具体包括:
在形成有有源岛41和金属缓冲层51的第一缓冲层3上依次沉积第一绝缘层7和第二金属层8;
在第二金属层8上形成光刻胶层6;
对光刻胶层6进行曝光、显影;
刻蚀第二金属层8以形成栅极电极81;
之后以栅极电极81的图形为掩膜,采用自对准向下刻蚀第一绝缘层7形成栅极绝缘层81;
之后在第一缓冲层3上沉积并图形化层间绝缘层6以形成接触孔;
沉积并图案化第三金属层以形成源漏电极9,源漏电极9一部分设置在接触孔内、且与金属缓冲层51电连接。
在上述底发射顶栅自对准薄膜晶体管的制备方法中,第一缓冲层3上连续沉积第一绝缘层7和第二金属层8,在第二金属层8上涂覆光刻胶,形成光刻胶层6如图4(e)所示,并刻蚀出栅极电极81的图形,之后以栅极电极81的图形为掩膜,通过自对准向下刻蚀形成栅极绝缘层81图形;接着,沉积层间绝缘层6如图4(e)所示,光刻图形化层间绝缘层6以形成接触孔;然后在层间绝缘层6上淀积第三金属层并图形化,以形成源漏电极9;
在上述底发射顶栅自对准薄膜晶体管的制备方法中通过一次工艺形成栅极电极81和栅极绝缘层81来制备顶栅自对准结构,能够有效的避免了栅极与源漏电极9之间的交叠区域,抑制了交叠区引入的寄生电容和源漏电极9寄生电阻,有利于减小寄生效应和信号延迟,提高了器件性能,提高了产品良率,进而可以应用在高分辨率的OLED显示中。
具体地,第三金属层由Mo、Al、Ti、Au、Cu、Hf或Ta制成。
在上述底发射顶栅自对准薄膜晶体管的制备方法中,第三金属层可以由Mo(钼)、Al(铝)、Ti(钛)、Au(金)、Cu(铜)、Hf(饸)、Ta(钽)中的任意一种金属制成,第三金属层还可以由其他能够满足需求的金属材料制备。
一种优选的实施方式,在衬底基板1上依次形成遮光层2和第一缓冲层3,具体包括:
在清洗后的衬底基板1上沉积并图案化第四金属层以形成遮光层2;
在形成遮光层2后的衬底上沉积第二绝缘层制备第一缓冲层3。
具体地,第四金属层由Mo、Al、Ti、Au、Cu、Hf、Ta、AlNd合金或MoNb合金制成。
具体地,第二绝缘层由氧化硅、氮化硅或氮氧化硅制成。
在上述底发射顶栅自对准薄膜晶体管的制备方法中,首先对衬底基板1采用标准方法进行清洗,然后沉积第四金属层,其中,第四金属层可以由Mo(钼)、Al(铝)、Ti(钛)、Au(金)、Cu(铜)、Hf(饸)、Ta(钽)、AlNd(铝钕化合物)合金或MoNb(铝钕化合物)中的任意一种制成,第四金属层还可以由其他能够满足需求的金属材料制备,之后涂覆光刻胶,在衬底基板1上光刻出遮光层2的图形,接着,在形成遮光层2后的衬底上沉积第二绝缘层,第二绝缘层由氧化硅、氮化硅或氮氧化硅等绝缘材料制成,第二绝缘层还可以由其他能够满足需求的绝缘材料制备。
显然,本领域的技术人员可以对本发明实施例进行各种改动和变型而不脱离本发明的精神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内,则本发明也意图包含这些改动和变型在内。

Claims (12)

1.一种底发射顶栅自对准薄膜晶体管的制备方法,包括在衬底基板上依次形成遮光层、覆盖所述遮光层的第一缓冲层以及沉积有源层,其特征在于,还包括:
在有源层上沉积第一金属层,采用双色调掩膜版图案化所述有源层和第一金属层以通过一次构图工艺形成所述有源岛和所述金属缓冲层;
在所述金属缓冲层上形成源漏电极。
2.根据权利要求1所述的底发射顶栅自对准薄膜晶体管的制备方法,其特征在于,所述采用双色调掩膜版图案化所述有源层和第一金属层以通过一次构图工艺形成所述有源岛和所述金属缓冲层,具体包括:
在所述第一金属层上形成光刻胶层;
对所述光刻胶层进行曝光、显影;
第一次刻蚀所述有源层和第一金属层以形成所述有源岛;
第二次刻蚀所述第一金属层以形成金属缓冲层。
3.根据权利要求2所述的底发射顶栅自对准薄膜晶体管的制备方法,其特征在于,所述第一次刻蚀采用湿刻工艺,所述第二次刻蚀工艺采用湿刻工艺或干刻工艺。
4.根据权利要求2所述的底发射顶栅自对准薄膜晶体管的制备方法,其特征在于,所述有源层由金属氧化物材料制成。
5.根据权利要求4所述的底发射顶栅自对准薄膜晶体管的制备方法,其特征在于,所述金属氧化物材料为IGZO。
6.根据权利要求2所述的底发射顶栅自对准薄膜晶体管的制备方法,其特征在于,还包括氧化处理有源层。
7.根据权利要求6所述的底发射顶栅自对准薄膜晶体管的制备方法,其特征在于,氧化处理有源层具体包括对有源层进行退火处理或离子体处理。
8.根据权利要求1所述的底发射顶栅自对准薄膜晶体管的制备方法,其特征在于,所述在金属缓冲层上形成源漏电极,具体包括:
在形成有有源岛和金属缓冲层的第一缓冲层上依次沉积第一绝缘层和第二金属层;
在所述第二金属层上形成光刻胶层;
对所述光刻胶层进行曝光、显影;
刻蚀所述第二金属层以形成栅极电极;
之后以栅极电极的图形为掩膜,采用自对准向下刻蚀所述第一绝缘层形成栅极绝缘层;
之后在第一缓冲层上沉积并图形化层间绝缘层以形成接触孔;
沉积并图案化第三金属层以形成源漏电极,所述源漏电极一部分设置在所述接触孔内、且与所述金属缓冲层电连接。
9.根据权利要求8所述的底发射顶栅自对准薄膜晶体管的制备方法,其特征在于,所述第三金属层由Mo、Al、Ti、Au、Cu、Hf或、Ta制成。
10.根据权利要求1所述的底发射顶栅自对准薄膜晶体管的制备方法,其特征在于,所述在衬底基板上依次形成遮光层和第一缓冲层,具体包括:
在清洗后的衬底基板上沉积并图案化第四金属层以形成遮光层;
在形成遮光层后的衬底上沉积第二绝缘层制备第一缓冲层。
11.根据权利要求10所述的底发射顶栅自对准薄膜晶体管的制备方法,其特征在于,所述第四金属层由Mo、Al、Ti、Au、Cu、Hf、Ta、AlNd合金或MoNb合金制成。
12.根据权利要求10所述的底发射顶栅自对准薄膜晶体管的制备方法,其特征在于,所述第二绝缘层由氧化硅、氮化硅或氮氧化硅制成。
CN201711012469.7A 2017-10-26 2017-10-26 一种底发射顶栅自对准薄膜晶体管的制备方法 Pending CN107808826A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201711012469.7A CN107808826A (zh) 2017-10-26 2017-10-26 一种底发射顶栅自对准薄膜晶体管的制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711012469.7A CN107808826A (zh) 2017-10-26 2017-10-26 一种底发射顶栅自对准薄膜晶体管的制备方法

Publications (1)

Publication Number Publication Date
CN107808826A true CN107808826A (zh) 2018-03-16

Family

ID=61592579

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711012469.7A Pending CN107808826A (zh) 2017-10-26 2017-10-26 一种底发射顶栅自对准薄膜晶体管的制备方法

Country Status (1)

Country Link
CN (1) CN107808826A (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108493195A (zh) * 2018-03-29 2018-09-04 深圳市华星光电半导体显示技术有限公司 柔性tft背板的制作方法及柔性tft背板
CN108878539A (zh) * 2018-07-03 2018-11-23 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板和显示面板
CN109273409A (zh) * 2018-08-24 2019-01-25 京东方科技集团股份有限公司 一种显示面板、其制作方法及显示装置
CN109659325A (zh) * 2018-12-20 2019-04-19 深圳市华星光电技术有限公司 顶栅型薄膜晶体管基板及其制作方法
WO2020140750A1 (zh) * 2019-01-02 2020-07-09 京东方科技集团股份有限公司 薄膜晶体管、薄膜晶体管的制作方法以及显示装置
CN114089571A (zh) * 2021-11-30 2022-02-25 昆山龙腾光电股份有限公司 阵列基板及制作方法和显示面板

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5624861A (en) * 1995-08-28 1997-04-29 Sharp Kabushiki Kaisha Method of manufacturing semiconductor device
JP2007220817A (ja) * 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ及びその製法
US20100127266A1 (en) * 2008-11-19 2010-05-27 Kabushiki Kaisha Toshiba Thin film transistor, method for manufacturing same, display device, and method for manufacturing same
CN102315277A (zh) * 2010-07-05 2012-01-11 索尼公司 薄膜晶体管和显示装置
US20130256652A1 (en) * 2012-04-02 2013-10-03 Yong Su LEE Thin film transistor, thin film transistor array panel including the same, and method of manufacturing the same
CN103346093A (zh) * 2013-06-13 2013-10-09 北京大学深圳研究生院 源/漏区抬高的顶栅自对准薄膜晶体管及其制作方法
CN103855225A (zh) * 2012-12-03 2014-06-11 乐金显示有限公司 薄膜晶体管、显示装置及其制造方法
CN105006487A (zh) * 2015-07-14 2015-10-28 北京大学 顶栅自对准金属氧化物半导体薄膜晶体管及制备方法
CN105552080A (zh) * 2016-01-13 2016-05-04 广州新视界光电科技有限公司 基于金属氧化物薄膜晶体管的非挥发性存储器的制备方法
CN105575819A (zh) * 2016-02-26 2016-05-11 华南理工大学 一种顶栅结构金属氧化物薄膜晶体管及其制备方法
CN105762195A (zh) * 2016-03-04 2016-07-13 武汉华星光电技术有限公司 金属氧化物薄膜晶体管及其制备方法
CN105932067A (zh) * 2016-06-07 2016-09-07 京东方科技集团股份有限公司 一种顶栅型薄膜晶体管、制备方法、阵列基板及显示面板
CN107068770A (zh) * 2017-05-04 2017-08-18 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板、显示面板
CN108447916A (zh) * 2018-03-15 2018-08-24 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板、显示装置

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5624861A (en) * 1995-08-28 1997-04-29 Sharp Kabushiki Kaisha Method of manufacturing semiconductor device
JP2007220817A (ja) * 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ及びその製法
US20100127266A1 (en) * 2008-11-19 2010-05-27 Kabushiki Kaisha Toshiba Thin film transistor, method for manufacturing same, display device, and method for manufacturing same
CN102315277A (zh) * 2010-07-05 2012-01-11 索尼公司 薄膜晶体管和显示装置
US20130256652A1 (en) * 2012-04-02 2013-10-03 Yong Su LEE Thin film transistor, thin film transistor array panel including the same, and method of manufacturing the same
CN103855225A (zh) * 2012-12-03 2014-06-11 乐金显示有限公司 薄膜晶体管、显示装置及其制造方法
CN103346093A (zh) * 2013-06-13 2013-10-09 北京大学深圳研究生院 源/漏区抬高的顶栅自对准薄膜晶体管及其制作方法
CN105006487A (zh) * 2015-07-14 2015-10-28 北京大学 顶栅自对准金属氧化物半导体薄膜晶体管及制备方法
CN105552080A (zh) * 2016-01-13 2016-05-04 广州新视界光电科技有限公司 基于金属氧化物薄膜晶体管的非挥发性存储器的制备方法
CN105575819A (zh) * 2016-02-26 2016-05-11 华南理工大学 一种顶栅结构金属氧化物薄膜晶体管及其制备方法
CN105762195A (zh) * 2016-03-04 2016-07-13 武汉华星光电技术有限公司 金属氧化物薄膜晶体管及其制备方法
CN105932067A (zh) * 2016-06-07 2016-09-07 京东方科技集团股份有限公司 一种顶栅型薄膜晶体管、制备方法、阵列基板及显示面板
CN107068770A (zh) * 2017-05-04 2017-08-18 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板、显示面板
CN108447916A (zh) * 2018-03-15 2018-08-24 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板、显示装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
高鸿锦 等: "《液晶与平板显示技术》", 30 June 2007, 北京邮电大学出版社 *

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108493195A (zh) * 2018-03-29 2018-09-04 深圳市华星光电半导体显示技术有限公司 柔性tft背板的制作方法及柔性tft背板
CN108493195B (zh) * 2018-03-29 2020-05-29 深圳市华星光电半导体显示技术有限公司 柔性tft背板的制作方法及柔性tft背板
CN108878539A (zh) * 2018-07-03 2018-11-23 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板和显示面板
US11018236B2 (en) 2018-07-03 2021-05-25 Hefei Xinsheng Optoelectronics Technology Co., Ltd. Thin film transistor, array substrate, display panel and method for manufacturing thin film transistor
CN109273409A (zh) * 2018-08-24 2019-01-25 京东方科技集团股份有限公司 一种显示面板、其制作方法及显示装置
US11257849B2 (en) 2018-08-24 2022-02-22 Boe Technology Group Co., Ltd. Display panel and method for fabricating the same
CN109659325A (zh) * 2018-12-20 2019-04-19 深圳市华星光电技术有限公司 顶栅型薄膜晶体管基板及其制作方法
CN109659325B (zh) * 2018-12-20 2021-03-23 Tcl华星光电技术有限公司 顶栅型薄膜晶体管基板及其制作方法
WO2020140750A1 (zh) * 2019-01-02 2020-07-09 京东方科技集团股份有限公司 薄膜晶体管、薄膜晶体管的制作方法以及显示装置
US11489052B2 (en) 2019-01-02 2022-11-01 Mianyang Boe Optoelectronics Technology Co., Ltd. Thin film transistor, manufacturing method of thin film transistor and display device
CN114089571A (zh) * 2021-11-30 2022-02-25 昆山龙腾光电股份有限公司 阵列基板及制作方法和显示面板
CN114089571B (zh) * 2021-11-30 2024-01-16 昆山龙腾光电股份有限公司 阵列基板及制作方法和显示面板

Similar Documents

Publication Publication Date Title
EP2506308B1 (en) Method for manufacturing amorphous oxide thin film transistor
CN106128963B (zh) 薄膜晶体管及制备方法、阵列基板及制备方法、显示面板
US10013124B2 (en) Array substrate, touch screen, touch display device, and fabrication method thereof
CN107808826A (zh) 一种底发射顶栅自对准薄膜晶体管的制备方法
CN101908537B (zh) 用于显示设备的阵列基板及其制造方法
CN208848909U (zh) 阵列基板及包括该阵列基板的显示装置
US8728861B2 (en) Fabrication method for ZnO thin film transistors using etch-stop layer
CN102263111A (zh) 阵列基板及制造该阵列基板的方法
JP2007220818A (ja) 薄膜トランジスタ及びその製法
KR101246789B1 (ko) 어레이 기판 및 이의 제조방법
WO2014183422A1 (zh) 薄膜晶体管及其制备方法、阵列基板
US20160343739A1 (en) Thin film transistor, method of manufacturing thin film transistor, array substrate and display device
US10121883B2 (en) Manufacturing method of top gate thin-film transistor
WO2020215603A1 (zh) Oled显示面板及其制备方法
TWI497689B (zh) 半導體元件及其製造方法
CN108550625A (zh) 一种薄膜晶体管及其制作方法
EP3686936A1 (en) Thin film transistor structure and fabrication method therefor
CN103956386A (zh) 薄膜晶体管及制备方法、阵列基板及制备方法和显示装置
CN108807556A (zh) 一种光学传感器件及其制作方法、显示器件、显示设备
CN105047607A (zh) 氧化物半导体tft基板的制作方法及其结构
US9478665B2 (en) Thin film transistor, method of manufacturing the same, display substrate and display apparatus
WO2017028493A1 (zh) 薄膜晶体管及其制作方法、显示器件
US20210305286A1 (en) Tft, method for manufacturing the same, and tft array
WO2019095408A1 (zh) 阵列基板及其制作方法、显示面板
KR20120067108A (ko) 어레이 기판 및 이의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination