CN107527587B - 移位寄存器单元、栅极驱动电路及驱动方法、显示装置 - Google Patents

Abstract

本发明提供一种移位寄存器单元、栅极驱动电路及驱动方法、显示装置，涉及显示技术领域，可提高移位寄存器单元的稳定性。所述移位寄存器单元，包括第一输入电路；第二输入电路；输出电路；第一下拉控制电路，用于对第一下拉节点的电平进行控制；第二下拉控制电路，用于在第五电压端的控制下，将第三电压端的电压输出至第一下拉节点；第一下拉电路，用于在第一下拉结点的控制下，将第三电压端的电压输出至信号输出端；第三下拉控制电路，用于对第二下拉节点的电平进行控制；第四下拉控制电路，用于在第四电压端的控制下将第三电压端的电压输出至第二下拉节点；第二下拉电路，用于在第二下拉结点的控制下，将第三电压端的电压输出至信号输出端。

Description

移位寄存器单元、栅极驱动电路及驱动方法、显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路及驱动方法、显示装置。

背景技术

近些年来显示器的发展呈现出了高集成度，低成本的发展趋势。其中一项非常重要的技术就是GOA(Gate Driver on Array，集成栅极驱动电路)技术量产化的实现。利用GOA技术将栅极驱动电路集成在显示面板的阵列基板上，从而可以省掉栅极驱动集成电路部分，以从材料成本和制作工艺两方面降低产品成本。这种利用GOA技术集成在阵列基板上的栅极开关电路也称为GOA电路或移位寄存器电路，其中该栅极开关电路中的每个移位寄存器也称GOA单元。

现有移位寄存器中的上拉和下拉控制结构一般都采用TFT(Thin FilmTransistor，薄膜场效应晶体管)，而随着使用时间的增加，TFT的稳定性会降低，现有的一种移位寄存器单元，通过采用两组下拉控制电路交替工作来提高整个电路的稳定性，即，第一下拉节点工作时，第二下拉节点不工作，反之替换。以第一下拉节点工作为例，在第一下拉节点工作时，第二下拉节点上的电位为0V。这样一来，由于第二下拉节点电位问题，会使移位寄存器中的晶体管漏电，导致上拉节点上的电位下降，降低了移位寄存器单元的稳定性。

发明内容

本发明的实施例提供一种移位寄存器单元、栅极驱动电路及驱动方法、显示装置，可提高移位寄存器单元的稳定性。

为达到上述目的，本发明的实施例采用如下技术方案：

第一方面，提供一种移位寄存器单元，包括第一输入电路、第二输入电路、输出电路、第一下拉控制电路、第二下拉控制电路、第三下拉控制电路、第四下拉控制电路、第一下拉电路、第二下拉电路；所述第一输入电路，连接第一信号端、第一电压端、上拉节点，用于在所述第一信号端的控制下，将所述第一电压端的电压输出至所述上拉节点；所述第二输入电路，连接第二信号端、第二电压端、所述上拉节点，用于在所述第二信号端的控制下，将所述第二电压端的电压输出至所述上拉节点；所述输出电路，连接时钟信号端、所述上拉节点、所述信号输出端，用于在所述上拉节点的控制下，将所述时钟信号端的电压输出至所述信号输出端；所述第一下拉控制电路，连接所述上拉节点、第三电压端、第四电压端、第一下拉节点，用于对所述第一下拉节点的电平进行控制；所述第二下拉控制电路，连接第五电压端、所述第三电压端、所述第一下拉节点，用于在所述第五电压端的控制下，将所述第三电压端的电压输出至所述第一下拉节点；所述第一下拉电路，连接所述第一下拉节点、所述第三电压端、所述信号输出端，用于在所述第一下拉结点的控制下，将所述第三电压端的电压输出至所述信号输出端；所述第三下拉控制电路，连接所述上拉节点、所述第三电压端、所述第五电压端、第二下拉节点，用于对所述第二下拉节点的电平进行控制；所述第四下拉控制电路，连接所述第四电压端、所述第三电压端、所述第二下拉节点，用于在所述第四电压端的控制下将所述第三电压端的电压输出至所述第二下拉节点；所述第二下拉电路，连接所述第二下拉节点、所述第三电压端、所述信号输出端，用于在所述第二下拉结点的控制下，将所述第三电压端的电压输出至所述信号输出端。

优选的，还包括第一降噪电路和第二降噪电路；和/或，复位电路；所述第一降噪电路，连接所述第一下拉节点、所述第三电压端、所述上拉节点，用于在所述第一下拉节点的控制下，将所述第三电压端的电压输出至所述上拉节点；所述第二降噪电路，连接所述第二下拉节点、所述第三电压端、所述上拉节点，用于在所述第二下拉节点的控制下，将所述第三电压端的电压输出至所述上拉节点；所述复位电路，连接第三信号端、所述第三电压端、所述上拉节点、所述信号输出端，用于在所述第三信号端的控制下将所述第三电压端的电压输出至所述上拉节点和所述信号输出端。

优选的，所述第二输入电路包括第一晶体管；所述第一晶体管的栅极连接所述第二信号端，第一极连接所述第二电压端，第二极连接所述上拉节点。

优选的，所述第一输入电路包括第二晶体管；所述第二晶体管的栅极连接所述第一信号端，第一极连接所述第一电压端，第二极连接所述上拉节点。

优选的，所述输出电路包括第三晶体管和电容；所述第三晶体管的栅极连接所述上拉节点，第一极连接所述时钟信号端，第二极连接所述信号输出端和所述电容的第二端；所述电容的第一端连接所述上拉节点，第二端还连接所述信号输出端。

优选的，所述第一下拉控制电路包括第四晶体管、第五晶体管；所述第四晶体管的栅极连接所述第四电压端，第一极连接所述第四电压端，第二极连接所述第一下拉节点；所述第五晶体管的栅极连接所述上拉节点，第一极连接所述第三电压端，第二极连接所述第一下拉节点。

优选的，所述第一下拉控制电路还包括第六晶体管、第七晶体管；所述第六晶体管的栅极连接所述第四电压端，第一极连接所述第四电压端，第二极连接所述第四晶体管的栅极；所述第七晶体管的栅极连接所述上拉节点，第一极连接所述第三电压端，第二极连接所述第四晶体管的栅极。

优选的，所述第二下拉电路包括第八晶体管；所述第八晶体管的栅极连接所述第五电压端，第一极连接所述第三电压端，第二极连接所述第一下拉节点。

优选的，所述第三下拉控制电路包括第九晶体管、第十晶体管；所述第九晶体管的栅极连接所述第五电压端，第一极连接所述第五电压端，第二极连接所述第二下拉节点；所述第十晶体管的栅极连接所述上拉节点，第一极连接所述第三电压端，第二极连接所述第二下拉节点。

优选的，所述第三下拉控制电路还包括第十一晶体管、第十二晶体管；所述第十一晶体管的栅极连接所述第五电压端，第一极连接所述第五电压端，第二极连接所述第九晶体管的栅极；所述第十二晶体管的栅极连接所述上拉节点，第一极连接所述第三电压端，第二极连接所述第九晶体管的栅极。

优选的，所述第四下拉电路包括第十三晶体管；所述第十三晶体管的栅极连接所述第四电压端，第一极连接所述第三电压端，第二极连接所述第二下拉节点。

优选的，所述第一下拉电路包括第十四晶体管；所述第十四晶体管的栅极连接所述第一下拉节点，第一极连接所述第三电压端，第二极连接所述信号输出端。

优选的，所述第二下拉电路包括第十五晶体管；所述第十五晶体管的栅极连接所述第二下拉节点，第一极连接所述第三电压端，第二极连接所述信号输出端。

优选的，所述移位寄存器单元还包括第一降噪电路和第二降噪电路时；所述第一降噪电路包括第十六晶体管，所述第二降噪电路包括第十七晶体管；所述第十六晶体管的栅极连接所述第一下拉节点，第一极连接所述第三电压端，第二极连接所述上拉节点；所述第十七晶体管的栅极连接所述第二下拉节点，第一极连接所述第三电压端，第二极连接所述上拉节点；所述移位寄存器单元还包括复位电路时，所述复位电路包括第十八晶体管和第十九晶体管；所述第十八晶体管的栅极连接所述第三信号端，第一极连接所述第三电压端，第二极连接所述上拉节点；所述第十九晶体管的栅极连接所述第三信号端，第一极连接所述第三电压端，第二极连接所述信号输出端。

第二方面，提供一种栅极驱动电路，包括至少两级级联的如第一方面所述的移位寄存器单元；第一级移位寄存器单元的第一信号端与起始信号端相连接；除了所述第一级移位寄存器单元以外，上一级移位寄存器单元的信号输出端与下一级移位寄存器单元的第一信号端相连接；除了最后一级移位寄存器单元以外，下一级移位寄存器单元的信号输出端与上一级移位寄存器单元的第二信号端相连接；所述最后一级移位寄存器单元的第二信号端与所述起始信号端相连接，或者单独设置复位信号端。

第三方面，提供一种显示装置，包括第二方面所述的栅极驱动电路。

第四方面，提供一种用于驱动第一方面所述的移位寄存器单元的驱动方法，在一图像帧内，所述方法包括：第一阶段：在第一信号端的控制下，第一输入电路将第一电压端的电压输出至上拉节点；第二阶段：

在所述上拉节点的控制下，所述输出电路将所述时钟信号端的时钟信号输出至所述信号输出端，所述信号输出端输出栅极扫描信号；第三阶段：在第二信号端的控制下，第二输入电路将第二电压端的电压输出所述上拉节点，控制所述输出电路关闭；在所述上拉节点和第四电压端输入的开启电压的控制下，第一下拉控制电路将所述第四电压端输入的开启电压输出至第一下拉节点；在所述第一下拉节点的控制下，第一下拉电路将第三电压端的电压输出至信号输出端；在所述第四电压端输入的开启电压的控制下，第四下拉控制电路将所述第三电压端的电压输出至第二下拉节点；在第五电压端输入的关闭电压和所述上拉节点的控制下，第三下拉控制电路关闭；在所述第五电压端输入的关闭电压的控制下，第二下拉控制电路关闭。

或者，在第二信号端的控制下，第二输入电路将第二电压端的电压输出所述上拉节点，控制所述输出电路关闭；在所述上拉节点和第五电压端输入的开启电压的控制下，第三下拉控制电路将所述第五电压端输入的开启电压输出至第二下拉节点；在所述第二下拉节点的控制下，第二下拉电路将第三电压端的电压输出至信号输出端；在所述第五电压端输入的开启电压的控制下，第二下拉控制电路将所述第三电压端的电压输出至第一下拉节点；在第四电压端输入的关闭电压和所述上拉节点的控制下，第一下拉控制电路关闭；在所述第四电压端输入的关闭电压的控制下，第四下拉控制电路关闭。

优选的，所述移位寄存器单元还包括复位电路，在一图像帧内，所述方法还包括：第四阶段，在第三信号端的控制下，复位电路将所述第三信号端的电压输出至所述上拉节点和所述信号输出端。

第五方面，提供一种第二方面所述的栅极驱动电路的驱动方法，所述方法包括：在奇数图像帧，栅极驱动电路中每一级移位寄存器单元中的第四电压端输入开启信号，第五电压端输入关闭信号；在偶数图像帧，所述栅极驱动电路中每一级所述移位寄存器单元中的第五电压端输入开启信号，第四电压端输入关闭信号。

本发明提供一种移位寄存器单元、栅极驱动电路及驱动方法、显示装置，第一下拉节点的电位由第一下拉控制电路和第二下拉控制电路共同控制，当第一下拉控制电路不工作时，第二下拉控制电路向第一下拉节点输入第三电压端的低电平；第二下拉节点的电位由第三下拉控制电路和第四下拉控制电路共同控制，当第三下拉控制电路不工作时，第四下拉控制电路向第二下拉节点输入第三电压端的低电平，这样一来，可以使第一下拉节点不工作时，电位能够得以保持在低电位，而不会变为0V稳定状态；同理，第二下拉节点不工作时，电位能够得以保持在低电位，而不会变为0V稳定状态，从而避免移位寄存器单元中的TFT出现漏电而导致上拉节点的电位降低的问题。

附图说明

为了更清楚地说明本发明实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1(a)为本发明实施例提供的一种移位寄存器单元的结构示意图；

图1(b)为本发明实施例提供的另一种移位寄存器单元的结构示意图；

图2为相关技术提供的一种移位寄存器单元的结构示意图；

图3(a)为图1(b)中各个电路的一种具体结构示意图；

图3(b)为图1(b)中各个电路的另一种具体结构示意图；

图4为控制图3(a)或图3(b)所示的移位寄存器单元的一种信号时序图；

图5为本发明实施例提供的一种栅极驱动电路的结构示意图；

图6为图2、图3(a)、图3(b)所示的移位寄存器单元的上拉节点的波形图。

附图标记

10-第一输入电路；20-第二输入电路；30-输出电路；40-第一下拉控制电路；50-第二下拉控制电路；60-第三下拉控制电路；70-第四下拉控制电路；80-第一下拉电路；90-第二下拉电路；100-第一降噪电路；110-第二降噪电路；120-复位电路；IN1-第一信号端；IN2-第二信号端；IN3-第三信号端；CLK-时钟信号端；OUTPUT-信号输出端；V1-第一电压端；V2-第二电压端；V3-第三电压端；V4-第四电压端；V5-第五电压端；PU-上拉节点；PD-下拉节点；C-电容。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种移位寄存器单元，如图1(a)所示，包括第一输入电路10、第二输入电路20、输出电路30、第一下拉控制电路40、第二下拉控制电路50、第三下拉控制电路60、第四下拉控制电路70、第一下拉电路80、第二下拉电路90。

其中，第一输入电路10，连接第一信号端IN1、第一电压端V1、上拉节点PU，用于在第一信号端IN1的控制下，将第一电压端V1的电压输出至上拉节点PU。

第二输入电路20，连接第二信号端IN2、第二电压端V2、上拉节点PU，用于在第二信号端IN2的控制下，将第二电压端V2的电压输出至上拉节点PU。

输出电路30，连接时钟信号端CLK、上拉节点PU、信号输出端OUTPUT，用于在上拉节点PU的控制下，将时钟信号端CLK的电压输出至信号输出端OUTPUT。

第一下拉控制电路40，连接上拉节点PU、第三电压端V3、第四电压端V4、第一下拉节点PD1，用于在上拉节点PU的控制下，将第三电压端V3的电压输出至第一下拉节点PD1，或者，用于在上拉节点PU的控制下，将第四电压端V4的电压输出至第一下拉节点PD1。

第二下拉控制电路50，连接第五电压端V5、第三电压端V3、第一下拉节点PD1，用于在第五电压端V5的控制下，将第三电压端V3的电压输出至第一下拉节点PD1。

第一下拉电路80，连接第一下拉节点PD1、第三电压端V3、信号输出端OUTPUT，用于在第一下拉节点PD1的控制下，将第三电压端V3的电压输出至信号输出端OUTPUT。

第三下拉控制电路60，连接上拉节点PU、第三电压端V3、第五电压端V5、第二下拉节点PD2，用于在上拉节点PU的控制下，将第三电压端V3的电压输出至第二下拉节点PD2，或者，用于在上拉节点PU的控制下，将第五电压端V5的电压输出至第二下拉节点PD2。

第四下拉控制电路70，连接第四电压端V4、第三电压端V3、第二下拉节点PD2，用于在第四电压端V4的控制下将第三电压端V3的电压输出至第二下拉节点PD2。

第二下拉电路90，连接第二下拉节点PD2、第三电压端V3、信号输出端OUTPUT，用于在第二下拉节点PD2的控制下，将第三电压端V3的电压输出至信号输出端OUTPUT。

优选的，如图1(b)所示，移位寄存器单元还包括第一降噪电路100和第二降噪电路110。

第一降噪电路100，连接第一下拉节点PD1、第三电压端V3、上拉节点PU，用于在第一下拉节点PD1的控制下，将第三电压端V3的电压输出至上拉节点PU。

第二降噪电路110，连接第二下拉节点PD2、第三电压端V3、上拉节点PU，用于在第二下拉节点PD2的控制下，将第三电压端V3的电压输出至上拉节点PU。

优选的，如图1(b)所示，移位寄存器单元还包括复位电路120。

复位电路120，连接第三信号端IN3、第三电压端V3、上拉节点PU、信号输出端OUTPUT，用于在第三信号端IN3的控制下将第三电压端V3的电压输出至上拉节点PU和信号输出端OUTPUT。

需要说明的是，本发明实施例中上述第一信号端IN1和第二信号端IN2输出的信号互为高低电平。此外，以下实施例均是以第一电压端V1输入恒定的高电平，第二电压端V2和第三电压端V3输入恒定的低电平或者接地为例进行的说明。

这样一来，一方面，第一输入电路10能够在第一信号端IN1控制下，将第一电压端V1的电压输出至上拉节点PU，此外，第二输入电路20能够在第二信号端IN2的控制下，将第二电压端V2的电压输出至上拉节点PU。在此情况下，当该移位寄存器单元采用正向扫描时，第一电压端V1的电压用于对上拉节点PU进行充电，第二电压端V2的电压用于对上拉节点PU进行复位，而当该移位寄存器单元采用反向扫描时，第二电压端V2的电压用于对上拉节点PU进行充电，第一电压端V1的电压用于对上拉节点PU进行复位。

基于此，当上拉节点PU被充电后，输出电路30在该上拉节点PU的控制下，可以将时钟信号端CLK的时钟信号输出至信号输出端OUTPUT，以使得信号输出端OUTPUT在输出阶段能够对与该信号输出端OUTPUT相连接的栅线输出栅极扫描信号。第二输入电路20在第二信号端IN2的控制下，将第二电压端V2的电压输出至上拉节点PU，以通过第一下拉控制电路40和第二下拉控制电路50控制第一下拉节点PD1的电位，以使第一下拉电路80在第一下拉节点PD1的控制下，将信号输出端OUTPUT的电位下拉至第三电压端V3的电位，以对信号输出端OUTPUT进行降噪；使第一降噪电路100在第一下拉节点PD1的控制下，将上拉节点PU的电位下拉至第三电压端V3的电位，以对上拉节点PU进行降噪。或者，通过第三下拉控制电路60和第四下拉控制电路70控制第二下拉节点PD2的电位，以使第二下拉控制电路50在第二下拉节点PD2的控制下，将信号输出端OUTPUT的电位下拉至第三电压端V3的电位，以对信号输出端OUTPUT进行降噪；使第二降噪电路110在第二下拉节点PD2的控制下，将上拉节点PU的电位下拉至第三电压端V3的电位，以对上拉节点PU进行降噪。

另一方面，复位电路120能够在第三信号端IN3的控制下将上拉节点PU和信号输出端OUTPUT的电位下拉至第三电压端V3的电位，以对上拉节点PU和信号输出端OUTPUT的进行降噪。

这样一来，第一下拉节点PD1的电位由第一下拉控制电路40和第二下拉控制电路50共同控制，当第一下拉控制电路40不工作时，第二下拉控制电路50向第一下拉节点PD1输入第三电压端V3的低电平；第二下拉节点PD2的电位由第三下拉控制电路60和第四下拉控制电路70共同控制，当第三下拉控制电路60不工作时，第四下拉控制电路70向第二下拉节点PD2输入第三电压端V3的低电平，这样一来，可以使第一下拉节点PD1不工作时，电位能够得以保持在低电位，而不会变为0V稳定状态；同理，第二下拉节点PD2不工作时，电位能够得以保持在低电位，而不会变为0V稳定状态，从而避免移位寄存器单元中的TFT出现漏电而导致上拉节点PU的电位降低的问题。

相关技术提供的一种移位寄存器单元的电路图如图2所示。

以下对本发明图1(b)中各个电路的具体结构进行详细的说明。

具体的，如图3(a)和图3(b)所示，上述第二输入电路20包括第一晶体管M1。

第一晶体管M1的栅极连接第一信号端IN1，第一极连接第一电压端V1，第二极连接上拉节点PU。

第一输入电路10包括第二晶体管M2。

第二晶体管M2的栅极连接第二信号端IN2，第一极连接第二电压端V2，第二极连接上拉节点PU。

如图3(a)和图3(b)所示，输出电路30包括第三晶体管M3和电容C。

第三晶体管M3的栅极连接上拉节点PU，第一极连接时钟信号端CLK，第二极连接信号输出端OUTPUT和电容C的第二端。

电容C的第一端连接上拉节点PU，第二端还连接信号输出端OUTPUT。

如图3(a)所示，第一下拉控制电路40包括第四晶体管M4、第五晶体管M5。

第四晶体管M4的栅极连接第四电压端V4，第一极连接第四电压端V4，第二极连接第一下拉节点PD1。

第五晶体管M5的栅极连接上拉节点PU，第一极连接第三电压端V3，第二极连接第一下拉节点PD1。

如图3(b)所示，第一下拉控制电路40还包括第六晶体管M6、第七晶体管M7。

第六晶体管M6的栅极连接第四电压端V4，第一极连接第四电压端V4，第二极连接第四晶体管M4的栅极。

第七晶体管M7的栅极连接上拉节点PU，第一极连接第三电压端V3，第二极连接第四晶体管M4的栅极。

如图3(a)和图3(b)所示，第二下拉电路90包括第八晶体管M8。

第八晶体管M8的栅极连接第五电压端V5，第一极连接第三电压端V3，第二极连接第一下拉节点PD1。

如图3(a)所示，第三下拉控制电路60包括第九晶体管M9、第十晶体管M10。

第九晶体管M9的栅极连接第五电压端V5，第一极连接第五电压端V5，第二极连接第二下拉节点PD2。

第十晶体管M10的栅极连接上拉节点PU，第一极连接第三电压端V3，第二极连接第二下拉节点PD2。

如图3(b)所示，第三下拉控制电路60还包括第十一晶体管M11、第十二晶体管M12。

第十一晶体管M11的栅极连接第五电压端V5，第一极连接第五电压端V5，第二极连接第九晶体管M9的栅极。

第十二晶体管M12的栅极连接上拉节点PU，第一极连接第三电压端V3，第二极连接第九晶体管M9的栅极。

如图3(a)和图3(b)所示，第四下拉电路包括第十三晶体管M13。

第十三晶体管M13的栅极连接第四电压端V4，第一极连接第三电压端V3，第二极连接第二下拉节点PD2。

如图3(a)和图3(b)所示，第一下拉电路80包括第十四晶体管M14。

第十四晶体管M14的栅极连接第一下拉节点PD1，第一极连接第三电压端V3，第二极连接信号输出端OUTPUT。

如图3(a)和图3(b)所示，第二下拉电路90包括第十五晶体管M15。

第十五晶体管M15的栅极连接第二下拉节点PD2，第一极连接第三电压端V3，第二极连接信号输出端OUTPUT。

如图3(a)和图3(b)所示，第一降噪电路100包括第十六晶体管M16。

第十六晶体管M16的栅极连接第一下拉节点PD1，第一极连接第三电压端V3，第二极连接上拉节点PU。

如图3(a)和图3(b)所示，第二降噪电路110包括第十七晶体管M17。

第十七晶体管M17的栅极连接第二下拉节点PD2，第一极连接第三电压端V3，第二极连接上拉节点PU。

如图3(a)和图3(b)所示，复位电路120包括第十八晶体管M18和第十九晶体管M19。

第十八晶体管M18的栅极连接第三信号端IN3，第一极连接第三电压端V3，第二极连接上拉节点PU。

第十九晶体管M19的栅极连接第三信号端IN3，第一极连接第三电压端V3，第二极连接信号输出端OUTPUT。

需要说明的是，上述晶体管可以为N型晶体管，也可以为P型晶体管；可以为增强型晶体管，也可以为耗尽型晶体管；上述晶体管的第一极可以为源极，第二极可以为漏极，或者上述晶体管的第一极可以为漏极，第二极为源极，本发明对此不作限定。

以下，以上述晶体管均为N型晶体管为例，结合图4所示的信号时序图对图3(a)和图3(b)所示的移位寄存器单元在不同的阶段(P1～P4)的通断情况进行详细的举例说明。其中，本发明实施例中是以第一电压端V1恒定输出高电平，第二电压端V2和第三电压端V3恒定输出低电平为例进行的说明。此外，以下说明是以第一信号端IN1接收输入信号INPUT，第二信号端IN2接收复位信号RESET为例。

V4＝1，V5＝0时：

在第一阶段P1，INPUT＝1，RESET＝0，CLK＝0，IN3＝0，V4＝1，V5＝0；其中“0”表示低电平，“1”表示高电平。

此时，由于第一信号端IN1输出高电平，因此第二晶体管M2导通，从而将第一电压端V1的高电平输出至上拉节点PU。在上拉节点PU高电位的控制下，第十五晶体管M15导通，将时钟信号端CLK的低电平输出至信号输出端OUTPUT。

如图3(a)所示，在上拉节点PU高电位的控制下，第五晶体管M5导通，在第四电压端V4高电平的控制下，第四晶体管M4导通，但由于第五晶体管M5沟道的宽长比大于第四晶体管M4沟道的宽长比，使得第一下拉节点PD1的电位仍会通过第五晶体管M5下拉至第三电压端V3的低电平。在此情况下，第十四晶体管M14和第十六晶体管M16均处于截止状态。

在第四电压端V4高电平的控制下，第十三晶体管M13导通，将第二下拉节点PD2的电位下拉至第三电压端V3的低电平；在第五电压端V5低电平的控制下，第十一晶体管M11截止，在上拉节点PU的控制下，第十晶体管M10导通，将第二下拉节点PD2的电位下拉至第三电压端V3的低电平，在此情况下，第十五晶体管M15和第十七晶体管M17均处于截止状态。

如图3(b)所示，在上拉节点PU高电位的控制下，第七晶体管M7和第五晶体管M5导通，在第四电压端V4高电平的控制下，第六晶体管M6导通，但由于第七晶体管M7沟道的宽长比大于第六晶体管M6沟道的宽长比，使得第四晶体管M4栅极为低电平，控制第四晶体管M4截止，使得第一下拉节点PD1的电位仍会通过第五晶体管M5下拉至第三电压端V3的低电平。在此情况下，第十四晶体管M14和第十六晶体管M16均处于截止状态。

在第四电压端V4高电平的控制下，第十三晶体管M13导通，将第二下拉节点PD2的电位下拉至第三电压端V3的低电平；在第五电压端V5低电平的控制下，第十一晶体管M11截止；在上拉节点PU的控制下，第十晶体管M10导通，将第二下拉节点PD2的电位下拉至第三电压端V3的低电平；在上拉节点PU的控制下，第十二晶体管M12导通，控制第九晶体管M9截止。在此情况下，第十五晶体管M15和第十七晶体管M17均处于截止状态。

此外，第三信号端IN3输入低电平，使得第十八晶体管M18和第十九晶体管M19均截止；第二信号端IN2输入低电平，使得第一晶体管M1截止。

综上所述，信号输出端OUTPUT在上述第一阶段P1输出低电平。

第二阶段P2，INPUT＝0，RESET＝0，CLK＝1，IN3＝0，V4＝1，V5＝0。

此时，由于第一信号端IN1输出低电平，因此第二晶体管M2处于截止状态。电容C对上拉节点PU进行充电，从而使得第三晶体管M3保持开启状态。在此情况下，时钟信号端CLK的高电平通过第三晶体管M3输出至信号输出端OUTPUT。此外，在电容C的自举(Bootstrapping)作用下，上拉节点PU的电位进一步升高(电容C与信号输出端OUTPUT连接的一端的电位由0跳变为1，在电容C对上拉节点PU进行充电时，上拉节点PU的电位在1的基础上再向高电位跳变1)，以维持第三晶体管M3处于导通的状态，从而使得时钟信号端CLK的高电平能够作为栅极扫描信号输出至与信号输出端OUTPUT相连接的栅线上。

如图3(a)所示，在上拉节点PU高电位的控制下，第五晶体管M5导通，在第四电压端V4高电平的控制下，第四晶体管M4导通，但由于第五晶体管M5沟道的宽长比大于第四晶体管M4沟道的宽长比，使得第一下拉节点PD1的电位仍会通过第五晶体管M5下拉至第三电压端V3的低电平。在此情况下，第十四晶体管M14和第十六晶体管M16均处于截止状态。

在第四电压端V4高电平的控制下，第十三晶体管M13导通，将第二下拉节点PD2的电位下拉至第三电压端V3的低电平；在第四电压端V4高电平的控制下，第十一晶体管M11截止，在上拉节点PU的控制下，第十晶体管M10导通，将第二下拉节点PD2的电位下拉至第三电压端V3的低电平，在此情况下，第十五晶体管M15和第十七晶体管M17均处于截止状态。

如图3(b)所示，在上拉节点PU高电位的控制下，第七晶体管M7和第五晶体管M5导通，在第四电压端V4高电平的控制下，第六晶体管M6导通，但由于第七晶体管M7沟道的宽长比大于第六晶体管M6沟道的宽长比，使得第四晶体管M4栅极为低电平，控制第四晶体管M4截止，使得第一下拉节点PD1的电位仍会通过第五晶体管M5下拉至第三电压端V3的低电平。在此情况下，第十四晶体管M14和第十六晶体管M16均处于截止状态。

在第四电压端V4高电平的控制下，第十三晶体管M13导通，将第二下拉节点PD2的电位下拉至第三电压端V3的低电平；在第四电压端V4高电平的控制下，第十一晶体管M11截止；在上拉节点PU的控制下，第十晶体管M10导通，将第二下拉节点PD2的电位下拉至第三电压端V3的低电平；在上拉节点PU的控制下，第十二晶体管M12导通，控制第九晶体管M9截止。在此情况下，第十五晶体管M15和第十七晶体管M17均处于截止状态。

此外，第三信号端IN3输入低电平，使得第十八晶体管M18和第十九晶体管M19均截止；第二信号端IN2输入低电平，使得第一晶体管M1截止。

综上所述，信号输出端OUTPUT在上述第二阶段P2输出高电平，以向与信号输出端OUTPUT相连接的栅线输出栅极扫描信号。

第三阶段P3，INPUT＝0，RESET＝1，CLK＝0，IN3＝0，V4＝1，V5＝0。

此时，由于第二信号端IN2输出高电平，第一晶体管M1导通，从而将上拉节点PU的电位下拉至第二电压端V2的低电平，第三晶体管M3处于截止状态。

如图3(a)所示，在上拉节点PU低电位的控制下，第五晶体管M5截止，第四晶体管M4在第四电压端V4高电平的控制下导通，并将第四电压端V4的高电平输出至第一下拉节点PD1，在第一下拉节点PD1高电位的控制下，第十四晶体管M14和第十六晶体管M16均导通，通过第十六晶体管M16将上拉节点PU的电位下拉至第三电压端V3的低电平，并通过第十四晶体管M14将信号输出端OUTPUT的电位下拉至第三电压端V3的低电平。

在上拉节点PU低电位的控制下，第十晶体管M10截止；在第五电压端V5低电平的控制下，第十一晶体管M11和第八晶体管M8均截止；在第四电压端V4高电平的控制下，第十三晶体管M13开启，将第二下拉节点PD2的电位下拉至第三电压端V3的低电平；在第二下拉节点PD2的控制下，第十五晶体管M15和第十七晶体管M17均截止。

如图3(b)所示，在上拉节点PU低电位的控制下，第七晶体管M7和第五晶体管M5均截止，第六晶体管M6在第四电压端V4高电平的控制下导通，并将第四电压端V4的高电平输出至第四晶体管M4的栅极，控制第四晶体管M4导通，第四晶体管M4将第四电压端V4的高电平输出至第一下拉节点PD1，在第一下拉节点PD1高电位的控制下，第十四晶体管M14和第十六晶体管M16均导通，通过第十六晶体管M16将上拉节点PU的电位下拉至第三电压端V3的低电平，并通过第十四晶体管M14将信号输出端OUTPUT的电位下拉至第三电压端V3的低电平。

在上拉节点PU低电位的控制下，第十晶体管M10和第十二晶体管M12均截止；在第五电压端V5低电平的控制下，第十一晶体管M11、第九晶体管M9和第八晶体管M8均截止；在第四电压端V4高电平的控制下，第十三晶体管M13开启，将第二下拉节点PD2的电位下拉至第三电压端V3的低电平；在第二下拉节点PD2的控制下，第十五晶体管M15和第十七晶体管M17均截止。

此外，第一信号端IN1输入低电平，使得第二晶体管M2截止；第三信号端IN3输入低电平，使得第十八晶体管M18和第十九晶体管M19均截止。

第四阶段P4，INPUT＝0，RESET＝0，IN3＝1，V4由1变为0，V5由0变为1。

此时，第三信号端IN3出入高电平，将第十八晶体管M18和第十九晶体管M19均导通，使第十八晶体管M18将第三电压端V3的低电平输入至信号输出端OUTPUT，以对信号输出端OUTPUT进行降噪，第十九晶体管M19将第三电压端V3的低电平输入至上拉节点PU，对上拉节点PU进行降噪。

其中，第三信号端IN3可以在整个第四阶段P4一直输入高电平，也可以是在第四阶段P4开始和/或结束时输入一次高电平。

本阶段中除了第十八晶体管M18和第十九晶体管M19导通以外，其余晶体管均处于截止状态。

V4＝0，V5＝1时：

在第一阶段P1，INPUT＝1，RESET＝0，CLK＝0，IN3＝0，V4＝0，V5＝1；其中“0”表示低电平，“1”表示高电平。

此时，由于第一信号端IN1输出高电平，因此第二晶体管M2导通，从而将第一电压端V1的高电平输出至上拉节点PU。在上拉节点PU高电位的控制下，第十五晶体管M15导通，将时钟信号端CLK的低电平输出至信号输出端OUTPUT。

如图3(a)所示，在上拉节点PU高电位的控制下，第十晶体管M10导通，在第五电压端V5高电平的控制下，第十一晶体管M11导通，但由于第十晶体管M10沟道的宽长比大于第十一晶体管M11沟道的宽长比，使得第二下拉节点PD2的电位仍会通过第十晶体管M10下拉至第三电压端V3的低电平。在此情况下，第十五晶体管M15和第十七晶体管M17均处于截止状态。

在第五电压端V5高电平的控制下，第八晶体管M8导通，将第一下拉节点PD1的电位下拉至第三电压端V3的低电平；在第四电压端V4低电平的控制下，第四晶体管M4截止，在上拉节点PU的控制下，第五晶体管M5导通，将第一下拉节点PD1的电位下拉至第三电压端V3的低电平，在此情况下，第十四晶体管M14和第十六晶体管M16均处于截止状态。

如图3(b)所示，在上拉节点PU高电位的控制下，第十晶体管M10和第十二晶体管M12导通，在第五电压端V5高电平的控制下，第十一晶体管M11导通，但由于第十二晶体管M12沟道的宽长比大于第十一晶体管M11沟道的宽长比，使得第九晶体管M9栅极为低电平，控制第九晶体管M9截止，使得第二下拉节点PD2的电位仍会通过第十晶体管M10下拉至第三电压端V3的低电平。在此情况下，第十五晶体管M15和第十七晶体管M17均处于截止状态。

在第五电压端V5高电平的控制下，第八晶体管M8导通，将第一下拉节点PD1的电位下拉至第三电压端V3的低电平；在第四电压端V4低电平的控制下，第六晶体管M6截止；在上拉节点PU的控制下，第五晶体管M5导通，将第一下拉节点PD1的电位下拉至第三电压端V3的低电平；在上拉节点PU的控制下，第七晶体管M7导通，控制第四晶体管M4截止。在此情况下，第十四晶体管M14和第十六晶体管M16均处于截止状态。

此外，第三信号端IN3输入低电平，使得第十八晶体管M18和第十九晶体管M19均截止；第二信号端IN2输入低电平，使得第一晶体管M1截止。

综上所述，信号输出端OUTPUT在上述第一阶段P1输出低电平。

第二阶段P2，INPUT＝0，RESET＝0，CLK＝1，IN3＝0，V4＝0，V5＝1。

此时，由于第一信号端IN1输出低电平，因此第二晶体管M2处于截止状态。电容C对上拉节点PU进行充电，从而使得第三晶体管M3保持开启状态。在此情况下，时钟信号端CLK的高电平通过第三晶体管M3输出至信号输出端OUTPUT。此外，在电容C的自举(Bootstrapping)作用下，上拉节点PU的电位进一步升高，以维持第三晶体管M3处于导通的状态，从而使得时钟信号端CLK的高电平能够作为栅极扫描信号输出至与信号输出端OUTPUT相连接的栅线上。

如图3(a)所示，在上拉节点PU高电位的控制下，第十晶体管M10导通，在第四电压端V4高电平的控制下，第十一晶体管M11导通，但由于第十晶体管M10沟道的宽长比大于第十一晶体管M11沟道的宽长比，使得第二下拉节点PD2的电位仍会通过第十晶体管M10下拉至第三电压端V3的低电平。在此情况下，第十五晶体管M15和第十七晶体管M17均处于截止状态。

在第五电压端V5高电平的控制下，第八晶体管M8导通，将第一下拉节点PD1的电位下拉至第三电压端V3的低电平；在第四电压端V4低电平的控制下，第四晶体管M4截止，在上拉节点PU的控制下，第五晶体管M5导通，将第一下拉节点PD1的电位下拉至第三电压端V3的低电平，在此情况下，第十四晶体管M14和第十六晶体管M16均处于截止状态。

如图3(b)所示，在上拉节点PU高电位的控制下，第十晶体管M10和第十二晶体管M12导通，在第五电压端V5高电平的控制下，第十一晶体管M11导通，但由于第十二晶体管M12沟道的宽长比大于第十一晶体管M11沟道的宽长比，使得第九晶体管M9栅极为低电平，控制第九晶体管M9截止，使得第二下拉节点PD2的电位仍会通过第十晶体管M10下拉至第三电压端V3的低电平。在此情况下，第十五晶体管M15和第十七晶体管M17均处于截止状态。

在第五电压端V5高电平的控制下，第八晶体管M8导通，将第一下拉节点PD1的电位下拉至第三电压端V3的低电平；在第四电压端V4低电平的控制下，第六晶体管M6截止；在上拉节点PU的控制下，第五晶体管M5导通，将第一下拉节点PD1的电位下拉至第三电压端V3的低电平；在上拉节点PU的控制下，第七晶体管M7导通，控制第四晶体管M4截止。在此情况下，第十四晶体管M14和第十六晶体管M16均处于截止状态。

此外，第三信号端IN3输入低电平，使得第十八晶体管M18和第十九晶体管M19均截止；第二信号端IN2输入低电平，使得第一晶体管M1截止。

综上所述，信号输出端OUTPUT在上述第二阶段P2输出高电平，以向与信号输出端OUTPUT相连接的栅线输出栅极扫描信号。

第三阶段P3，INPUT＝0，RESET＝1，CLK＝0，IN3＝0，V4＝0，V5＝1。

此时，由于第二信号端IN2输出高电平，第一晶体管M1导通，从而将上拉节点PU的电位下拉至第二电压端V2的低电平，第三晶体管M3处于截止状态。

如图3(a)所示，在上拉节点PU低电位的控制下，第十晶体管M10截止，第十一晶体管M11在第五电压端V5高电平的控制下导通，并将第五电压端V5的高电平输出至第二下拉节点PD2，在第二下拉节点PD2高电位的控制下，第十五晶体管M15和第十七晶体管M17均导通，通过第十七晶体管M17将上拉节点PU的电位下拉至第三电压端V3的低电平，并通过第十五晶体管M15将信号输出端OUTPUT的电位下拉至第三电压端V3的低电平。

在上拉节点PU低电位的控制下，第五晶体管M5截止；在第四电压端V4低电平的控制下，第四晶体管M4和第十三晶体管M13均截止；在第五电压端V5高电平的控制下，第八晶体管M8开启，将第一下拉节点PD1的电位下拉至第三电压端V3的低电平；在第一下拉节点PD1的控制下，第十四晶体管M14和第十六晶体管M16均截止。

如图3(b)所示，在上拉节点PU低电位的控制下，第十晶体管M10和第十二晶体管M12均截止，第十一晶体管M11在第五电压端V5高电平的控制下导通，并将第五电压端V5的高电平输出至第九晶体管M9的栅极，控制第九晶体管M9导通，第九晶体管M9将第五电压端V5的高电平输出至第二下拉节点PD2，在第二下拉节点PD2高电位的控制下，第十五晶体管M15和第十七晶体管M17均导通，通过第十七晶体管M17将上拉节点PU的电位下拉至第三电压端V3的低电平，并通过第十五晶体管M15将信号输出端OUTPUT的电位下拉至第三电压端V3的低电平。

在上拉节点PU低电位的控制下，第五晶体管M5和第七晶体管M7均截止；在第四电压端V4低电平的控制下，第六晶体管M6、第四晶体管M4和第十三晶体管M13均截止；在第五电压端V5高电平的控制下，第八晶体管M8开启，将第一下拉节点PD1的电位下拉至第三电压端V3的低电平；在第一下拉节点PD1的控制下，第十四晶体管M14和第十六晶体管M16均截止。

此外，第一信号端IN1输入低电平，使得第二晶体管M2截止；第三信号端IN3输入低电平，使得第十八晶体管M18和第十九晶体管M19均截止。

第四阶段P4，INPUT＝0，RESET＝0，IN3＝1，V4由0变为1，V5由1变为0。

此时，第三信号端IN3出入高电平，将第十八晶体管M18和第十九晶体管M19均导通，使第十八晶体管M18将第三电压端V3的低电平输入至信号输出端OUTPUT，以对信号输出端OUTPUT进行降噪，第十九晶体管M19将第三电压端V3的低电平输入至上拉节点PU，对上拉节点PU进行降噪。

其中，第三信号端IN3可以在整个第四阶段P4一直输入高电平，也可以是在第四阶段P4开始和/或结束时输入一次高电平。

第四电压端V4和第五电压端V5的变化，可以是在第四阶段P4中的任意时刻进行。

本阶段中除了第十八晶体管M18和第十九晶体管M19导通以外，其余晶体管均处于截止状态。

需要说明的是，第一，上述实施例中晶体管的通、断过程是以所有晶体管为N型晶体管为例进行说明的，当所有晶体管均为P型时，需要对图4中各个控制信号进行翻转，而移位寄存器单元中各个电路的晶体管的通断过程同上所述，此处不再赘述。

第二，上述移位寄存器单元的工作过程，是以上述多个移位寄存器单元级联构成的栅极驱动电路采用正向扫描的方式为例进行的说明。当采用反向扫描时，在图3(a)和图3(b)所示的移位寄存器单元中，可以将第一信号端IN1接收复位信号RESET，第二信号端IN2接收输入信号INPUT。此外，上述第一电压端V1输入低电平，第二电压端V2输入高电平即可。

本发明实施例提供一种栅极驱动电路，如图5所示，包括多个级联的如上述所述的任意一种移位寄存器单元(RS1、RS2……RSn)。

第一级移位寄存器单元RS1的第一信号端IN1连接起始信号端STV，除了第一级移位寄存器单元RS1以外，上一级移位寄存器单元RS(n-1)的信号输出端OUTPUT与下一级移位寄存器单元RS(n)的第一信号端IN1相连接。其中，起始信号端STV用于输出起始信号，该栅极驱动电路的第一级移位寄存器单元RS1在接收到上述起始信号后开始对栅线(G1、G2……Gn)进行逐行扫描。

此外，除了最后一级移位寄存器单元RSn以外，下一级移位寄存器单元的第二信号端IN2连接上一级移位寄存器单元的信号输出端OUTPUT，最后一级移位寄存器单元RSn的第二信号端IN2连接上述起始信号端STV。这样一来，当起始信号端STV的起始信号输入第一级移位寄存器单元RS1的第一信号端IN1时，最后一级移位寄存器单元RSn的第二信号端IN2可以将起始信号端STV的起始信号作为复位信号对最后一级移位寄存器单元RSn的信号输出端OUTPUT进行复位。

此处，最后一级移位寄存器单元RSn的第二信号端IN2也可以单独设置复位信号端。

在此基础上，每一级移位寄存器单元的第一电压端V1连接高电平VDD，第二电压端V2连接低电平VSS，第三电压端V3连接低电平VGL。

此外，图5所示的栅极驱动电路是对栅线进行正向扫描时各个控制信号的连接方法。当采用该栅极驱动电路对栅线进行反向扫描时，

第一级移位寄存器单元RS1的第二信号端IN2连接起始信号端STV，除了第一级移位寄存器单元RS1以外，上一级移位寄存器单元RS(n-1)的信号输出端OUTPUT与下一级移位寄存器单元RS(n)的第二信号端IN2相连接。除了最后一级移位寄存器单元RSn以外，下一级移位寄存器单元的第一信号端IN1连接上一级移位寄存器单元的信号输出端OUTPUT。最后一级移位寄存器单元RSn的第一信号端IN1连接上述起始信号端STV。

在此基础上，每一级移位寄存器单元的第一电压端V1连接低电平VSS，第二电压端V2连接高电平VDD，第三电压端V3连接低电平VGL。

其中，优选的，如图5所示，栅极驱动电路中的所有移位寄存器单元的第四电压端V4由同一信号端控制，所有移位寄存器单元的第五电压端V5也由同一信号端控制。

本发明实施例提供一种显示装置，包括如上所述的任意一种栅极驱动电路，具有与前述实施例提供的栅极驱动电路相同的结构和有益效果。由于前述实施例已经对栅极驱动电路的结构和有益效果进行了详细的描述，此处不再赘述。

本发明实施例提供一种用于驱动上述任意一种移位寄存器单元的方法，具体的V4＝1，V5＝0时，所述方法包括：

如图4所示的第一阶段P1：

在第一信号端IN1的控制下，第一输入电路10将第一电压端V1的电压输出至上拉节点PU。在上拉节点PU的控制下，输出电路30将时钟信号端CLK的时钟信号(低电位信号)输出至信号输出端OUTPUT。

此外，第一下拉控制电路40在第四电压端V4高电平和上拉节点PU高电位的控制下，将第一下拉节点PD1的电位下拉至第三电压端V3的低电位；第三下拉控制电路60在第五电压端V5低电平和上拉节点PU高电位的控制下，将第二下拉节点PD2的电位下拉至第三电压端V3的低电位；第四下拉控制电路70在第四电压端V4高电平的控制下，将第二下拉节点PD2的电位下拉至第三电压端V3的低电位。此时，第二输入电路20、第二下拉控制电路50、第一下拉电路80、第二下拉电路90、第一降噪电路100、第二降噪电路110、复位电路120均未开启。

当上述移位寄存器单元中各个电路的结构如图3(a)或图3(b)所示，且各个电路中的晶体管均为N型晶体管时，如图4所示，在该第一阶段P1中，时钟信号端CLK输入低电平，第一信号端IN1输入高电平，第二信号端IN2输入低电平，第三信号端IN3输入低电平，第四电压端V4输入高电压，第五电压端V5输入低电压，上拉节点PU为高电平，第一下拉节点PD1和第二下拉节点PD2为低电平，信号输出端OUTPUT输出低电平。

基于此，第一信号端IN1输入高电平，第一输入电路10在第一信号端IN1的高电平的控制下将第一电压端V1的高电平输出至上拉节点PU。具体的，在该第一阶段P1中上述各个电路中晶体管的通断情况为：由于第一信号端IN1输出高电平，因此第二晶体管M2导通，从而将第一电压端V1的高电平输出至上拉节点PU。在上拉节点PU的控制下，第三晶体管M3导通，将时钟信号端CLK的低电平输出至信号输出端OUTPUT。

如图3(a)所示，在上拉节点PU高电位的控制下，第五晶体管M5导通，在第四电压端V4高电平的控制下，第四晶体管M4导通，但由于第五晶体管M5沟道的宽长比大于第四晶体管M4沟道的宽长比，使得第一下拉节点PD1的电位仍会通过第五晶体管M5下拉至第三电压端V3的低电平。在此情况下，第十四晶体管M14和第十六晶体管M16均处于截止状态。

在第四电压端V4高电平的控制下，第十三晶体管M13导通，将第二下拉节点PD2的电位下拉至第三电压端V3的低电平；在第五电压端V5低电平的控制下，第十一晶体管M11截止，在上拉节点PU的控制下，第十晶体管M10导通，将第二下拉节点PD2的电位下拉至第三电压端V3的低电平，在此情况下，第十五晶体管M15和第十七晶体管M17均处于截止状态。

如图3(b)所示，在上拉节点PU高电位的控制下，第七晶体管M7和第五晶体管M5导通，在第四电压端V4高电平的控制下，第六晶体管M6导通，但由于第七晶体管M7沟道的宽长比大于第六晶体管M6沟道的宽长比，使得第四晶体管M4栅极为低电平，控制第四晶体管M4截止，使得第一下拉节点PD1的电位仍会通过第五晶体管M5下拉至第三电压端V3的低电平。在此情况下，第十四晶体管M14和第十六晶体管M16均处于截止状态。

在第四电压端V4高电平的控制下，第十三晶体管M13导通，将第二下拉节点PD2的电位下拉至第三电压端V3的低电平；在第五电压端V5低电平的控制下，第十一晶体管M11截止；在上拉节点PU的控制下，第十晶体管M10导通，将第二下拉节点PD2的电位下拉至第三电压端V3的低电平；在上拉节点PU的控制下，第十二晶体管M12导通，控制第九晶体管M9截止。在此情况下，第十五晶体管M15和第十七晶体管M17均处于截止状态。

此外，第三信号端IN3输入低电平，使得第十八晶体管M18和第十九晶体管M19均截止；第二信号端IN2输入低电平，使得第一晶体管M1截止。

在第二阶段P2：

在上拉节点PU的控制下，输出电路30将时钟信号端CLK的时钟信号(高电位信号)输出至信号输出端OUTPUT，信号输出端OUTPUT输出栅极扫描信号。

此外，第一下拉控制电路40和第三下拉控制电路60在上拉节点PU高电位的控制下，将第一下拉节点PD1和第二下拉节点PD2的电位下拉至第三电压端V3的低电位。此时，第一输入电路10、第二输入电路20、第二下拉控制电路50、第一下拉电路80、第二下拉电路90、第一降噪电路100、第二降噪电路110、复位电路120均未开启。

当上述移位寄存器单元中各个电路的结构如图3(a)或图3(b)所示，且各个电路中的晶体管均为N型晶体管时，如图4所示，在该第二阶段P2中，第一信号端IN1输入低电平，第二信号端IN2输入低电平、第三信号端IN3输入低电平、第四电压端V4输入高电压，第五电压端V5输入低电压；上拉节点PU为高电平，第一下拉节点PD1和第二下拉节点PD2为低电平，信号输出端OUTPUT输出高电平。

由于第一信号端IN1输出低电平，因此，第二晶体管M2处于截止状态。电容C对上拉节点PU进行充电，从而使得第三晶体管M3保持开启状态。在此情况下，时钟信号端CLK的高电平通过第三晶体管M3输出至信号输出端OUTPUT。此外，在电容C的自举(Bootstrapping)作用下，上拉节点PU的电位进一步升高，以维持第三晶体管M3处于导通的状态，从而使得时钟信号端CLK的高电平能够作为栅极扫描信号输出至与信号输出端OUTPUT相连接的栅线上。

如图3(a)所示，在上拉节点PU高电位的控制下，第五晶体管M5导通，在第四电压端V4高电平的控制下，第四晶体管M4导通，但由于第五晶体管M5沟道的宽长比大于第四晶体管M4沟道的宽长比，使得第一下拉节点PD1的电位仍会通过第五晶体管M5下拉至第三电压端V3的低电平。在此情况下，第十四晶体管M14和第十六晶体管M16均处于截止状态。

在第四电压端V4高电平的控制下，第十三晶体管M13导通，将第二下拉节点PD2的电位下拉至第三电压端V3的低电平；在第五电压端V5低电平的控制下，第十一晶体管M11截止，在上拉节点PU的控制下，第十晶体管M10导通，将第二下拉节点PD2的电位下拉至第三电压端V3的低电平，在此情况下，第十五晶体管M15和第十七晶体管M17均处于截止状态。

如图3(b)所示，在上拉节点PU高电位的控制下，第七晶体管M7和第五晶体管M5导通，在第四电压端V4高电平的控制下，第六晶体管M6导通，但由于第七晶体管M7沟道的宽长比大于第六晶体管M6沟道的宽长比，使得第四晶体管M4栅极为低电平，控制第四晶体管M4截止，使得第一下拉节点PD1的电位仍会通过第五晶体管M5下拉至第三电压端V3的低电平。在此情况下，第十四晶体管M14和第十六晶体管M16均处于截止状态。

在第四电压端V4高电平的控制下，第十三晶体管M13导通，将第二下拉节点PD2的电位下拉至第三电压端V3的低电平；在第五电压端V5低电平的控制下，第十一晶体管M11截止；在上拉节点PU的控制下，第十晶体管M10导通，将第二下拉节点PD2的电位下拉至第三电压端V3的低电平；在上拉节点PU的控制下，第十二晶体管M12导通，控制第九晶体管M9截止。在此情况下，第十五晶体管M15和第十七晶体管M17均处于截止状态。

此外，第三信号端IN3输入低电平，使得第十八晶体管M18和第十九晶体管M19均截止；第二信号端IN2输入低电平，使得第一晶体管M1截止。

第三阶段P3：

在第二信号端IN2的控制下，第二输入电路20将第二电压端V2的电压输出至上拉节点PU，控制输出电路30关闭。在上拉节点PU和第四电压端V4输入的开启电压(高电平信号)的控制下，第一下拉控制电路40将第四电压端V4输入的开启电压输出至第一下拉节点PD1。在第一下拉节点PD1的控制下，第一下拉电路80将第三电压端V3的电压输出至信号输出端OUTPUT，第一降噪电路100将第三电压端V3的电压输出至上拉节点PU。在第四电压端V4的控制下，第四下拉控制电路70将第三电压端V3的电压输出至第二下拉节点PD2。

在该阶段，第一输入电路10、第二下拉控制电路50、第三下拉控制电路60、第二下拉电路90、第二降噪电路110、复位电路120均未开启。

当上述移位寄存器单元中各个电路的结构如图3(a)或图3(b)所示，且各个电路中的晶体管均为N型晶体管时，如图4所示，在第三阶段P3中，时钟信号端CLK输入低电平，第一信号端IN1输入低电平，第二信号端IN2输入高电平，第三信号端IN3输入低电平，第四电压端V4输入高电平，第五电压端V5输入低电平；上拉节点PU为低电平，第一下拉节点PD1为高电平，第二下拉节点PD2为低电平，信号输出端OUTPUT输出低电平。

基于此，第一下拉控制电路40将第四电压端V4的高电平输出至第一下拉节点PD1，在第一下拉节点PD1的控制下，第一下拉电路80将第三电压端V3的低电平输出至信号输出端OUTPUT，第一降噪电路100将第三电压端V3的低电平输出至上拉节点PU。具体的，在该第三阶段P3中上述各个电路中晶体管的通断情况为：由于第二信号端IN2输出高电平，第一晶体管M1导通，从而将上拉节点PU的电位下拉至第二电压端V2的低电平，第三晶体管M3处于截止状态。

如图3(a)所示，在上拉节点PU低电位的控制下，第五晶体管M5截止，第四晶体管M4在第四电压端V4高电平的控制下导通，并将第四电压端V4的高电平输出至第一下拉节点PD1，在第一下拉节点PD1高电位的控制下，第十四晶体管M14和第十六晶体管M16均导通，通过第十六晶体管M16将上拉节点PU的电位下拉至第三电压端V3的低电平，并通过第十四晶体管M14将信号输出端OUTPUT的电位下拉至第三电压端V3的低电平。

在上拉节点PU低电位的控制下，第十晶体管M10截止；在第五电压端V5低电平的控制下，第十一晶体管M11和第八晶体管M8均截止；在第四电压端V4高电平的控制下，第十三晶体管M13开启，将第二下拉节点PD2的电位下拉至第三电压端V3的低电平；在第二下拉节点PD2的控制下，第十五晶体管M15和第十七晶体管M17均截止。

如图3(b)所示，在上拉节点PU低电位的控制下，第七晶体管M7和第五晶体管M5均截止，第六晶体管M6在第四电压端V4高电平的控制下导通，并将第四电压端V4的高电平输出至第四晶体管M4的栅极，控制第四晶体管M4导通，第四晶体管M4将第四电压端V4的高电平输出至第一下拉节点PD1，在第一下拉节点PD1高电位的控制下，第十四晶体管M14和第十六晶体管M16均导通，通过第十六晶体管M16将上拉节点PU的电位下拉至第三电压端V3的低电平，并通过第十四晶体管M14将信号输出端OUTPUT的电位下拉至第三电压端V3的低电平。

在上拉节点PU低电位的控制下，第十晶体管M10和第十二晶体管M12均截止；在第五电压端V5低电平的控制下，第十一晶体管M11、第九晶体管M9和第八晶体管M8均截止；在第四电压端V4高电平的控制下，第十三晶体管M13开启，将第二下拉节点PD2的电位下拉至第三电压端V3的低电平；在第二下拉节点PD2的控制下，第十五晶体管M15和第十七晶体管M17均截止。

此外，第一信号端IN1输入低电平，使得第二晶体管M2截止；第三信号端IN3输入低电平，使得第十八晶体管M18和第十九晶体管M19均截止。

第四阶段P4：

在第三信号端IN3的控制下，复位电路120将第三电压端V3的电压输出至上拉节点PU和信号输出端OUTPUT，对上拉节点PU进行复位，控制输出电路30关闭，并对信号输出端OUTPUT降噪。

此时，在该阶段，第一输入电路10、第二输入电路20、第一下拉控制电路40、第二下拉控制电路50、第三下拉控制电路60、第四下拉控制电路70、第一下拉电路80、第二下拉电路90、第一降噪电路100、第二降噪电路110均未开启。

当上述移位寄存器单元中各个电路的结构如图3(a)或图3(b)所示，且各个电路中的晶体管均为N型晶体管时，如图4所示，在第四阶段P4，第一信号端IN1输入低电平，第二信号端IN2输入低电平，第三信号端IN3输入高电平，第四电压端V4由高电平变为低电平，第五电压端V5由低电平变为高电平；上拉节点PU为低电平，第一下拉节点PD1和第二下拉节点PD2为低电平，信号输出端OUTPUT输出低电平。

基于此，时钟信号端CLK的高电平无法输出，在第三信号端IN3的控制下，复位电路120将上拉节点PU和信号输出端OUTPUT的电压下拉至第三电压端V3的低电平。具体的，在该第四阶段P4中上述各个电路中晶体管的通断情况为：第三信号端IN3出入高电平，将第十八晶体管M18和第十九晶体管M19均导通，使第十八晶体管M18将第三电压端V3的低电平输入至信号输出端OUTPUT，以对信号输出端OUTPUT进行降噪，第十九晶体管M19将第三电压端V3的低电平输入至上拉节点PU，对上拉节点PU进行降噪。

本阶段中除了第十八晶体管M18和第十九晶体管M19导通以外，其余晶体管均处于截止状态。

本发明提供的移位寄存器单元中上拉节点PU的波形图如图6所示，在第二阶段P2，上拉节点PU的电位相对比较稳定。

在V4＝0，V5＝1时，所述方法包括：

如图4所示的第一阶段P1：

在第一信号端IN1的控制下，第一输入电路10将第一电压端V1的电压输出至上拉节点PU。上拉节点PU的控制下，输出电路30将时钟信号端CLK的时钟信号(低电位信号)输出至信号输出端OUTPUT。

此外，第一下拉控制电路40在第四电压端V4低电平和上拉节点PU高电位的控制下，将第一下拉节点PD1的电位下拉至第三电压端V3的低电位；第二下拉控制电路50在第五电压端V5高电平的控制下，将第一下拉节点PD1的电位下拉至第三电压端V3的低电位；第三下拉控制电路60在第五电压端V5高电平和上拉节点PU高电位的控制下，将第二下拉节点PD2的电位下拉至第三电压端V3的低电位。

此时，第二输入电路20、第四下拉控制电路70、第一下拉电路80、第二下拉电路90、第一降噪电路100、第二降噪电路110、复位电路120均未开启。

当上述移位寄存器单元中各个电路的结构如图3(a)或图3(b)所示，且各个电路中的晶体管均为N型晶体管时，如图4所示，在该第一阶段P1中，时钟信号端CLK输入低电平，第一信号端IN1输入高电平，第二信号端IN2输入低电平，第三信号端IN3输入低电平，第四电压端V4输入低电压，第五电压端V5输入高电压，上拉节点PU为高电平，第一下拉节点PD1和第二下拉节点PD2为低电平，信号输出端OUTPUT输出低电平。

基于此，第一信号端IN1输入高电平，第一输入电路10在第一信号端IN1的高电平的控制下将第一电压端V1的高电平输出至上拉节点PU。具体的，在该第一阶段P1中上述各个电路中晶体管的通断情况为：由于第一信号端IN1输出高电平，因此第二晶体管M2导通，从而将第一电压端V1的高电平输出至上拉节点PU。在上拉节点PU的控制下，第三晶体管M3导通，将时钟信号端CLK的低电平输出至信号输出端OUTPUT。

如图3(a)所示，在上拉节点PU高电位的控制下，第十晶体管M10导通，在第五电压端V5高电平的控制下，第十一晶体管M11导通，但由于第十晶体管M10沟道的宽长比大于第十一晶体管M11沟道的宽长比，使得第二下拉节点PD2的电位仍会通过第十晶体管M10下拉至第三电压端V3的低电平。在此情况下，第十五晶体管M15和第十七晶体管M17均处于截止状态。

在第五电压端V5高电平的控制下，第八晶体管M8导通，将第一下拉节点PD1的电位下拉至第三电压端V3的低电平；在第四电压端V4低电平的控制下，第四晶体管M4截止，在上拉节点PU的控制下，第五晶体管M5导通，将第一下拉节点PD1的电位下拉至第三电压端V3的低电平，在此情况下，第十四晶体管M14和第十六晶体管M16均处于截止状态。

如图3(b)所示，在上拉节点PU高电位的控制下，第十晶体管M10和第十二晶体管M12导通，在第五电压端V5高电平的控制下，第十一晶体管M11导通，但由于第十二晶体管M12沟道的宽长比大于第十一晶体管M11沟道的宽长比，使得第九晶体管M9栅极为低电平，控制第九晶体管M9截止，使得第二下拉节点PD2的电位仍会通过第十晶体管M10下拉至第三电压端V3的低电平。在此情况下，第十五晶体管M15和第十七晶体管M17均处于截止状态。

在第五电压端V5高电平的控制下，第八晶体管M8导通，将第一下拉节点PD1的电位下拉至第三电压端V3的低电平；在第四电压端V4低电平的控制下，第六晶体管M6截止；在上拉节点PU的控制下，第五晶体管M5导通，将第一下拉节点PD1的电位下拉至第三电压端V3的低电平；在上拉节点PU的控制下，第七晶体管M7导通，控制第四晶体管M4截止。在此情况下，第十四晶体管M14和第十六晶体管M16均处于截止状态。

此外，第三信号端IN3输入低电平，使得第十八晶体管M18和第十九晶体管M19均截止；第二信号端IN2输入低电平，使得第一晶体管M1截止。

在第二阶段P2：

在上拉节点PU的控制下，输出电路30将时钟信号端CLK的时钟信号(高电位信号)输出至信号输出端OUTPUT，信号输出端OUTPUT输出栅极扫描信号。

此外，第一下拉控制电路40在第四电压端V4低电平和上拉节点PU高电位的控制下，将第一下拉节点PD1的电位下拉至第三电压端V3的低电位；第二下拉控制电路50在第四电压端V4高电平的控制下，将第一下拉节点PD1的电位下拉至第三电压端V3的低电位；第三下拉控制电路60在第五电压端V5高电平和上拉节点PU高电位的控制下，将第二下拉节点PD2的电位下拉至第三电压端V3的低电位。

此时，第一输入电路10、第二输入电路20、第四下拉控制电路70、第一下拉电路80、第二下拉电路90、第一降噪电路100、第二降噪电路110、复位电路120均未开启。

当上述移位寄存器单元中各个电路的结构如图3(a)或图3(b)所示，且各个电路中的晶体管均为N型晶体管时，如图4所示，在该第二阶段P2中，第一信号端IN1输入低电平，第二信号端IN2输入低电平、第三信号端IN3输入低电平、第四电压端V4输入低电压，第五电压端V5输入高电压；上拉节点PU为高电平，第一下拉节点PD1和第二下拉节点PD2为低电平，信号输出端OUTPUT输出高电平。

由于第一信号端IN1输出低电平，因此，第二晶体管M2处于截止状态。电容C对上拉节点PU进行充电，从而使得第三晶体管M3保持开启状态。在此情况下，时钟信号端CLK的高电平通过第三晶体管M3输出至信号输出端OUTPUT。此外，在电容C的自举(Bootstrapping)作用下，上拉节点PU的电位进一步升高，以维持第三晶体管M3处于导通的状态，从而使得时钟信号端CLK的高电平能够作为栅极扫描信号输出至与信号输出端OUTPUT相连接的栅线上。

如图3(a)所示，在上拉节点PU高电位的控制下，第十晶体管M10导通，在第五电压端V5高电平的控制下，第十一晶体管M11导通，但由于第十晶体管M10沟道的宽长比大于第十一晶体管M11沟道的宽长比，使得第二下拉节点PD2的电位仍会通过第十晶体管M10下拉至第三电压端V3的低电平。在此情况下，第十五晶体管M15和第十七晶体管M17均处于截止状态。

在第五电压端V5高电平的控制下，第八晶体管M8导通，将第一下拉节点PD1的电位下拉至第三电压端V3的低电平；在第四电压端V4低电平的控制下，第四晶体管M4截止，在上拉节点PU的控制下，第五晶体管M5导通，将第一下拉节点PD1的电位下拉至第三电压端V3的低电平，在此情况下，第十四晶体管M14和第十六晶体管M16均处于截止状态。

如图3(b)所示，在上拉节点PU高电位的控制下，第十晶体管M10和第十二晶体管M12导通，在第五电压端V5高电平的控制下，第十一晶体管M11导通，但由于第十二晶体管M12沟道的宽长比大于第十一晶体管M11沟道的宽长比，使得第九晶体管M9栅极为低电平，控制第九晶体管M9截止，使得第二下拉节点PD2的电位仍会通过第十晶体管M10下拉至第三电压端V3的低电平。在此情况下，第十五晶体管M15和第十七晶体管M17均处于截止状态。

在第五电压端V5高电平的控制下，第八晶体管M8导通，将第一下拉节点PD1的电位下拉至第三电压端V3的低电平；在第四电压端V4低电平的控制下，第六晶体管M6截止；在上拉节点PU的控制下，第五晶体管M5导通，将第一下拉节点PD1的电位下拉至第三电压端V3的低电平；在上拉节点PU的控制下，第七晶体管M7导通，控制第四晶体管M4截止。在此情况下，第十四晶体管M14和第十六晶体管M16均处于截止状态。

此外，第三信号端IN3输入低电平，使得第十八晶体管M18和第十九晶体管M19均截止；第二信号端IN2输入低电平，使得第一晶体管M1截止。

第三阶段P3：

在第二信号端IN2的控制下，第二输入电路20将第二电压端V2的电压输出至上拉节点PU，控制输出电路30关闭。在上拉节点PU和第五电压端V5输入的开启电压(高电平信号)的控制下，第三下拉控制电路60将第五电压端V5输入的开启电压输出至第二下拉节点PD2。在第二下拉节点PD2的控制下，第二下拉电路90将第三电压端V3的电压输出至信号输出端OUTPUT，第二降噪电路110将第三电压端V3的电压输出至上拉节点PU。在第五电压端V5的控制下，第二下拉控制电路50将第三电压端V3的电压输出至第一下拉节点PD1。

此时，第一输入电路10、第一下拉控制电路40、第四下拉控制电路70、第一降噪电路100、第一下拉电路80、复位电路120均未开启。

当上述移位寄存器单元中各个电路的结构如图3(a)或图3(b)所示，且各个电路中的晶体管均为N型晶体管时，如图4所示，在第三阶段P3中，时钟信号端CLK输入低电平，第一信号端IN1输入低电平，第二信号端IN2输入高电平，第三信号端IN3输入低电平，第四电压端V4输入低电平，第五电压端V5输入高电平；上拉节点PU为低电平，第一下拉节点PD1为低电平，第二下拉节点PD2为高电平，信号输出端OUTPUT输出低电平。

基于此，第三下拉控制电路60将第五电压端V5的高电平输出至第二下拉节点PD2，在第二下拉节点PD2的控制下，第二下拉电路90将第三电压端V3的低电平输出至信号输出端OUTPUT，第二降噪电路110将第三电压端V3的低电平输出至上拉节点PU。具体的，在该第三阶段P3中上述各个电路中晶体管的通断情况为：由于第二信号端IN2输出高电平，第一晶体管M1导通，从而将上拉节点PU的电位下拉至第二电压端V2的低电平，第三晶体管M3处于截止状态。

如图3(a)所示，在上拉节点PU低电位的控制下，第十晶体管M10截止，第十一晶体管M11在第五电压端V5高电平的控制下导通，并将第五电压端V5的高电平输出至第二下拉节点PD2，在第二下拉节点PD2高电位的控制下，第十五晶体管M15和第十七晶体管M17均导通，通过第十七晶体管M17将上拉节点PU的电位下拉至第三电压端V3的低电平，并通过第十五晶体管M15将信号输出端OUTPUT的电位下拉至第三电压端V3的低电平。

在上拉节点PU低电位的控制下，第五晶体管M5截止；在第四电压端V4低电平的控制下，第十三晶体管M13和第四晶体管M4均截止；在第五电压端V5高电平的控制下，第八晶体管M8开启，将第一下拉节点PD1的电位下拉至第三电压端V3的低电平；在第一下拉节点PD1的控制下，第十四晶体管M14和第十六晶体管M16均截止。

如图3(b)所示，在上拉节点PU低电位的控制下，第十晶体管M10和第十二晶体管M12均截止，第十一晶体管M11在第五电压端V5高电平的控制下导通，并将第五电压端V5的高电平输出至第九晶体管M9的栅极，控制第九晶体管M9导通，第九晶体管M9将第五电压端V5的高电平输出至第二下拉节点PD2，在第二下拉节点PD2高电位的控制下，第十五晶体管M15和第十七晶体管M17均导通，通过第十七晶体管M17将上拉节点PU的电位下拉至第三电压端V3的低电平，并通过第十五晶体管M15将信号输出端OUTPUT的电位下拉至第三电压端V3的低电平。

在上拉节点PU低电位的控制下，第五晶体管M5和第七晶体管M7均截止；在第四电压端V4低电平的控制下，第六晶体管M6、第四晶体管M4和第十三晶体管M13均截止；在第五电压端V5高电平的控制下，第八晶体管M8开启，将第一下拉节点PD1的电位下拉至第三电压端V3的低电平；在第一下拉节点PD1的控制下，第十四晶体管M14和第十六晶体管M16均截止。

此外，第一信号端IN1输入低电平，使得第二晶体管M2截止；第三信号端IN3输入低电平，使得第十八晶体管M18和第十九晶体管M19均截止。

第四阶段P4：

在第三信号端IN3的控制下，复位电路120将第三电压端V3的电压输出至上拉节点PU和信号输出端OUTPUT，对上拉节点PU进行复位，控制输出电路30关闭，并对信号输出端OUTPUT降噪。

此时，在该阶段，第一输入电路10、第二输入电路20、第一下拉控制电路40、第二下拉控制电路50、第三下拉控制电路60、第四下拉控制电路70、第一下拉电路80、第二下拉电路90、第一降噪电路100、第二降噪电路110均未开启。

当上述移位寄存器单元中各个电路的结构如图3(a)或图3(b)所示，且各个电路中的晶体管均为N型晶体管时，如图4所示，在第四阶段P4，第一信号端IN1输入低电平，第二信号端IN2输入低电平，第三信号端IN3输入高电平，第四电压端V4由低电平变为高电平，第五电压端V5由高电平变为低电平；上拉节点PU为低电平，下拉节点为低电平，信号输出端OUTPUT输出低电平。

基于此，时钟信号端CLK的高电平无法输出，在第三信号端IN3的控制下，复位电路120将上拉节点PU和信号输出端OUTPUT的电压下拉至第三电压端V3的低电平。具体的，在该第四阶段P4中上述各个电路中晶体管的通断情况为：第三信号端IN3出入高电平，将第十八晶体管M18和第十九晶体管M19均导通，使第十八晶体管M18将第三电压端V3的低电平输入至信号输出端OUTPUT，以对信号输出端OUTPUT进行降噪，第十九晶体管M19将第三电压端V3的低电平输入至上拉节点PU，对上拉节点PU进行降噪。

本阶段中除了第十八晶体管M18和第十九晶体管M19导通以外，其余晶体管均处于截止状态。

需要说明的是，当移位寄存器单元中没有复位电路120时，上述驱动方法中关于复位电路120的步骤全部去除，其余步骤不改变。

本发明实施例提供的移位寄存器单元的驱动方法，其有益效果与上述移位寄存器单元相同，此处不再赘述。

本发明实施例还提供一种上述栅极驱动电路的驱动方法，所述方法包括：

在奇数图像帧，栅极驱动电路中每一级移位寄存器单元的第四电压端V4输入开启信号，第五电压端V5输入关闭信号。

即每一级移位寄存器单元各阶段的驱动方式如上述V4＝1，V5＝0时所示。

在偶数图像帧，栅极驱动电路中每一级移位寄存器单元的第五电压端V5输入开启信号，第四电压端V4输入关闭信号。

即每一级移位寄存器单元各阶段的驱动方式如上述V4＝0，V5＝1时所示。

当然，也可以是第1-N帧每一级移位寄存器单元各阶段的驱动方式如上述V4＝1，V5＝0时所示，第N+1-2N帧每一级移位寄存器单元各阶段的驱动方式如上述V4＝0，V5＝1时所示，第2N+1-3N帧每一级移位寄存器单元各阶段的驱动方式如上述V4＝1，V5＝0时所示，依次循环。其中N大于等于1。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (17)

1.一种移位寄存器单元，其特征在于，包括第一输入电路、第二输入电路、输出电路、第一下拉控制电路、第二下拉控制电路、第三下拉控制电路、第四下拉控制电路、第一下拉电路、第二下拉电路；

所述第一输入电路，连接第一信号端、第一电压端、上拉节点，用于在所述第一信号端的控制下，将所述第一电压端的电压输出至所述上拉节点；

所述第二输入电路，连接第二信号端、第二电压端、所述上拉节点，用于在所述第二信号端的控制下，将所述第二电压端的电压输出至所述上拉节点；

所述输出电路，连接时钟信号端、所述上拉节点、信号输出端，用于在所述上拉节点的控制下，将所述时钟信号端的电压输出至所述信号输出端；

所述第一下拉控制电路，连接所述上拉节点、第三电压端、第四电压端、第一下拉节点，用于对所述第一下拉节点的电平进行控制；

所述第二下拉控制电路，连接第五电压端、所述第三电压端、所述第一下拉节点，用于在所述第五电压端的控制下，将所述第三电压端的电压输出至所述第一下拉节点；

所述第一下拉电路，连接所述第一下拉节点、所述第三电压端、所述信号输出端，用于在所述第一下拉结点的控制下，将所述第三电压端的电压输出至所述信号输出端；

所述第三下拉控制电路，连接所述上拉节点、所述第三电压端、所述第五电压端、第二下拉节点，用于对所述第二下拉节点的电平进行控制；

所述第四下拉控制电路，连接所述第四电压端、所述第三电压端、所述第二下拉节点，用于在所述第四电压端的控制下将所述第三电压端的电压输出至所述第二下拉节点；

所述第二下拉电路，连接所述第二下拉节点、所述第三电压端、所述信号输出端，用于在所述第二下拉结点的控制下，将所述第三电压端的电压输出至所述信号输出端。

2.根据权利要求1所述的移位寄存器单元，其特征在于，还包括第一降噪电路和第二降噪电路；和/或，复位电路；

所述第一降噪电路，连接所述第一下拉节点、所述第三电压端、所述上拉节点，用于在所述第一下拉节点的控制下，将所述第三电压端的电压输出至所述上拉节点；

所述第二降噪电路，连接所述第二下拉节点、所述第三电压端、所述上拉节点，用于在所述第二下拉节点的控制下，将所述第三电压端的电压输出至所述上拉节点；

所述复位电路，连接第三信号端、所述第三电压端、所述上拉节点、所述信号输出端，用于在所述第三信号端的控制下将所述第三电压端的电压输出至所述上拉节点和所述信号输出端。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二输入电路包括第一晶体管；所述第一输入电路包括第二晶体管；

所述第一晶体管的栅极连接所述第二信号端，第一极连接所述第二电压端，第二极连接所述上拉节点；

所述第二晶体管的栅极连接所述第一信号端，第一极连接所述第一电压端，第二极连接所述上拉节点。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出电路包括第三晶体管和电容；

所述第三晶体管的栅极连接所述上拉节点，第一极连接所述时钟信号端，第二极连接所述信号输出端和所述电容的第二端；

所述电容的第一端连接所述上拉节点，第二端还连接所述信号输出端。

5.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一下拉控制电路包括第四晶体管、第五晶体管；

所述第四晶体管的栅极连接所述第四电压端，第一极连接所述第四电压端，第二极连接所述第一下拉节点；

所述第五晶体管的栅极连接所述上拉节点，第一极连接所述第三电压端，第二极连接所述第一下拉节点。

6.根据权利要求5所述的移位寄存器单元，其特征在于，所述第一下拉控制电路还包括第六晶体管、第七晶体管；

所述第六晶体管的栅极连接所述第四电压端，第一极连接所述第四电压端，第二极连接所述第四晶体管的栅极；

所述第七晶体管的栅极连接所述上拉节点，第一极连接所述第三电压端，第二极连接所述第四晶体管的栅极。

7.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二下拉电路包括第八晶体管；

所述第八晶体管的栅极连接所述第五电压端，第一极连接所述第三电压端，第二极连接所述第一下拉节点。

8.根据权利要求1所述的移位寄存器单元，其特征在于，所述第三下拉控制电路包括第九晶体管、第十晶体管；

所述第九晶体管的栅极连接所述第五电压端，第一极连接所述第五电压端，第二极连接所述第二下拉节点；

所述第十晶体管的栅极连接所述上拉节点，第一极连接所述第三电压端，第二极连接所述第二下拉节点。

9.根据权利要求8所述的移位寄存器单元，其特征在于，所述第三下拉控制电路还包括第十一晶体管、第十二晶体管；

所述第十一晶体管的栅极连接所述第五电压端，第一极连接所述第五电压端，第二极连接所述第九晶体管的栅极；

所述第十二晶体管的栅极连接所述上拉节点，第一极连接所述第三电压端，第二极连接所述第九晶体管的栅极。

10.根据权利要求1所述的移位寄存器单元，其特征在于，所述第四下拉电路包括第十三晶体管；

所述第十三晶体管的栅极连接所述第四电压端，第一极连接所述第三电压端，第二极连接所述第二下拉节点。

11.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一下拉电路包括第十四晶体管；所述第二下拉电路包括第十五晶体管；

所述第十四晶体管的栅极连接所述第一下拉节点，第一极连接所述第三电压端，第二极连接所述信号输出端；

所述第十五晶体管的栅极连接所述第二下拉节点，第一极连接所述第三电压端，第二极连接所述信号输出端。

12.根据权利要求2所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括第一降噪电路和第二降噪电路时；所述第一降噪电路包括第十六晶体管，所述第二降噪电路包括第十七晶体管；

所述第十六晶体管的栅极连接所述第一下拉节点，第一极连接所述第三电压端，第二极连接所述上拉节点；

所述第十七晶体管的栅极连接所述第二下拉节点，第一极连接所述第三电压端，第二极连接所述上拉节点；

所述移位寄存器单元还包括复位电路时，所述复位电路包括第十八晶体管和第十九晶体管；

所述第十八晶体管的栅极连接所述第三信号端，第一极连接所述第三电压端，第二极连接所述上拉节点；

所述第十九晶体管的栅极连接所述第三信号端，第一极连接所述第三电压端，第二极连接所述信号输出端。

13.一种栅极驱动电路，其特征在于，包括至少两级级联的如权利要求1-12任一项所述的移位寄存器单元；

第一级移位寄存器单元的第一信号端与起始信号端相连接；

除了所述第一级移位寄存器单元以外，上一级移位寄存器单元的信号输出端与下一级移位寄存器单元的第一信号端相连接；

除了最后一级移位寄存器单元以外，下一级移位寄存器单元的信号输出端与上一级移位寄存器单元的第二信号端相连接；

所述最后一级移位寄存器单元的第二信号端与所述起始信号端相连接，或者单独设置复位信号端。

14.一种显示装置，其特征在于，包括权利要求13所述的栅极驱动电路。

15.一种用于驱动权利要求1-12任一项所述的移位寄存器单元的驱动方法，其特征在于，所述方法包括：

第一阶段：

在第一信号端的控制下，第一输入电路将第一电压端的电压输出至上拉节点；

第二阶段：

在所述上拉节点的控制下，所述输出电路将所述时钟信号端的时钟信号输出至所述信号输出端，所述信号输出端输出栅极扫描信号；

第三阶段：

在第二信号端的控制下，第二输入电路将第二电压端的电压输出所述上拉节点，控制所述输出电路关闭；

在所述上拉节点和第四电压端输入的开启电压的控制下，第一下拉控制电路将所述第四电压端输入的开启电压输出至第一下拉节点；

在所述第一下拉节点的控制下，第一下拉电路将第三电压端的电压输出至信号输出端；

在所述第四电压端输入的开启电压的控制下，第四下拉控制电路将所述第三电压端的电压输出至第二下拉节点；

或者，

在第二信号端的控制下，第二输入电路将第二电压端的电压输出所述上拉节点，控制所述输出电路关闭；

在所述上拉节点和第五电压端输入的开启电压的控制下，第三下拉控制电路将所述第五电压端输入的开启电压输出至第二下拉节点；

在所述第二下拉节点的控制下，第二下拉电路将第三电压端的电压输出至信号输出端；

在所述第五电压端输入的开启电压的控制下，第二下拉控制电路将所述第三电压端的电压输出至第一下拉节点。

16.根据权利要求15所述的移位寄存器单元的驱动方法，其特征在于，所述移位寄存器单元还包括复位电路，所述方法还包括：

第四阶段，在第三信号端的控制下，复位电路将所述第三信号端的电压输出至所述上拉节点和所述信号输出端。

17.一种用于驱动权利要求13所述的栅极驱动电路的驱动方法，其特征在于，所述方法包括：

在奇数图像帧，栅极驱动电路中每一级移位寄存器单元的第四电压端输入开启信号，第五电压端输入关闭信号；在偶数图像帧，栅极驱动电路中每一级移位寄存器单元的第五电压端输入开启信号，第四电压端输入关闭信号。