CN107230721A - 半导体器件及制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件及制造方法，包括：覆盖衬底且第一GaN层、位于第一GaN层上且未经掺杂的第二GaN层，覆盖第二GaN层表面的AlGaN层、设置在AlGaN层上的栅极和源极、以及覆盖衬底背面的漏极；第二GaN层底部设置有与第一GaN层接触的第三GaN层，第三GaN层的掺杂类型与第一GaN层的掺杂类型不同；位于栅极下方的第二GaN层穿过第三GaN层与第一GaN层连通，AlGaN层表面内设置有位于栅极两侧的掺杂区，源极位于掺杂区表面上。通过本发明提供的方案，能够有效减小器件的导通电阻，提高器件性能。
Description
技术领域
本发明涉及半导体器件领域，尤其涉及一种半导体器件及制造方法。
背景技术
随着高效完备的功率转换电路和系统需求的日益增加，具有低功耗和高速特性的功率器件最近吸引了很多关注。GaN作为一种第三代宽禁带半导体材料，由于其具有大禁带宽度(3.4eV)、高电子饱和速率(2×107cm/s)、高击穿电场(1×1010--3×1010V/cm)，较高热导率，耐腐蚀和抗辐射性能，在高压、高频、高温、大功率和抗辐照环境条件下具有较强的优势，被认为是研究短波光电子器件和高压高频率大功率器件的最佳材料。
尤其是GaN基AlGaN/GaN高迁移率晶体管成为功率器件中的研究热点。AlGaN/GaN抑制结处能够形成高浓度、高迁移率的二维电子气(2DEG)，同时异质结对2DEG具有良好的调节作用。但是通常，GaN基AlGaN/GaN高迁移率晶体管的导通电阻较大，降低了器件性能。
发明内容
本发明提供一种半导体器件及制造方法，用于解决现有的GaN基AlGaN/GaN高迁移率晶体管的导通电阻较大的问题。
本发明的第一方面提供一种半导体器件，包括：衬底、覆盖所述衬底上表面且经掺杂的第一GaN层、位于所述第一GaN层上方且未经掺杂的第二GaN层，覆盖所述第二GaN层表面的AlGaN层、设置在所述AlGaN层上的栅极和源极、以及覆盖所述衬底下表面的漏极；其中，所述第二GaN层的底部设置有经掺杂的第三GaN层，所述第三GaN层与所述第一GaN层接触，所述第三GaN层的掺杂类型与所述第一GaN层的掺杂类型不同；位于栅极下方的第二GaN层穿过所述第三GaN层与第一GaN层连通，所述AlGaN层的表面内设置有分别位于所述栅极两侧的第一掺杂区和第二掺杂区，所述源极位于所述第一掺杂区和所述第二掺杂区表面。
本发明的第二方面提供一种半导体器件制造方法，包括：在衬底的上表面依次形成经掺杂的第一GaN层和第三GaN层，所述第一GaN层和所述第三GaN层的掺杂类型不同；去除预设区域内的第三GaN层，以露出所述第一GaN层的表面；在整个器件表面依次形成未经掺杂的第二GaN层和AlGaN层；在预设的栅极区域两侧，形成位于所述AlGaN表面内的第一掺杂区和第二掺杂区；在所述栅极区域对应的AlGaN上形成栅极，在所述第一掺杂区和所述第二掺杂区上形成源极，形成覆盖所述衬底下表面的漏极。
本发明提供的半导体器件及制造方法中，位于衬底表面上依次设置有经参杂的第一GaN层、未经掺杂的第二GaN层和AlGaN层，在第二GaN层的底部设置有与所述第一GaN层接触且经掺杂的第三GaN层，栅极下方的第二GaN层穿过第三GaN层与第一GaN层连通，并且AlGaN层的表面内设置有分别位于栅极两侧的第一掺杂区和第二掺杂区，源极则位于该第一掺杂区和第二掺杂区表面上，通过设置第一掺杂区和第二掺杂区，能够有效减小接触电阻，进而降低器件的导通电阻和功耗，提高器件性能。
附图说明
图1为本发明实施例一提供的半导体器件的剖面结构示意图；
图2A为本发明实施例二提供的半导体器件制造方法的流程示意图；
图2B为本发明实施例二中在衬底的上表面依次形成第一GaN层和第三GaN层的流程示意图；
图2C为本发明实施例二中形成第一掺杂区和第二掺杂区的流程示意图；
图2D为本发明实施例二中形成第一掺杂区和第二掺杂区的流程示意图；
图2E为本发明实施例二中形成栅极的流程示意图；
图3A为本发明实施例二中执行201之后的所述半导体器件的剖面结构示意图；
图3B为本发明实施例二中执行202之后的所述半导体器件的剖面结构示意图；
图3C为本发明实施例二中执行203之后的所述半导体器件的剖面结构示意图；
图3D为本发明实施例二中执行204之后的所述半导体器件的剖面结构示意图。
附图标记：
11-衬底； 12-第一GaN层； 13-第二GaN层；
14-AlGaN层； 141-第一掺杂区； 142-第二掺杂区；
15-栅极； 16-源极； 17-漏极；
18-第三GaN层。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。为了方便说明，放大或者缩小了不同层和区域的尺寸，所以图中所示大小和比例并不一定代表实际尺寸，也不反映尺寸的比例关系。
图1为本发明实施例一提供的半导体器件的剖面结构示意图，如图1所示，该器件包括：衬底11、覆盖衬底11上表面且经掺杂的第一GaN层12、位于第一GaN层12上方且未经掺杂的第二GaN层13，覆盖第二GaN层13表面的AlGaN层14、设置在AlGaN层14上的栅极15和源极16、以及覆盖衬底11下表面的漏极17；
其中，第二GaN层13的底部设置有经掺杂的第三GaN层18，第三GaN层18与第一GaN层12接触，第三GaN层18的掺杂类型与第一GaN层12的掺杂类型不同；
位于栅极下方的第二GaN层13穿过第三GaN层18与第一GaN层12连通，AlGaN层14的表面内设置有分别位于栅极两侧的第一掺杂区141和第二掺杂区142，源极16位于第一掺杂区141和第二掺杂区142表面上。
其中，衬底11可以为半导体元素，例如单晶硅、多晶硅或非晶结构的硅或硅锗(SiGe)，也可以为混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合。在实际应用中，衬底11具体还可以为在半导体衬底上生长的一层或多层半导体薄膜的外延片。可选的，本实施例中的衬底11可以为硅衬底。
具体的，第三GaN层18的掺杂类型与第一GaN层12的掺杂类型不同，所述掺杂类型具体包括N型掺杂和P型掺杂。例如，若第三GaN层18的掺杂类型为P型掺杂，即第三GaN层18为P型GaN层，则第一GaN层12的掺杂类型为N型掺杂，即第一GaN层12为N型GaN层。
实际应用中，源极和漏极均可通过金属层实现。其中，金属层的材料可以为金、银、铝、铂或钼，具体材料的选择可根据实际情况而定。所述栅极可以包括自下而上依次形成的栅介质层和金属层，可选的，所述栅介质层具体可以为氮化硅层。
为了进一步减小接触电阻，向AlGaN层中掺入的杂质可以为硅，相应的，第一掺杂区141和第二掺杂区142中掺入的杂质为硅。
进一步的，第一掺杂区141和第二掺杂区142的厚度，可以大于AlGaN层的厚度，即第一掺杂区141和第二掺杂区142延伸至第二GaN层13内，以进一步降低导通电阻。
本实施例提供的半导体器件中，位于衬底表面上依次设置有经参杂的第一GaN层、未经掺杂的第二GaN层和AlGaN层，在第二GaN层的底部设置有与所述第一GaN层接触且经掺杂的第三GaN层，栅极下方的第二GaN层穿过第三GaN层与第一GaN层连通，并且AlGaN层的表面内设置有分别位于栅极两侧的第一掺杂区和第二掺杂区，源极则位于该第一掺杂区和第二掺杂区表面上，通过设置第一掺杂区和第二掺杂区，能够有效减小接触电阻，进而降低器件的导通电阻和功耗，提高器件性能。
图2A为本发明实施例二提供的半导体器件制造方法的流程示意图，如图2A所示，所述方法包括：
201、在衬底的上表面依次形成经掺杂的第一GaN层和第三GaN层，第一GaN层和第三GaN层的掺杂类型不同。
具体地，执行201之后的所述半导体器件的剖面结构示意图如图3A所示，其中，所述衬底用标号11表示，所述第一GaN层用标号12表示，所述第三GaN层用标号18表示。
202、去除预设区域内的第三GaN层，以露出所述第一GaN层的表面。
具体地，执行202之后的所述半导体器件的剖面结构示意图如图3B所示。可选的，可以通过刻蚀工艺去除预设区域内的第三GaN层。
203、在整个器件表面依次形成未经掺杂的第二GaN层和AlGaN层。
具体地，执行203之后的所述半导体器件的剖面结构示意图如图3C所示，其中，所述第二GaN层用标号13表示，所述AlGaN层用标号14表示。
204、在预设的栅极区域两侧，形成位于AlGaN表面内的第一掺杂区和第二掺杂区。
具体地，执行204之后的所述半导体器件的剖面结构示意图如图3D所示，其中，所述第一掺杂区用标号141表示，所述第二掺杂区用标号142表示。
205、在栅极区域对应的AlGaN上形成栅极，在第一掺杂区和第二掺杂区上形成源极，形成覆盖衬底下表面的漏极。
具体地，执行205之后的所述半导体器件的剖面结构示意图如图1所示，其中，所述栅极用标号15表示，所述源极用标号16表示，所述漏极用标号17表示。
其中，衬底可以为半导体元素，例如单晶硅、多晶硅或非晶结构的硅或硅锗(SiGe)，也可以为混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合。在实际应用中，衬底具体还可以为在半导体衬底上生长的一层或多层半导体薄膜的外延片。可选的，本实施例中的衬底11可以为硅衬底。
具体的，第三GaN层的掺杂类型与第一GaN层的掺杂类型不同，所述掺杂类型具体包括N型掺杂和P型掺杂。例如，若第三GaN层的掺杂类型为P型掺杂，即第三GaN层为P型GaN层，则第一GaN层的掺杂类型为N型掺杂，即第一GaN层为N型GaN层。
相应的，在一种可实施方式中，如图2B所示，图2B为本发明实施例二中在衬底的上表面依次形成第一GaN层和第三GaN层的流程示意图，在图2A所示实施方式的基础上，201具体可以包括：
301、在所述衬底的表面形成第一GaN层，并向所述第一GaN层中掺入N型杂质；
302、在第一GaN层的表面形成第三GaN层，并向所述第三GaN层中掺入P型杂质。
其中，N型杂质可以包括但不限于：五价元素砷、磷、锑等。P型杂质可以包括但不限于：三价元素硼、铟、镓等。相应的，掺入N型杂质的第一GaN层形成N型GaN层，掺入P型杂质的第三GaN层形成P型GaN层。
为了进一步减小接触电阻，在一种可实施方式中，如图2C所示，图2C为本发明实施例二中形成第一掺杂区和第二掺杂区的流程示意图，在图2A所示实施方式的基础上，204具体可以包括：
401、在AlGaN层表面形成阻挡层，通过刻蚀去除位于栅极区域两侧的阻挡层，以露出AlGaN层的表面；
402、向露出的AlGaN层中掺入硅，形成第一掺杂区和第二掺杂区；
403、去除剩余的阻挡层。
具体的，所述阻挡层在掺杂过程中起到阻挡作用，防止掺杂杂质进入阻挡层覆盖的区域，可选的，阻挡层可以包括但不限于：光刻胶，氧化硅或氮化硅等。
具体的，为了进一步减小接触电阻，如图2D所示，图2D为本发明实施例二中形成第一掺杂区和第二掺杂区的流程示意图，在图2C所示实施方式的基础上，402具体可以包括：
501、向露出的AlGaN层中掺入硅，形成第一掺杂区和第二掺杂区，且第一掺杂区和第二掺杂区的厚度大于AlGaN层的厚度。
具体的，第一掺杂区和第二掺杂区的厚度可以大于AlGaN层的厚度，即第一掺杂区和第二掺杂区延伸至第二GaN层中。
具体的，可以按照预设的工艺流程形成器件的栅极、源区及漏极的制备等。举例来说，如图2E所示，图2E为本发明实施例二中形成栅极的流程示意图，在前述任一实施方式的基础上，205中所述在栅极区域对应的AlGaN上形成栅极，具体可以包括：
601、在栅极区域对应的AlGaN表面，依次形成氮化硅层和金属层。
实际应用中，源极和漏极均可通过金属层实现。其中，金属层的材料可以为金、银、铝、铂或钼，具体材料的选择可根据实际情况而定。本实施方式中，栅极包括自下而上依次形成的栅介质层和金属层，可选的，所述栅介质层具体为氮化硅层。
本实施例提供的半导体器件制作方法中，位于衬底表面上依次设置有经参杂的第一GaN层、未经掺杂的第二GaN层和AlGaN层，在第二GaN层的底部设置有与所述第一GaN层接触且经掺杂的第三GaN层，栅极下方的第二GaN层穿过第三GaN层与第一GaN层连通，并且AlGaN层的表面内设置有分别位于栅极两侧的第一掺杂区和第二掺杂区，源极则位于该第一掺杂区和第二掺杂区表面上，通过设置第一掺杂区和第二掺杂区，能够有效减小接触电阻，进而降低器件的导通电阻和功耗，提高器件性能。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (10)
1.一种半导体器件，其特征在于，包括：衬底、覆盖所述衬底上表面且经掺杂的第一GaN层、位于所述第一GaN层上方且未经掺杂的第二GaN层，覆盖所述第二GaN层表面的AlGaN层、设置在所述AlGaN层上的栅极和源极、以及覆盖所述衬底下表面的漏极；
其中，所述第二GaN层的底部设置有经掺杂的第三GaN层，所述第三GaN层与所述第一GaN层接触，所述第三GaN层的掺杂类型与所述第一GaN层的掺杂类型不同；
位于栅极下方的第二GaN层穿过所述第三GaN层与第一GaN层连通，所述AlGaN层的表面内设置有分别位于所述栅极两侧的第一掺杂区和第二掺杂区，所述源极位于所述第一掺杂区和所述第二掺杂区表面上。
2.根据权利要求1所述的器件，其特征在于，所述第一掺杂区和所述第二掺杂区中掺入的杂质为硅。
3.根据权利要求2所述的器件，其特征在于，所述第一掺杂区和所述第二掺杂区的厚度大于所述AlGaN层的厚度。
4.根据权利要求1-3中任一项所述的器件，其特征在于，所述第一GaN层为N型GaN层，所述第三GaN层为P型GaN层。
5.根据权利要求1-3中任一项所述的器件，其特征在于，所述栅极包括自下向上依次叠加的氮化硅层和金属层。
6.一种半导体器件制造方法，其特征在于，包括：
在衬底的上表面依次形成经掺杂的第一GaN层和第三GaN层，所述第一GaN层和所述第三GaN层的掺杂类型不同；
去除预设区域内的第三GaN层，以露出所述第一GaN层的表面；
在整个器件表面依次形成未经掺杂的第二GaN层和AlGaN层；
在预设的栅极区域两侧，形成位于所述AlGaN表面内的第一掺杂区和第二掺杂区；
在所述栅极区域对应的AlGaN上形成栅极，在所述第一掺杂区和所述第二掺杂区上形成源极，形成覆盖所述衬底下表面的漏极。
7.根据权利要求6所述的方法，其特征在于，所述在预设的栅极区域两侧，形成位于所述AlGaN表面内的第一掺杂区和第二掺杂区，包括：
在所述AlGaN层表面形成阻挡层，通过刻蚀去除位于所述栅极区域两侧的阻挡层，以露出所述AlGaN层的表面；
向露出的AlGaN层中掺入硅，形成所述第一掺杂区和所述第二掺杂区；
去除剩余的阻挡层。
8.根据权利要求7所述的方法，其特征在于，所述向露出的AlGaN层中掺入硅，形成所述第一掺杂区和所述第二掺杂区，包括：
向露出的AlGaN层中掺入硅，形成所述第一掺杂区和所述第二掺杂区，且所述第一掺杂区和所述第二掺杂区的厚度大于所述AlGaN层的厚度。
9.根据权利要求6-8中任一项所述的方法，其特征在于，所述在衬底的上表面依次形成经掺杂的第一GaN层和第三GaN层，包括：
在所述衬底的表面形成第一GaN层，并向所述第一GaN层中掺入N型杂质；
在第一GaN层的表面形成第三GaN层，并向所述第三GaN层中掺入P型杂质。
10.根据权利要求6-8中任一项所述的方法，其特征在于，所述在所述栅极区域对应的AlGaN上形成栅极，包括：
在所述栅极区域对应的AlGaN表面，依次形成氮化硅层和金属层。
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|---|---|---|---|
| CN201610178280.4A CN107230721A (zh) | 2016-03-25 | 2016-03-25 | 半导体器件及制造方法 |
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Cited By (1)
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|---|---|---|---|---|
| WO2019201032A1 (zh) * | 2018-04-20 | 2019-10-24 | 苏州闻颂智能科技有限公司 | 一种GaN基HEMT器件 |
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- 2016-03-25 CN CN201610178280.4A patent/CN107230721A/zh active Pending
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