CN107078727B - 非对称滞后控制器 - Google Patents

Abstract

一种非对称滞后控制器包括与快速变动速率DAC耦合的模拟比较器，或与ADC加上某一数字控制逻辑耦合的数字比较器。所述模拟或数字比较器操作为具有上限及下限的顺序窗口化比较器。将感测参数与上限或下限进行比较，且当所述感测参数达到所述选定上限或下限时，分别地将受控装置关断或接通。当滞后控制器状态比较反转发生时：(a)比较器输出可被所述控制逻辑消隐，(b)比较器极性可被所述控制逻辑反转，(c)所述控制逻辑可命令选择另一过程极限以用于与所述感测参数进行比较，以及(d)接着可重新启用所述比较器输出。

Description

非对称滞后控制器

技术领域

本发明涉及滞后控制，且更特定来说，涉及使用顺序窗口比较器进行滞后控制。

背景技术

在滞后控制中，感测参数(例如，电压、电流、温度、压力、相对湿度等)在第一阈值与第二阈值(例如，上/下阈值与下/上阈值)之间循环。不使用或不需要误差放大器或复杂极点-零点滤波器。滞后控制有时称为“砰砰(Bang-Bang)”控制，其中系统在两个状态(例如，接通或关断、高或低、热或冷、快或慢、上或下、右或左、顺时针或逆时针等)之间交替。滞后控制在感测参数小于第一阈值时接通/关断受控装置且在感测参数大于第二阈值时关断/接通受控装置(例如，恒温器及加热/冷却系统)。切换频率可随着改变的负载及操作条件(例如，温度)而变化。

简单滞后控制可使用单个滞后模拟比较器。先进非对称滞后控制方法可支持自适应行为，例如，针对改变的负载做出调整，在改变的条件下维持效率等。非对称滞后控制需要两个参考，例如，数/模转换器(DAC)及用于独立第一阈值及第二阈值的两个比较器。也可需要定时器来提供频率控制。这些组件导致显著较昂贵滞后控制。

发明内容

因此，需要可利用单个比较器及快速变动速率数/模转换器(DAC)或模/数转换器(ADC)进行实施的简单且较不昂贵滞后控制。其中所述快速变动速率DAC或ADC以及比较器用作“顺序窗口比较器”。

根据实施例，一种用于对脉冲宽度调制(PWM)产生器进行滞后控制的方法可包括以下步骤：监测PWM产生器的输出；确定所述PWM产生器的所述输出何时可从低电平改变为高电平；当所述PWM产生器的所述输出可从所述低电平改变为所述高电平时，启动消隐定时器；选择来自上限寄存器的上限值作为到数/模转换器(DAC)的输入；确定所述消隐定时器何时可超时；当所述消隐定时器可已超时时，启用比较器的输出以用于指示可表示所述上限值的所述DAC的输出与过程反馈信号的比较；确定所述过程反馈信号何时可大于所述DAC输出；当所述过程反馈信号可大于所述DAC输出时，向所述PWM产生器发信号以将其输出改变为所述低电平；确定所述PWM产生器的所述输出何时可从所述高电平改变为所述低电平；当所述PWM产生器的所述输出可从所述高电平改变为所述低电平时，启动所述消隐定时器；反转所述比较器的所述输出；选择来自下限寄存器的下限值作为到所述DAC的所述输入；确定所述消隐定时器何时可超时；当所述消隐定时器可已超时时，启用所述比较器的所述输出以用于指示表示所述下限值的所述DAC的所述输出与所述过程反馈信号的比较；确定所述过程反馈信号何时可小于所述DAC输出；当所述过程反馈信号可小于所述DAC输出时，向所述PWM产生器发信号以将其输出改变为所述高电平；及返回到所述监测所述PWM产生器的所述输出的步骤。

根据所述方法的另一实施例，所述DAC可为快速变动速率DAC。根据所述方法的另一实施例，所述快速变动速率DAC可为脉冲密度调制(PDM)DAC。

根据另一实施例，一种用于对过程进行滞后控制的方法可包括以下步骤：监测过程状态及过程反馈信号；确定所述过程状态可接通还是关断；其中如果所述过程状态可接通，那么所述方法进一步包括以下步骤：开始消隐时间，选择上限值作为到数/模转换器(DAC)的输入，在所述消隐时间结束之后，利用模拟比较器将所述过程反馈信号与表示所述上限值的所述DAC的输出进行比较，利用所述模拟比较器确定所述过程反馈信号何时可大于所述DAC输出，及当所述过程反馈信号可大于所述DAC输出时，关断所述过程状态；其中如果所述过程状态可关断，那么所述方法进一步包括以下步骤：开始所述消隐时间，选择下限值作为到所述数/模转换器(DAC)的所述输入，在所述消隐时间结束之后，利用所述模拟比较器将所述过程反馈信号与表示所述下限值的所述DAC的所述输出进行比较，利用所述模拟比较器确定所述过程反馈信号何时可小于所述DAC输出，当所述过程反馈信号可小于所述DAC输出时，接通所述过程状态；及返回到所述确定所述过程状态可接通还是关断的步骤。

根据所述方法的另一实施例，所述DAC可为快速变动速率DAC。根据所述方法的另一实施例，所述快速变动速率DAC可为脉冲密度调制(PDM)DAC。根据所述方法的另一实施例，可利用消隐定时器完成所述开始所述消隐时间以及结束所述消隐时间的步骤。

根据另一实施例，一种用于对过程进行滞后控制的方法可包括以下步骤：监测过程状态；将过程反馈信号转换为其数字表示；确定所述过程状态可接通还是关断；其中如果所述过程状态可接通，那么所述方法进一步包括以下步骤：开始消隐时间，选择上限数字值作为到数字比较器的输入，在所述消隐时间结束之后，利用数字比较器将所述过程反馈信号的所述数字表示与所述上限数字值进行比较，利用所述数字比较器确定所述过程反馈信号的所述数字表示何时可大于所述上限数字值，及当所述过程反馈信号的所述数字表示可大于所述上限数字值时，关断所述过程状态；其中如果所述过程状态可关断，那么所述方法进一步包括以下步骤：开始所述消隐时间，选择下限数字值作为到所述数字比较器的所述输入，在所述消隐时间结束之后将所述过程反馈信号的所述数字表示与所述下限数字值进行比较，确定所述过程反馈信号的所述数字表示何时可小于所述下限数字值，当所述过程反馈信号可小于所述下限数字值时，接通所述过程状态的所述数字表示；及返回到所述确定所述过程状态可接通还是关断的步骤。

根据所述方法的另一实施例，可利用模/数转换器(ADC)完成所述将所述过程反馈信号转换为其数字表示的步骤。根据所述方法的另一实施例，可利用消隐定时器完成所述开始所述消隐时间以及结束所述消隐时间的步骤。

根据另一实施例，一种用于对脉冲宽度调制(PWM)产生器进行滞后控制的设备可包括：数/模转换器(DAC)；数字多路复用器，其可具有耦合到下限寄存器的第一输入、耦合到上限寄存器的第二输入、耦合到所述DAC的输入的输出以及耦合到所述PWM产生器的输出的控制输入；比较器，其可具有耦合到所述DAC的输出的第一输入以及耦合到来自由所述PWM产生器控制的设备的感测参数的第二输入；极性反转电路，其耦合到所述比较器的输出；脉冲展宽器及滤波器逻辑，其可具有耦合到所述极性反转电路的输入以及耦合到所述PWM产生器的控制输入的输出；消隐门，其耦合于所述极性反转电路的输出与所述脉冲展宽器及滤波器逻辑的输入之间；消隐定时器；及边缘检测器，其耦合到所述PWM产生器的所述输出及所述消隐定时器的输入，其中当所述PWM产生器的所述输出从低电平改变为高电平或从所述高电平改变为所述低电平时，所述边缘检测器产生脉冲，借此所述消隐定时器开始消隐时间；其中当所述PWM产生器的所述输出可为高时，所述比较器将所述感测参数与表示存储于所述上限寄存器中且耦合到所述DAC输入的上限值的所述DAC输出进行比较，且当所述PWM产生器的所述输出可为低时，所述比较器将所述感测参数与表示存储于所述下限寄存器中且耦合到所述DAC输入的下限值的所述DAC输出进行比较；借此当所述感测参数可大于所述上限值时，来自所述脉冲展宽器及滤波器逻辑的信号致使所述PWM产生器输出从高改变为低，且当所述感测参数可小于所述下限值时，来自所述脉冲展宽器及滤波器逻辑的所述信号致使所述PWM产生器输出从低改变为高。

根据另一实施例，当所述PWM产生器输出可为高时，所述数字多路复用器可将所述上限寄存器耦合到所述DAC输入，且当所述PWM产生器输出可为低时，所述数字多路复用器可将所述下限寄存器耦合到所述DAC输入。根据另一实施例，延迟电路可耦合于所述PWM产生器输出与所述多路复用器的所述控制输入之间。根据另一实施例，所述消隐门可防止对所述脉冲展宽器及滤波器逻辑的逻辑电平改变直到所述消隐定时器超时为止。根据另一实施例，当所述PWM产生器的所述输出可改变时，所述极性反转电路可反转所述比较器的逻辑极性。根据另一实施例，所述DAC可为快速变动速率DAC。根据另一实施例，所述快速变动速率DAC可为脉冲密度调制(PDM)DAC。

根据另一实施例，所述PDM DAC可包括：脉冲密度调制(PDM)产生器；低通滤波器，其耦合到所述PDM产生器的输出；及三角波产生器，其可具有耦合到所述PDM产生器的输出，其中所述PDM产生器的所述输出可由所述三角波产生器所产生的数字值确定。根据另一实施例，所述PDM产生器可包括：累加器；增量寄存器；加法器，其可具有耦合到所述累加器的输入的输出、耦合到所述增量寄存器的输出的第一输入以及耦合到所述累加器的输出的第二输入；及触发器，其可具有耦合到来自所述加法器的进位输出的输入。

根据另一实施例，微控制器可提供所述DAC、所述数字多路复用器、所述比较器、所述极性反转电路、所述脉冲展宽器及滤波器逻辑、所述消隐门、所述消隐定时器以及所述边缘检测器。根据另一实施例，所述微控制器可进一步提供所述PWM产生器。

根据另一实施例，一种用于对过程进行滞后控制的设备可包括：数/模转换器(DAC)；数字多路复用器，其可具有耦合到下限寄存器的第一输入、耦合到上限寄存器的第二输入、耦合到所述DAC的输入的输出以及耦合到所述过程的输出状态的控制输入；比较器，其可具有耦合到所述DAC的输出的第一输入以及耦合到来自由所述过程控制的设备的感测参数的第二输入；极性反转电路，其耦合到所述比较器的输出；脉冲展宽器及滤波器逻辑，其可具有耦合到所述极性反转电路的输入及适于控制所述过程的输出；消隐门，其耦合于所述极性反转电路的输出与所述脉冲展宽器及滤波器逻辑的输入之间；消隐定时器；及边缘检测器，其耦合到并监测所述过程输出及所述消隐定时器的输入，其中当所述过程输出状态从低电平改变为高电平或从所述高电平改变为所述低电平时，所述边缘检测器产生脉冲，借此所述消隐定时器可开始消隐时间；其中当所述过程的所述输出状态可为高时，所述比较器可将所述感测参数与表示存储于所述上限寄存器中且可耦合到所述DAC输入的上限值的所述DAC输出进行比较，且当所述过程的所述输出状态可为低时，所述比较器将所述感测参数与表示存储于所述下限寄存器中且耦合到所述DAC输入的下限值的所述DAC输出进行比较；借此当所述感测参数可大于所述上限值时，来自所述脉冲展宽器及滤波器逻辑的信号致使所述过程状态从高改变为低，且当所述感测参数可小于所述下限值时，来自所述脉冲展宽器及滤波器逻辑的所述信号可致使所述过程状态从低改变为高。

根据另一实施例，微控制器可提供所述DAC、所述数字多路复用器、所述比较器、所述极性反转电路、所述脉冲展宽器及滤波器逻辑、所述消隐门、所述消隐定时器以及所述边缘检测器。

根据另一实施例，一种用于对过程进行滞后控制的设备可包括：模/数转换器(ADC)，其可具有耦合到所述过程的感测参数的输入；数字比较器，其可具有耦合到所述ADC的输出的第一输入；数字多路复用器，其可具有耦合到下限寄存器的第一输入、可耦合到上限寄存器的第二输入、可耦合到所述数字比较器的第二输入的输出以及可耦合到并监测所述过程的输出状态的控制输入；极性反转电路，其可耦合到所述数字比较器的输出；脉冲展宽器及滤波器逻辑，其可具有耦合到所述极性反转电路的输入及可适于控制所述过程的输出；消隐门，其可耦合于所述极性反转电路的输出与所述脉冲展宽器及滤波器逻辑的输入之间；消隐定时器；及边缘检测器，其可耦合到并监测所述过程输出及所述消隐定时器的输入，其中当所述过程输出状态从低电平改变为高电平或从所述高电平改变为所述低电平时，所述边缘检测器可产生脉冲，借此所述消隐定时器可开始消隐时间；其中当所述过程的所述输出状态可为高时，所述数字比较器可将表示所述感测参数的所述ADC输出与可存储于所述上限寄存器中且可耦合到所述ADC输入的上限值进行比较，且当所述过程的所述输出状态可为低时，所述数字比较器可将表示所述感测参数的所述ADC输出与存储于所述下限寄存器中且可耦合到所述ADC输入的下限值进行比较；借此当所述感测参数可大于所述上限值时，来自所述脉冲展宽器及滤波器逻辑的信号可致使所述过程状态从高改变为低，且当所述感测参数可小于所述下限值时，来自所述脉冲展宽器及滤波器逻辑的所述信号可致使所述过程状态从低改变为高。

根据另一实施例，微控制器可提供所述ADC、所述数字多路复用器、所述数字比较器、所述极性反转电路、所述脉冲展宽器及滤波器逻辑、所述消隐门、所述消隐定时器以及所述边缘检测器。

附图说明

联合附图参考以下描述可获得对本发明的更完整理解，附图中：

图1图解说明根据本发明的特定实例性实施例的具有滞后控制模式的快速变动速率数/模转换器(DAC)的示意性框图；

图2图解说明根据本发明的特定实例性实施例的简化脉冲密度调制(PDM)DAC的示意性框图；

图3图解说明根据本发明的另一特定实例性实施例的具有滞后控制模式的模/数转换器(ADC)的示意性框图；

图4图解说明根据本发明的特定实例性实施例的具有在图1中展示的滞后控制模式的DAC的操作的示意性过程流程图；

图5图解说明根据本发明的另一特定实例性实施例的具有在图1中展示的滞后控制模式的DAC的操作的示意性过程流程图；及

图6图解说明根据本发明的另一特定实例性实施例的具有在图3中展示的滞后控制模式的ADC的操作的示意性过程流程图。

尽管本发明易于作出各种修改及替代形式，但在图式中展示并在本文中详细描述其特定实例性实施例。然而，应理解，本文对特定实例性实施例的描述并非打算将本发明限于本文中所揭示的特定形式，而是相反地，本发明打算涵盖所附权利要求书所界定的所有修改及等效形式。

具体实施方式

根据本发明的各种实施例，非对称滞后控制器可利用单个模拟输入比较器、快速变动速率数/模转换器(DAC)(例如，脉冲密度调制(PDM)DAC)以及某一数字控制逻辑来实施。快速变动DAC结合模拟输入比较器可操作为具有上限及下限的顺序窗口化比较器。快速变动速率DAC输出在所观察的感测参数前面前进(race)以提供可用作参考的第一阈值及第二阈值两者以致使受控系统在第一状态或第二状态中操作。举例来说，恒温器以及加热/空气调节设备、LED照明调光器控制、DC/DC电力转换等。此外，数字逻辑可控制快速变动速率DAC及比较器行为。过程变量上限及下限的选择可在消隐周期期间发生，以便允许上限或下限与过程变量之间的稳定比较。

根据本发明的各种实施例，滞后控制器仅需要知道何时切换状态(例如，接通/关断)。当感测参数(电压)达到快速变动速率DAC指定阈值时，反转所述状态。当滞后控制器状态反转发生时：(a)比较器输出可被控制逻辑消隐，(b)比较器极性可被控制逻辑反转，(c)控制逻辑可命令快速变动速率DAC转变为另一阈值，(d)快速变动速率DAC输出可在感测信号前面“前进”，以及(e)重新启用比较器输出。前述过程步骤可连续地重复。

根据本发明的各种其它实施例，非对称滞后控制器可利用模/数转换器(ADC)、单个数字比较器以及某一数字控制逻辑来实施。所述ADC可将模拟感测参数信号转换为其数字表示，且所述数字比较器接着可将感测参数的数字表示与以数字形式存储的上限或下限进行比较。当感测参数(电压)达到所述选定上限或下限时，反转所述状态。当滞后控制器状态反转发生时：(a)比较器输出可被控制逻辑消隐，(b)比较器极性可被控制逻辑反转，(c)控制逻辑可命令选择另一过程极限以用于与感测参数进行比较，以及(d)可重新启用数字比较器输出。前述过程步骤可连续地重复。

现在参考图式，示意性地图解说明特定实例性实施例的细节。图式中，将由相同编号来表示相同元件，且将由带有不同小写字母后缀的相同编号来表示相似元件。

参考图1，其描绘根据本发明的特定实例性实施例的具有滞后控制模式的快速变动速率数/模转换器(DAC)的示意性框图。滞后控制器可包括快速变动速率DAC模块102及脉冲宽度调制(PWM)产生器104。快速变动速率DAC模块102可包括模拟输入电压比较器108、快速变动速率DAC 106、第一多路复用器110、上限寄存器112、下限寄存器114、短时间延迟电路116、反相器118、第二多路复用器120、消隐门122、消隐定时器124及边缘检测器126以及脉冲展宽器及滤波器逻辑128。

PWM产生器130可由快速变动速率DAC模块102控制如下：来自PWM产生器130的输出控制供应电力到应用电路(未展示)的电力晶体管(未展示)，且此输出也控制滞后控制功能的起始如下：在T＝0(系统起动)之前，应用电路处于休止(关断)且PWM输出为低(0)。PWM输出被驱动为高以使电力能够流动通过电力晶体管(未展示)且借此开始(接通)应用电路(未展示)的操作。边缘检测器126监测PWM产生器130的输出信号且针对PWM信号的每一上升或下降边缘产生输出脉冲。此所产生的输出脉冲触发消隐定时器124。当消隐定时器124在作用中时，来自比较器108的输出被消隐门122抑制。消隐时间的目的是确保DAC 106输出在于来自DAC 106的电压输出与输入132处的所监测感测参数电压之间做出比较之前有时间稳定下来(RC时间是恒定的，图2)。

PWM信号也可控制第一多路复用器110，第一多路复用器110在短时间延迟(短时间延迟电路116)之后选择来自下限寄存器114或上限寄存器112的输出以用于输入到DAC106。DAC 106输出电压接着变动(转变)为由来自选定寄存器112或114的极限值确定的指定电压。在指定消隐时间周期之后，DAC 106将已达到其最终输出电压且来自模拟比较器108的输出将不再被消隐门122消隐。来自应用电路的所监测感测参数电压(通常是来自其的输出电压)朝向来自DAC 106的电压上升(因为PWM输出启用的电力晶体管是接通的)。当所监测感测参数电压超过来自DAC 106的电压时，来自比较器108的输出将被断言(例如，变高)。来自比较器108的经断言输出将触发脉冲展宽器及滤波器逻辑128，脉冲展宽器及滤波器逻辑128接着向PWM产生器130发信号以关断其输出。其中电力晶体管关断，且电力停止流动到应用电路中(断开)。

PWM输出信号的下降边缘致使边缘检测器126产生另一脉冲，所述脉冲再次启动消隐定时器124以消隐比较器108的输出。另外，来自PWM产生器130的低输出致使第二多路复用器120反转比较器108的输出极性，且致使第一多路复用器110在短时间延迟(短时间延迟电路116)之后选择来自下限寄存器114的输出以用于输入到DAC 106。此后，来自DAC 106的DAC输出电压变动(转变)为指定低电压。来自DAC 106的输出在消隐定时器超时之前达到指定低电压。当输入132处的所监测感测参数电压降到低于来自DAC 106的下限电压时，来自比较器108的输出将被撤销断言(例如，变低)。来自比较器108的经撤销断言输出利用第二多路复用器120反转且将触发脉冲展宽器及滤波器逻辑128，脉冲展宽器及滤波器逻辑128接着向PWM产生器130发信号以将其输出接通回来。其中电力晶体管(未展示)接通，且电力开始流动到应用电路中(接通)。接着前述循环重复。在将对PWM产生器的控制设置为由两个逻辑电平控制的情况下，比较器108的输出的极性反转可为任选的。

前述电路功能(例如，快速变动速率DAC模块102及脉冲宽度调制(PWM)产生器104)可提供于混合信号集成电路(例如，微控制器、微处理器、数字信号处理器、专用集成电路(ASIC)、可编程逻辑阵列(PLA)等等)中。

参考2，其描绘根据本发明的特定实例性实施例的简化PDM DAC的示意性框图。PDMDAC(其整体由编号106表示)可包括累加器寄存器202、加法器(求和器)204、增量值(DAC值)寄存器206(其以与增量值寄存器206中的值成比例的速率产生溢位进位输出(CO)208)以及D锁存器220。CO 208耦合到锁存器220的D输入。D锁存器220的Q输出可耦合到低通滤波器222(例如，电阻器及电容器(展示两极RC低通滤波器))。

累加器寄存器202及加法器204连续地将来自增量值寄存器206的增量值加到加法器204中的累加和。对于非零输入值，累加和将最终溢位，其中可经由加法器204“进位输出”信号(CO)208指示此溢位。溢位发生的速率与来自增量值寄存器206的增量值的大小对比加法器204可处置的最大值有关。举例来说，12位加法器204具有0×FFF的最大输出。如果到加法器204的输入、累加器值及输入值超过0×FFF，那么产生进位输出208。输入值越大，可越频繁地产生进位输出208。接着经由低通滤波器222对来自进位输出208脉冲流的所得脉冲进行滤波。来自低通滤波器222的所得模拟输出电压与来自增量值寄存器206的数据输入增量值成比例。低通滤波器222可为整个PDM DAC的主要“成本”。为PDM DAC 106使用较高时钟速率可允许为低通滤波器222使用较少组件，因此减小模块成本，以及较快速稳定时间，因此增加DAC 106的变动或稳定速率。较高时钟速率也支持较高转换速度，从而使PDM DAC106可用于较广范围的应用。然而，使用较高时钟速率也将增加PDM DAC 106的电流消耗。

预期且在本发明的范围内的是任何低通滤波器电路设计可用于对D锁存器220的输出进行滤波且产生模拟电压信号，并且电路设计领域中且受益于本发明的技术人员可能够容易地设计此低通滤波器电路。并且，预期且在本发明的范围内的是可如在本文所描述地使用任何快速变动速率DAC。

参考图3，其描绘根据本发明的另一特定实例性实施例的具有滞后控制模式的模/数转换器(ADC)的示意性框图。滞后控制器模块352可包括模/数转换器(ADC)356、数字比较器358、多路复用器110、上限寄存器112、下限寄存器114、短时间延迟电路116、XOR门370、消隐门122、消隐定时器124及边缘检测器126；滞后控制器模块352与脉冲宽度调制(PWM)产生器130组合。

PWM产生器130可由滞后控制器模块352控制如下：来自PWM产生器130的输出控制供应电力到应用电路(未展示)的电力晶体管(未展示)，且此输出也控制滞后控制功能的起始如下：在T＝0(系统起动)之前，应用电路处于休止(关断)且PWM输出为低(0)。PWM输出被驱动为高以使电力能够流动通过电力晶体管(未展示)且借此开始(接通)应用电路(未展示)的操作。边缘检测器126监测PWM产生器130的输出信号且针对PWM信号的每一上升或下降边缘产生输出脉冲。此所产生的输出脉冲触发消隐定时器124，从而具有充足时间周期来使滞后控制器模块352的所有逻辑电路稳定下来。ADC 356连续地将模拟感测参数信号转换为数字值以用于输入到数字比较器358。

PWM信号也可控制多路复用器110，多路复用器110在短时间延迟(短时间延迟电路116)之后选择来自下限寄存器114或上限寄存器112的输出以用于输入到数字比较器358。数字比较器358将来自选定寄存器112或114的极限值与模拟感测参数信号的来自ADC 356的数字表示进行比较。在指定消隐时间周期之后，数字比较器358将已达到选定极限值与模拟感测参数信号的数字表示之间的数字比较。来自数字比较器358的输出将不再被消隐门122消隐。来自应用电路的所监测感测参数电压(通常是来自其的输出电压)上升(因为PWM输出启用的电力晶体管是接通的)。当所监测感测参数电压的数字表示大于上限值时，来自数字比较器358的输出将被断言(例如，变高)。来自数字比较器358的经断言输出将触发脉冲展宽器及滤波器逻辑378，脉冲展宽器及滤波器逻辑378接着向PWM产生器130发信号以关断其输出。其中电力晶体管关断，且电力停止流动到应用电路中(断开)。

PWM输出信号的下降边缘致使边缘检测器126产生另一脉冲，所述脉冲再次启动消隐定时器124以消隐数字比较器358的输出。另外，来自PWM产生器130的低输出致使XOR门370反转数字比较器358的输出极性，且致使多路复用器110在短时间延迟(短时间延迟电路116)之后选择来自下限寄存器114的输出以用于输入到数字比较器358。当输入132处的所监测感测参数电压的数字表示降到低于下限值时，数字比较器358输出将被撤销断言(例如，变低)。来自数字比较器358的经撤销断言输出利用XOR门370反转且将触发脉冲展宽器及滤波器逻辑128，脉冲展宽器及滤波器逻辑128接着向PWM产生器130发信号以将其输出接通回来。其中电力晶体管(未展示)接通，且电力开始流动到应用电路中(接通)。接着前述循环重复。在将对PWM产生器的控制设置为针对两个逻辑电平的情况下，数字比较器358的输出的极性反转可为任选的。

前述电路功能(例如，ADC及比较器模块352以及脉冲宽度调制(PWM)产生器104)可提供于混合信号集成电路(例如，微控制器、微处理器、数字信号处理器、专用集成电路(ASIC)、可编程逻辑阵列(PLA)等等)中。

参考图4，其描绘根据本发明的特定实例性实施例的具有在图1中展示的滞后控制模式的DAC的操作的示意性过程流程图。在步骤402中，监测PWM产生器输出。步骤404确定PWM产生器输出何时从低转变为高。在步骤406中，启动消隐定时器，且停用比较器输出。在步骤408中，选择上限寄存器作为到DAC的输入。步骤410确定消隐定时器何时结束(超时)。在步骤412中，启用比较器输出以用于过程反馈信号与DAC输出的比较。步骤414确定过程反馈信号是否大于DAC输出。如果过程反馈信号大于DAC输出，那么在步骤416中，向PWM产生器发信号以将其输出设定为低(关断)。

步骤418确定PWM产生器输出何时从高转变为低。在步骤420中，启动消隐定时器，且停用比较器输出。在步骤422中，反转比较器的输出极性。在步骤424中，选择下限寄存器作为到DAC的输入。步骤426确定消隐定时器何时结束(超时)。在步骤428中，启用比较器输出以用于过程反馈信号与DAC输出的比较。步骤430确定过程反馈信号是否小于DAC输出。如果过程反馈信号小于DAC输出，那么在步骤432中，向PWM产生器发信号以将其输出设定为高(接通)，且返回到步骤402。

参考图5，其描绘根据本发明的另一特定实例性实施例的具有在图1中展示的滞后控制模式的DAC的操作的示意性过程流程图。在步骤502中，监测过程状态及过程反馈信号。步骤504确定所述过程是接通还是关断的。如果所述过程是接通的，那么在步骤506中，启动消隐定时器且忽略比较结果。在步骤508中，选择上限值作为到DAC的输入。步骤510确定消隐定时器何时结束(超时)。在步骤512中，在过程反馈信号与由上限确定的DAC输出之间做出比较。步骤514确定过程反馈信号是否大于DAC输出。如果过程反馈信号大于DAC输出，那么在步骤516中，关断所述过程，且返回到步骤504。

如果所述过程是关断的，那么在步骤526中，启动消隐定时器且忽略比较结果。在步骤528中，选择下限值作为到DAC的输入。在步骤529中，反转比较极性。步骤530确定消隐定时器何时结束(超时)。在步骤532中，在过程反馈信号与由下限值确定的DAC输出之间做出比较。步骤534确定过程反馈信号是否小于DAC输出。如果过程反馈信号小于DAC输出，那么在步骤536中，接通所述过程，且返回到步骤504。

参考图6，其描绘根据本发明的另一特定实例性实施例的具有在图3中展示的滞后控制模式的ADC的操作的示意性过程流程图。在步骤602中，监测过程状态及过程反馈信号的数字转换。步骤604确定所述过程是接通还是关断的。如果所述过程是接通的，那么在步骤606中，启动消隐定时器且忽略比较结果。在步骤608中，选择数字上限作为到数字比较器的输入。步骤610确定消隐定时器何时结束(超时)。在步骤612中，利用数字比较器在过程反馈数字值与数字上限之间做出比较。步骤614确定过程反馈数字值是否大于数字上限。如果过程反馈信号大于数字上限，那么在步骤616中，关断所述过程，且返回到步骤604。

如果所述过程是关断的，那么在步骤626中，启动消隐定时器且忽略比较结果。在步骤628中，选择数字下限作为到数字比较器的输入。在步骤629中，反转比较极性。步骤630确定消隐定时器何时结束(超时)。在步骤632中，利用数字比较器在过程反馈数字值与数字下限之间做出比较。步骤634确定过程反馈信号是否小于数字下限。如果过程反馈信号小于数字下限，那么在步骤636中，接通所述过程，且返回到步骤604。

在由布莱恩克里斯(Bryan Kris)、安德里亚斯赖特(Andreas Reiter)及蒂博风斗(Tibor Futo)于2014年3月10日提出申请的标题为“具有斜坡补偿功能的脉冲密度数/模转换器(Pulse Density Digital-to-Analog Converter with Slope CompensationFunction)”的序列号为14/202,420的共同拥有的美国专利申请案中更完整地揭示有关PDMDAC的额外背景信息；且所述美国专利申请案特此出于所有目的以引用方式并入本文中。

尽管已参考本发明的实例性实施例来描绘、描述及界定本发明的各实施例，但此些参考并不意味着限制本发明，且不应推断出存在此限制。所揭示的标的物能够在形式及功能上具有大量修改、更改及等效形式，相关领域中且受益于本发明的技术人员将会联想到此些修改、更改及等效形式。本发明的所描绘及所描述实施例仅为实例，而并非是对本发明的范围的穷尽性说明。

Claims (18)

1.一种用于对数字信号产生器进行滞后控制的方法，所述方法包括以下步骤：

监测数字信号产生器的输出；

确定所述数字信号产生器的所述输出何时从低电平改变为高电平；

当所述数字信号产生器的所述输出从所述低电平改变为所述高电平时，启动消隐定时器；

选择来自上限寄存器的上限值；

确定所述消隐定时器何时超时；

当所述消隐定时器已超时时，启用比较器的输出以用于指示所述上限值与过程反馈信号值的比较；

确定所述过程反馈信号值何时大于所述上限值；

当所述过程反馈信号值大于所述上限值时，向所述数字信号产生器发信号以将其输出改变为所述低电平；

确定所述数字信号产生器的所述输出何时从所述高电平改变为所述低电平；

当所述数字信号产生器的所述输出从所述高电平改变为所述低电平时，启动所述消隐定时器；

反转所述比较器的所述输出；

选择来自下限寄存器的下限值；

确定所述消隐定时器何时超时；

当所述消隐定时器已超时时，启用所述比较器的所述输出以用于指示所述下限值与所述过程反馈信号值的比较；

确定所述过程反馈信号值何时小于所述下限值；

当所述过程反馈信号值小于所述下限值时，向所述数字信号产生器发信号以将其输出改变为所述高电平；及

返回到所述监测所述数字信号产生器的所述输出的步骤。

2.根据权利要求1所述的方法，其中所述过程反馈信号值是模拟值，且所述上限值和所述下限值通过数/模转换器被转换成模拟值以用以通过模拟比较器比较。

3.根据权利要求1所述的方法，其中所述过程反馈信号值是由模/数转换器产生的数字值，且所述上限值和所述下限值是通过数字比较器与所述过程反馈信号值比较的数字值。

4.根据权利要求2所述的方法，其中所述数/模转换器是快速变动速率数/模转换器。

5.根据权利要求4所述的方法，其中所述快速变动速率数/模转换器是脉冲密度调制。

6.根据前述权利要求中任一权利要求所述的方法，其中所述数字信号产生器是脉冲宽度调制产生器。

7.一种用于对数字信号产生器进行滞后控制的设备，其包括：

比较器装置；

数字多路复用器，其具有耦合到下限寄存器的第一输入、耦合到上限寄存器的第二输入、输出以及耦合到所述数字信号产生器的输出的控制输入；

其中所述比较器装置包括耦合到所述数字多路复用器的输出的第一输入以及耦合到来自由所述数字信号产生器控制的设备的感测参数的第二输入；

极性反转电路，其耦合到所述比较器装置的输出；

脉冲展宽器及滤波器逻辑，其具有耦合到所述极性反转电路的输入以及耦合到所述数字信号产生器的控制输入的输出；

消隐门，其耦合于所述极性反转电路的输出与所述脉冲展宽器及滤波器逻辑的输入之间；

消隐定时器；及

边缘检测器，其耦合到所述数字信号产生器的所述输出及所述消隐定时器的输入，其中当所述数字信号产生器的所述输出从低电平改变为高电平或从所述高电平改变为所述低电平时，所述边缘检测器经配置以产生脉冲，借此所述消隐定时器开始消隐时间；

其中当所述数字信号产生器的所述输出为高时，所述比较器装置经配置以将所述感测参数与存储于所述上限寄存器中的上限值进行比较，且当所述数字信号产生器的所述输出为低时，所述比较器装置经配置以将所述感测参数与存储于所述下限寄存器中的下限值进行比较；

其中所述脉冲展宽器及滤波器逻辑经配置以当所述感测参数大于所述上限值时，产生信号致使所述数字信号产生器的输出从高改变为低，且当所述感测参数小于所述下限值时，产生信号致使所述数字信号产生器的所述输出从低改变为高。

8.根据权利要求7所述的设备，其中所述比较器装置包括数/模转换器以及模拟比较器，其中所述感测参数是模拟值，且所述上限值和所述下限值通过所述数/模转换器被转换成模拟值以用以通过所述模拟比较器比较。

9.根据权利要求7所述的设备，其中所述比较器装置包括模/数转换器以及数字比较器，其中所述感测参数是由模/数转换器产生的数字值，且所述上限值和所述下限值是通过数字比较器与所述感测参数比较的数字值。

10.根据权利要求7-9中任一权利要求所述的设备，其进一步包括耦合于所述数字信号产生器的所述输出与所述数字多路复用器的所述控制输入之间的延迟电路。

11.根据权利要求8所述的设备，其中所述数/模转换器是快速变动速率数/模转换器。

12.根据权利要求11所述的设备，其中所述快速变动速率数/模转换器是脉冲密度调制数/模转换器。

13.根据权利要求12所述的设备，其中所述脉冲密度调制数/模转换器包括：

脉冲密度调制产生器；

低通滤波器，其耦合到所述脉冲密度调制产生器的输出；及

三角波产生器，其具有耦合到所述脉冲密度调制产生器的输出，其中所述脉冲密度调制产生器的所述输出由所述三角波产生器所产生的数字值确定。

14.根据权利要求13所述的设备，其中所述脉冲密度调制产生器包括：

累加器；

增量寄存器；

加法器，其具有耦合到所述累加器的输入的输出、耦合到所述增量寄存器的输出的第一输入以及耦合到所述累加器的输出的第二输入；及

触发器，其具有耦合到来自所述加法器的进位输出的输入。

15.根据权利要求8所述的设备，其中微控制器提供所述数/模转换器、所述数字多路复用器、所述模拟比较器、所述极性反转电路、所述脉冲展宽器及滤波器逻辑、所述消隐门、所述消隐定时器以及所述边缘检测器。

16.根据权利要求9所述的设备，其中微控制器提供所述模/数转换器、所述数字多路复用器、所述数字比较器、所述极性反转电路、所述脉冲展宽器及滤波器逻辑、所述消隐门、所述消隐定时器以及所述边缘检测器。

17.根据权利要求7-9中任一权利要求所述的设备，其中所述数字信号产生器是脉冲宽度调制产生器。

18.根据权利要求15所述的设备，其中所述微控制器进一步提供所述数字信号产生器。

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