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CN106952874A - 多阈值电压鳍式晶体管的形成方法 - Google Patents

多阈值电压鳍式晶体管的形成方法 Download PDF

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CN106952874A CN201610006598.4A CN201610006598A CN106952874A CN 106952874 A CN106952874 A CN 106952874A CN 201610006598 A CN201610006598 A CN 201610006598A CN 106952874 A CN106952874 A CN 106952874A
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Abstract

一种多阈值电压鳍式晶体管的形成方法，包括：提供包括第一N型阈值区、第二N型阈值区、第一P型阈值区和第二P型阈值区的衬底，衬底表面分别具有鳍部；在衬底表面形成隔离层；在隔离层和鳍部表面形成介质层，介质层内具有第一沟槽、第二沟槽、第三沟槽、第四沟槽；在第一沟槽、第二沟槽、第三沟槽和第四沟槽底部形成栅介质层；在第三沟槽内形成第一P型功函数层；在第一P型功函数层表面以及第一沟槽、第二沟槽和第四沟槽内形成第二P型功函数层；在第一沟槽内的第二P型功函数层上形成第一N型功函数层；在第一N型功函数层以及第二沟槽、第三沟槽和第四沟槽内形成第二N型功函数层。形成多阈值电压鳍式晶体管的方法简单。

Description

多阈值电压鳍式晶体管的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种多阈值电压鳍式晶体管的形成方法。
背景技术
互补型金属氧化物半导体管(Complementary Metal-Oxide-Semiconductor，CMOS)是构成集成电路的基本半导体器件之一。所述互补型金属氧化物半导体管包括：P型金属氧化物半导体(PMOS)和N型金属氧化物半导体(NMOS)。
现有技术为了在减小栅极尺寸的同时控制短沟道效应，采用高K介质材料取代常规的氧化硅等材料作为晶体管的栅介质层，采用金属材料取代常规的多晶硅等材料作为晶体管的栅电极层。而且，为了调节PMOS管和NMOS管的阈值电压，现有技术会在PMOS管和NMOS管的栅介质层表面形成功函数层(work function layer)；其中，PMOS管的功函数层需要具有较高的功函数，而NMOS管的功函数层需要具有较低的功函数。因此，在PMOS管和NMOS管中，功函数层的材料不同，以满足各自功函数调节的需求。
现有技术形成互补型金属氧化物半导体管时，在形成PMOS管的区域和形成NMOS管的区域的半导体衬底表面分别形成伪栅极层；以所述伪栅极层为掩膜形成源区和漏区后，在半导体衬底表面形成与伪栅极层表面齐平的介质层；在形成介质层之后，去除PMOS管的区域或NMOS管的区域的伪栅极层，在介质层内形成开口，并依次在所述开口内沉积栅介质层、功函数层和栅电极层。其中，栅电极层的材料为金属，栅介质层的材料为高K材料，所述形成互补型金属氧化物半导体管的方法即用于形成高K金属栅(HKMG，High K MetalGate)的后栅(Gate Last)工艺。此外，形成于PMOS管的区域的功函数层材料、与形成于NMOS管的区域的功函数层材料不同。
然而，以现有技术形成多阈值电压晶体管的工艺过于复杂，而且不利于晶体管的尺寸缩小。
发明内容
本发明解决的问题是提供一种多阈值电压鳍式晶体管的形成方法，所述形成多阈值电压鳍式晶体管的方法简单，有利于缩小鳍式晶体管的尺寸。
为解决上述问题，本发明提供一种多阈值电压鳍式晶体管的形成方法，包括：提供衬底，所述衬底包括第一N型阈值区、第二N型阈值区、第一P型阈值区和第二P型阈值区，所述第一N型阈值区、第二N型阈值区、第一P型阈值区和第二P型阈值区的衬底表面分别具有鳍部；在所述衬底表面形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁，且所述隔离层表面低于所述鳍部的顶部表面；在所述隔离层和鳍部表面形成介质层，所述第一N型阈值区的介质层内具有横跨所述鳍部的第一沟槽，所述第二N型阈值区的介质层内具有横跨所述鳍部的第二沟槽，所述第一P型阈值区的介质层内具有横跨所述鳍部的第三沟槽，所述第二P型阈值区的介质层内具有横跨所述鳍部的第四沟槽，所述第一沟槽、第二沟槽、第三沟槽和第四沟槽分别暴露出部分鳍部的侧壁和顶部表面；在所述第一沟槽、第二沟槽、第三沟槽和第四沟槽底部的隔离层和鳍部上形成栅介质层；在所述第三沟槽内的栅介质层表面形成第一P型功函数层；在所述第一P型功函数层表面以及第一沟槽、第二沟槽和第四沟槽内的栅介质层表面形成第二P型功函数层；在所述第一沟槽内的第二P型功函数层上形成第一N型功函数层；在所述第一N型功函数层以及第二沟槽、第三沟槽和第四沟槽内的第二P型功函数层上形成第二N型功函数层；在所述第一沟槽、第二沟槽、第三沟槽和第四沟槽内的第二N型功函数层表面形成分别填充满所述第一沟槽、第二沟槽、第三沟槽和第四沟槽的栅极层。
可选的，所述第一P型功函数层的材料为TiN。
可选的，所述第一P型功函数层的形成步骤包括：在所述第一沟槽、第二沟槽、第三沟槽和第四沟槽内的栅介质层表面形成第一P型功函数膜；在所述第一P型功函数膜表面形成第一图形化层，所述第一图形化层覆盖第三沟槽内的第一P型功函数膜；以所述第一图形化层为掩膜，刻蚀所述第一P型功函数膜，直至暴露出所述栅介质层表面为止，形成所述第一P型功函数层；在刻蚀所述第一P型功函数膜之后，去除所述第一图形化层。
可选的，所述第二P型功函数层的材料为TiN。
可选的，还包括：在形成所述第二P型功函数层之后，形成第一N型功函数层之前，在所述第一沟槽、第二沟槽、第三沟槽和第四沟槽内的第二P型功函数层表面形成阻挡层。
可选的，所述第一N型功函数层的形成步骤包括：在所述第一沟槽、第二沟槽、第三沟槽和第四沟槽内的阻挡层表面形成第一N型功函数膜；在所述第一N型功函数膜表面形成第二图形化层，所述第二图形化层覆盖第一沟槽内的第一N型功函数膜；以所述第二图形化层为掩膜，刻蚀所述第一N型功函数膜，直至暴露出所述阻挡层表面为止，形成第一N型功函数层。
可选的，所述第一N型功函数层的材料为TiAlC或TiAl。
可选的，所述第二N型功函数层的材料为TiAlC或TiAl。
可选的，所述栅极层的形成步骤包括：在所述介质层上和第一沟槽、第二沟槽、第三沟槽和第四沟槽内的第二N型功函数层表面形成栅极膜，所述栅极膜填充满所述第一沟槽、第二沟槽、第三沟槽和第四沟槽；平坦化所述栅极膜直至暴露出所述介质层表面为止，形成所述栅极层。
可选的，所述栅极层的材料为钨、铝或铜。
可选的，所述第一P型阈值区内的鳍部包括第一鳍部和第二鳍部。
可选的，在所述第一鳍部内掺杂第一阈值调节离子；在所述第二鳍部内掺杂第二阈值调节离子。
可选的，所述第一N型阈值区内的鳍部包括第三鳍部和第四鳍部。
可选的，在所述第三鳍部内掺杂第三阈值调节离子；在所述第四鳍部内掺杂第四阈值调节离子。
可选的，所述栅介质层的材料为高K介质材料。
可选的，所述介质层的形成步骤包括：在所述隔离层和鳍部表面形成分别横跨所述第一N型阈值区、第二N型阈值区、第一P型阈值区和第二P型阈值区鳍部的伪栅层，所述伪栅层覆盖在部分所述鳍部的侧壁和顶部上；在所述隔离层和鳍部表面形成介质层，所述介质层覆盖所述伪栅层的侧壁，且所述介质层暴露出所述伪栅层顶部；去除所述伪栅层，形成所述第一沟槽、第二沟槽、第三沟槽和第四沟槽。
可选的，还包括：在形成伪栅层之前，在所述隔离层和鳍部表面形成伪栅介质层；在去除所述伪栅层之后，去除所述第一沟槽、第二沟槽、第三沟槽和第四沟槽底部的伪栅介质层。
可选的，还包括：在形成所述栅介质层之前，在所述第一沟槽、第二沟槽、第三沟槽和第四沟槽底部暴露出的鳍部侧壁和顶部表面形成栅氧层。
可选的，所述栅氧层的形成工艺为原位蒸汽生成工艺、热氧化工艺或湿法氧化工艺。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的多阈值电压鳍式晶体管的形成方法中，在第一沟槽、第二沟槽、第三沟槽和第四沟槽内形成第二P型功函数层之前，在第三沟槽内形成第一P型功函数层，从而能够使第三沟槽内的功函数值大于第四沟槽内的功函数值，则第一P型阈值区和第二P型阈值区内形成的鳍式晶体管的阈值电压不同。在第一沟槽、第二沟槽、第三沟槽和第四沟槽内形成第二N型功函数层之前，在第一沟槽内形成第一N型功函数层，从而能够使第一沟槽内的功函数值小于第二沟槽内的功函数值，则第一N型阈值区和第二N型阈值区内形成的鳍式晶体管的阈值电压不同。由此能够形成多阈值电压的P型鳍式晶体管和N型鳍式晶体管，而且所述形成工艺简单，避免了多次光刻和刻蚀工艺造成的器件形貌和尺寸不可控问题，以及工艺步骤过多而在器件内部产生缺陷等问题。而且，由于光刻和刻蚀工艺的次数减少，能够相应减小第一沟槽、第二沟槽、第三沟槽和第四沟槽的尺寸，从而有利于缩小鳍式晶体管的尺寸。
附图说明
图1是一种多阈值电压晶体管的剖面结构示意图；
图2至图11是本发明实施例的多阈值电压鳍式晶体管的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，以现有技术形成多阈值电压晶体管的工艺过于复杂，而且不利于晶体管的尺寸缩小。
请参考图1，图1是一种多阈值电压晶体管的剖面结构示意图，包括：衬底100，所述衬底100表面具有介质层101，所述介质层101内具有第一开口(未示出)、第二开口(未示出)、第三开口(未示出)、第四开口(未示出)、第五开口(未示出)和第六开口(未示出)，所述第一开口、第二开口、第三开口、第四开口、第五开口和第六开口的侧壁和底部表面具有栅介质层102；所述第一开口内自栅介质层102表面至开口顶部依次具有第二P型功函数层112、第三P型功函数层113、第一N型功函数层121、第二N型功函数层122、第三N型功函数层123和金属栅130；所述第二开口内自栅介质层102表面至开口顶部依次具有第一P型功函数层111、第二P型功函数层112、第三P型功函数层113、第一N型功函数层121、第二N型功函数层122、第三N型功函数层123和金属栅130；所述第三开口自栅介质层表面至开口顶部依次具有第三P型功函数层113、第一N型功函数层121、第二N型功函数层122、第三N型功函数层123和金属栅130；所述第四开口自栅介质层102表面至开口顶部依次具有第二N型功函数层122、第三N型功函数层123和金属栅130；所述第五开口自栅介质层表面至开口顶部依次具有第一N型功函数层121、第二N型功函数层122、第三N型功函数层123和金属栅130；所述第六开口自栅介质层表面至开口顶部依次具有第三N型功函数层123和金属栅130。
其中，第一开口、第二开口和第三开口内的栅极结构用于形成PMOS晶体管，第四开口、第五开口和第六开口内的栅极结构用于形成NMOS晶体管。其中，第二开口内比第一开口内多一层第一P型功函数层111，由第二开口形成的PMOS晶体管阈值电压高于第一开口形成的PMOS晶体管；第一开口内比第三开口内多一层第二P型功函数层112，由第一开口形成的PMOS晶体管阈值电压高于第三开口形成的PMOS晶体管。其次，第五开口内比第四开口内多一层第一N型功函数层121，由第五开口形成的NMOS晶体管阈值电压高于第四开口形成的NMOS晶体管；第四开口内比第六开口内多一层第二N型功函数层122，由第四开口形成的NMOS晶体管阈值电压高于第六开口形成的NMOS晶体管。因此，所述三个PMOS晶体管阈值电压不同，所述三个NMOS晶体管阈值电压不同。
然而，形成图1所示的半导体器件工艺复杂。具体的，由于第一开口内不具有第一P型功函数层111，因此在六个开口内沉积第一P型功函数层之后，需要形成暴露出第一开口的第一掩膜层，以刻蚀去除第一开口内的第一P型功函数层；由于第三开口内不具有第一P型功函数层111和第二P型功函数层112，因此在六个开口内沉积第二P型功函数层之后，需要形成暴露出第三开口的第二掩膜层，以刻蚀去除第三开口内的第一P型功函数层和第二P型功函数层；由于第四开口、第五开口和第六开口内不具有第一P型功函数层111、第二P型功函数层112和第三P型功函数层113，因此在六个开口内沉积第三P型功函数层之后，需要形成暴露出第四开口、第五开口和第六开口的第三掩膜层，以刻蚀去除第四开口、第五开口和第六开口内的第三P型功函数层、第二P型功函数层、第一P型功函数层；由于第四开口内不具有第一N型功函数层121，因此在六个开口内沉积第一N型功函数层之后，需要形成暴露出第四开口的第四掩膜层，以刻蚀去除第四开口内的第一N型功函数层；由于第六开口内不具有第一N型功函数层121和第二N型功函数层122，因此在六个开口内沉积第二N型功函数层之后，需要形成暴露出第六开口的第五掩膜层，以刻蚀去除第六开口内的第一N型功函数层和第二N型功函数层。
因此，在形成图1所示的半导体器件的过程中需要进行五次形成和去除掩膜层的工艺，则所述形成工艺复杂、生产效率底下、且生成成本较高。具体的，当第一掩膜层、第二掩膜层、第三掩膜层、第四掩膜层和第五掩膜层均为图形化的光刻胶层时，则需要进行五次光刻工艺以及五次去光刻胶工艺，导致形成图1的半导体器件的过程复杂。
而且，以第一开口为例，所述第一开口内自栅介质层102表面至开口顶部至少具有第二P型功函数层112、第三P型功函数层113、第一N型功函数层121、第二N型功函数层122、第三N型功函数层123和金属栅130，因此要求所述第一开口的工艺窗口较大，以满足填充多层材料的要求，继而导致所形成的栅极结构的特征尺寸(Critical Dimension，简称CD)较大，不利于缩小晶体管的尺寸。
为了缩小晶体管的尺寸，还能够将鳍式晶体管引入多阈值电压晶体管的制造。然而，即使基于鳍式晶体管的制程来制造多阈值电压晶体管，所形成的多阈值鳍式晶体管的特征尺寸缩小依旧有限。
为了解决上述问题，本发明提供一种多阈值电压鳍式晶体管的形成方法，包括：提供衬底，所述衬底包括第一N型阈值区、第二N型阈值区、第一P型阈值区和第二P型阈值区，所述第一N型阈值区、第二N型阈值区、第一P型阈值区和第二P型阈值区的衬底表面分别具有鳍部；在所述衬底表面形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁，且所述隔离层表面低于所述鳍部的顶部表面；在所述隔离层和鳍部表面形成介质层，所述第一N型阈值区的介质层内具有横跨所述鳍部的第一沟槽，所述第二N型阈值区的介质层内具有横跨所述鳍部的第二沟槽，所述第一P型阈值区的介质层内具有横跨所述鳍部的第三沟槽，所述第二P型阈值区的介质层内具有横跨所述鳍部的第四沟槽，所述第一沟槽、第二沟槽、第三沟槽和第四沟槽分别暴露出部分鳍部的侧壁和顶部表面；在所述第一沟槽、第二沟槽、第三沟槽和第四沟槽底部的隔离层和鳍部上形成栅介质层；在所述第三沟槽内的栅介质层表面形成第一P型功函数层；在所述第一P型功函数层表面以及第一沟槽、第二沟槽和第四沟槽内的栅介质层表面形成第二P型功函数层；在所述第一沟槽内的第二P型功函数层上形成第一N型功函数层；在所述第一N型功函数层以及第二沟槽、第三沟槽和第四沟槽内的第二P型功函数层上形成第二N型功函数层；在所述第一沟槽、第二沟槽、第三沟槽和第四沟槽内的第二N型功函数层表面形成分别填充满所述第一沟槽、第二沟槽、第三沟槽和第四沟槽的栅极层。
其中，在第一沟槽、第二沟槽、第三沟槽和第四沟槽内形成第二P型功函数层之前，在第三沟槽内形成第一P型功函数层，从而能够使第三沟槽内的功函数值大于第四沟槽内的功函数值，则第一P型阈值区和第二P型阈值区内形成的鳍式晶体管的阈值电压不同。在第一沟槽、第二沟槽、第三沟槽和第四沟槽内形成第二N型功函数层之前，在第一沟槽内形成第一N型功函数层，从而能够使第一沟槽内的功函数值小于第二沟槽内的功函数值，则第一N型阈值区和第二N型阈值区内形成的鳍式晶体管的阈值电压不同。由此能够形成多阈值电压的P型鳍式晶体管和N型鳍式晶体管，而且所述形成工艺简单，避免了多次光刻和刻蚀工艺造成的器件形貌和尺寸不可控问题，以及工艺步骤过多而在器件内部产生缺陷等问题。而且，由于光刻和刻蚀工艺的次数减少，能够相应减小第一沟槽、第二沟槽、第三沟槽和第四沟槽的尺寸，从而有利于缩小鳍式晶体管的尺寸。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图11是本发明实施例的多阈值电压鳍式晶体管的形成过程的剖面结构示意图。
请参考图2，提供衬底200，所述衬底200包括第一N型阈值区210、第二N型阈值区220、第一P型阈值区230和第二P型阈值区240，所述第一N型阈值区210、第二N型阈值区220、第一P型阈值区230和第二P型阈值区240的衬底200表面分别具有鳍部201。
在本实施例中，所述第一P型阈值区230用于形成第一PMOS鳍式晶体管，所述第二P型阈值区240用于形成第二PMOS鳍式晶体管，且所述第二PMOS鳍式晶体管的阈值电压大于第一PMOS鳍式晶体管的阈值电压。所述第一N型阈值区210用于形成第一NMOS鳍式晶体管，所述第二N型阈值区220用于形成第二NMOS鳍式晶体管，且所述第二NMOS鳍式晶体管的阈值电压大于第一NMOS鳍式晶体管的阈值电压。
所述衬底200和鳍部201的形成步骤包括：提供半导体基底；在所述半导体基底的部分表面形成掩膜层，所述掩膜层覆盖需要形成鳍部201的对应位置和形状；以所述掩膜层为掩膜，刻蚀所述半导体基底，形成所述衬底200和鳍部201。
所述半导体基底为硅衬底、锗衬底和硅锗衬底。在本实施例中，所述半导体基底为单晶硅衬底，即所述鳍部201和衬底200的材料为单晶硅。
所述掩膜层的形成步骤包括：在所述半导体基底表面形成掩膜材料膜；在所述掩膜材料膜表面形成第三图形化层；以第三图形化层为掩膜刻蚀所述掩膜材料膜直至暴露出半导体基底表面为止，形成所述掩膜层。在本实施例中，在形成所述鳍部201之后去除所述掩膜层。在其它实施例中，在后续形成隔离层之后去除所述掩膜层。
在一实施例中，所述第三图形化层为图形化的光刻胶层，所述第三图形化层采用涂布工艺和光刻工艺形成。在另一实施例中，为了缩小所述鳍部201的特征尺寸、以及相邻鳍部201之间的距离，所述第三图形化层采用多重图形化掩膜工艺形成。所述多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned Double Patterned，SaDP)工艺、自对准三重图形化(Self-alignedTriple Patterned)工艺、或自对准四重图形化(Self-aligned Double DoublePatterned，SaDDP)工艺。
刻蚀所述半导体基底的工艺为各向异性的干法刻蚀工艺。所述鳍部201的侧壁相对于衬底200的表面垂直或倾斜，且当所述鳍部201的侧壁相对于衬底200表面倾斜时，所述鳍部201的底部尺寸大于顶部尺寸。在本实施例中，所述鳍部201的侧壁相对于衬底200表面倾斜。
所述第一N型阈值区210和第二N型阈值区220的鳍部201和衬底200内还具有第一阱区，所述第一阱区内掺杂有P型离子；所述第一P型阈值区230和第二P型阈值区的鳍部201和衬底200内还具有第二阱区，所述第二阱区内掺杂有N型离子。所述第一阱区和第二阱区采用离子注入工艺形成，所述第一阱区和第二阱区能够在形成所述鳍部201之前或之后形成。
在另一实施例中，所述鳍部201通过刻蚀形成于衬底200表面的半导体层形成；所述半导体层采用选择性外延沉积工艺形成于所述衬底200表面。所述衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。所述半导体层的材料为硅、锗、碳化硅或硅锗，即所形成的鳍部201材料能够为硅、锗、碳化硅或硅锗。
在一实施例中，在后续形成所述隔离层之前，还包括在所述衬底200和鳍部201表面形成衬垫氧化层。所述衬垫氧化层的形成工艺为原位蒸汽生成(In-Situ Steam Generation，简称ISSG)工艺。所述原位蒸汽生成工艺的参数包括：温度为700℃～1200℃，气体包括氢气和氧气，氧气流量为1slm～50slm，氢气流量为1slm～10slm，时间为20秒钟～10分钟。
在本实施例中，所述第一P型阈值区230内的鳍部201包括第一鳍部和第二鳍部。在所述第一鳍部内掺杂第一阈值调节离子；在所述第二鳍部内掺杂第二阈值调节离子。通过掺杂第一阈值调节离子和第二阈值调节离子，使基于第一鳍部形成的鳍式晶体管的阈值电压、低于基于第二鳍部形成的鳍式晶体管的阈值电压。
所述第一N型阈值区210内的鳍部201包括第三鳍部和第四鳍部。在所述第三鳍部内掺杂第三阈值调节离子；在所述第四鳍部内掺杂第四阈值调节离子。通过掺杂第三阈值调节离子和第四阈值调节离子，使基于第三鳍部形成的鳍式晶体管的阈值电压、低于基于第四鳍部形成的鳍式晶体管的阈值电压。
请参考图3，在所述衬底200表面形成隔离层202，所述隔离层202覆盖所述鳍部201的部分侧壁，且所述隔离层202表面低于所述鳍部201的顶部表面。
所述隔离层202的形成步骤包括：在所述衬底200和鳍部201表面形成隔离膜；平坦化所述隔离膜；在平坦化所述隔离膜之后，回刻蚀所述隔离膜直至暴露出部分鳍部201侧壁为止。
在本实施例中，所述隔离层202的材料为氧化硅；所述隔离层202的厚度是所述鳍部201高度的1/4～1/2。所述隔离膜的形成工艺为流体化学气相沉积工艺(FCVD，Flowable Chemical Vapor Deposition)。在其它实施例中，所述隔离膜还能够采用其它化学气相沉积工艺或物理气相沉积工艺形成；所述其它化学气相沉积工艺包括等离子体增强化学气相沉积工艺(PECVD)或高深宽比化学气相沉积工艺(HARP)。
在本实施例中，所述流体化学气相沉积工艺的步骤包括：在所述衬底200和鳍部201表面形成前驱介质膜；进行退火工艺，使前驱介质膜固化，形成所述隔离膜。所述前驱介质膜的材料为含硅的可流动材料；所述可流动材料能够为含Si-H键、Si-N键和Si-O键中的一种或多种聚合的聚合体。所述前驱介质膜的形成工艺参数包括：工艺温度为60℃～70℃，本实施例中为65℃。
所述流体化学气相沉积工艺中的退火工艺能够为湿法退火工艺或干法退火工艺；所述退火工艺的参数包括：温度小于或等于600℃，退火气体包括H2、O2、N2、Ar和He中的一种或多种组合，退火时间为5秒～1分钟。其中，当退火气体包括H2和O2时，所述退火工艺为湿法退火工艺。
所述平坦化工艺为化学机械抛光工艺(CMP)。回刻蚀所述隔离膜的工艺为各向同性的干法刻蚀工艺、各向异性的干法刻蚀工艺或湿法刻蚀工艺。在一实施例中，在形成所述隔离层202之后，去除暴露出的衬垫氧化层。
请参考图4，在所述隔离层202和鳍部201表面形成介质层203，所述第一N型阈值区210的介质层203内具有横跨所述鳍部201的第一沟槽211，所述第二N型阈值区220的介质层203内具有横跨所述鳍部201的第二沟槽221，所述第一P型阈值区230的介质层203内具有横跨所述鳍部201的第三沟槽231，所述第二P型阈值区240的介质层203内具有横跨所述鳍部201的第四沟槽241，所述第一沟槽211、第二沟槽221、第三沟槽231和第四沟槽241分别暴露出部分鳍部201的侧壁和顶部表面。
所述介质层203的形成步骤包括：在所述隔离层202和鳍部201表面形成分别横跨所述第一N型阈值区210、第二N型阈值区220、第一P型阈值区230和第二P型阈值区240鳍部201的伪栅层，所述伪栅层覆盖在部分所述鳍部201的侧壁和顶部上；在所述隔离层202和鳍部201表面形成介质层203，所述介质层203覆盖所述伪栅层的侧壁，且所述介质层203暴露出所述伪栅层顶部；去除所述伪栅层，形成所述第一沟槽211、第二沟槽221、第三沟槽231和第四沟槽241。
在本实施例中，所述伪栅层同时横跨第一N型阈值区210、第二N型阈值区220、第一P型阈值区230和第二P型阈值区240内的鳍部201，所形成的第一沟槽211、第二沟槽221、第三沟槽231和第四沟槽241相互贯通。
所述伪栅层的材料为多晶硅。所述伪栅层的形成步骤包括：在所述隔离层202表面和鳍部201表面形成伪栅极膜；对所述伪栅极膜进行平坦化；在所述平坦化工艺之后，在所述伪栅极膜表面形成第四图形化层，所述第四图形化层覆盖需要形成伪栅层的位置和形状；以所述第四图形化层为掩膜，刻蚀所述伪栅极膜，直至暴露出隔离层202和鳍部201表面为止，形成伪栅层。
在一实施例中，在形成伪栅层之前，在所述隔离层202和鳍部201表面形成伪栅介质层；在去除所述伪栅层之后，去除所述第一沟槽211、第二沟槽221、第三沟槽231和第四沟槽241底部的伪栅介质层。
在一实施例中，在刻蚀所述伪栅极膜之后，刻蚀所述伪栅介质层，直至暴露出鳍部201和隔离层202表面为止。在另一实施例中，在刻蚀所述伪栅极膜之后，不刻蚀所述伪栅介质层。
所述伪栅介质层的材料为氧化硅；所述伪栅介质层的形成工艺为原子层沉积工艺或化学气相沉积工艺；所述伪栅介质层的厚度为5埃～15埃。在本实施例中，所述伪栅介质层的厚度为10埃。所述伪栅介质层用于在后续去除伪栅层时，保护鳍部201表面。
在本实施例中，还包括在所述伪栅层的侧壁表面形成侧墙；在所述伪栅层和侧墙两侧的鳍部201内形成源区和漏区。
所述侧墙的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种组合。所述侧墙的形成步骤包括：采用沉积工艺在所述保护层和伪栅层表面形成侧墙膜；回刻蚀所述侧墙膜直至暴露出鳍部201表面为止，形成侧墙。
在一实施例中，所述源区和漏区以离子注入工艺形成。在另一实施例中，所述源区和漏区的形成步骤还包括：在所述伪栅层和侧墙两侧的鳍部201内形成凹槽；采用选择性外延沉积工艺在所述凹槽内形成应力层；在所述应力层内掺杂离子，形成源区和漏区。所述掺杂工艺为离子注入工艺、原位掺杂工艺中的一种或两种组合。
在第一P型阈值区域230和第二P型阈值区240内，所述应力层的材料为硅锗，所述应力层内掺杂的离子为P型离子，且所述应力层为Σ型应力层。在第一N型阈值区域210和第二N型阈值区220内，所述应力层的材料为碳化硅，所述应力层内掺杂的离子为N型离子。
具体的，所述介质层203的形成步骤包括：在所述隔离层202、鳍部201和伪栅层的表面形成介质膜；平坦化所述介质膜直至暴露出所述伪栅层的顶部表面为止，形成所述介质层203。
所述介质膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。所述介质层203的材料为氧化硅、氮化硅、氮氧化硅、低k介质材料(介电系数为大于或等于2.5、小于3.9，例如多孔氧化硅、或多孔氮化硅)或超低k介质材料(介电系数小于2.5，例如多孔SiCOH)。
在本实施例中，所述介质层203的材料为氧化硅；所述介质膜的形成工艺为流体化学气相沉积(Flowable Chemical Vapor Deposition，简称FCVD)工艺、高密度等离子沉积(High Density Plasma，简称HDP)工艺、等离子体增强沉积工艺中的一种或多种。
在去除所述伪栅层之后，去除第一沟槽211、第二沟槽221、第三沟槽231和第四沟槽241底部的伪栅介质层。去除所述伪栅层的工艺为干法刻蚀工艺和湿法刻蚀工艺中的一种或两种组合；其中，所述干法刻蚀工艺为各向同性的干法刻蚀工艺。
在本实施例中，所述伪栅层的材料为多晶硅，去除所述伪栅层的工艺为等离子体干法刻蚀工艺；所述等离子体干法刻蚀工艺的参数包括：气体包括碳氟气体、HBr和Cl2中的一种或两种、以及载气，所述碳氟气体包括CF4、CHF3、CH2F2或CH3F，所述载气为惰性气体，例如He，气体流量为50sccm～400sccm，压力为3毫托～8毫托。在另一实施例中，去除所述伪栅层的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺的刻蚀液为氢氟酸溶液。
在本实施例中，所述伪栅介质层的材料为氧化硅，去除所述伪栅介质层的工艺为湿法刻蚀工艺或各向同性的干法刻蚀工艺。当采用湿法刻蚀工艺去除所述伪栅介质层时，所述湿法刻蚀工艺的刻蚀液为氢氟酸溶液。当采用各向同性的干法刻蚀工艺去除所述伪栅介质层时，所述各向同性的干法刻蚀工艺能够为SICONI工艺。
请参考图5，在所述第一沟槽211、第二沟槽221、第三沟槽231和第四沟槽241底部的隔离层202和鳍部201上形成栅介质层204。
在本实施例中，在形成所述栅介质层204之前，在所述第一沟槽211、第二沟槽221、第三沟槽231和第四沟槽241底部暴露出的鳍部201侧壁和顶部表面形成栅氧层205。所述栅氧层205的材料为氧化硅；所述栅氧层205的厚度为3纳米～10纳米；所述栅氧层205的形成工艺为原位蒸汽生成工艺、热氧化工艺或湿法氧化工艺。
所述栅介质层204的材料为高K介质材料。所述高K介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。所述栅介质层204的形成工艺为化学气相沉积工艺或原子层沉积工艺。所述栅介质层204的厚度为5埃～10埃。
在本实施例中，在形成所述栅介质层204之后，还包括进行退火工艺；所述退火工艺为尖峰退火或激光退火。所述退火工艺用于减少或消除鳍部201、栅介质层204和栅氧层205内的缺陷或杂质，提高所述鳍部201、栅介质层204和栅氧层205的质量。此外，所述退火工艺还能够用于激活源区和漏区内的掺杂离子。
请参考图6，在所述第三沟槽231内的栅介质层204表面形成第一P型功函数层232。
所述第一P型功函数层232的材料为P型功函数材料，用于降低PMOS晶体管的阈值电压。
所述第一P型功函数层232的形成步骤包括：在所述第一沟槽211、第二沟槽221、第三沟槽231和第四沟槽241内的栅介质层204表面形成第一P型功函数膜；在所述第一P型功函数膜表面形成第一图形化层，所述第一图形化层覆盖第三沟槽231内的第一P型功函数膜；以所述第一图形化层为掩膜，刻蚀所述第一P型功函数膜，直至暴露出所述栅介质层204表面为止，形成所述第一P型功函数层232；在刻蚀所述第一P型功函数膜之后，去除所述第一图形化层。
在本实施例中，所述第一P型功函数层232的材料为TiN。在其它实施例中，所述第一P型功函数层232的材料还能够为TaC、MoN或TaN。所述第一P型功函数层232的厚度为
所述第一P型功函数膜的形成工艺为化学气相沉积工艺或原子层沉积工艺；在本实施例中，所述第一P型功函数膜的形成工艺为原子层沉积工艺。所述第一图形化层包括图形化的光刻胶层；所述图形化的光刻胶层采用涂布工艺和光刻工艺形成。在形成所述图形化的光刻胶层之前，还能够在所述第一沟槽211、第二沟槽221、第三沟槽231和第四沟槽241内形成抗反射层，所述抗反射层的表面平坦。去除所述第一图形化层的工艺包括湿法刻蚀工艺或灰化工艺。
刻蚀所述第一P型功函数膜的工艺为各向同性的干法刻蚀工艺；由于所述各向同性的干法刻蚀工艺在各个方向上的刻蚀速率相同或相近，从而能够同时去除覆盖所述鳍部201侧壁和顶部的部分第一P型功函数膜。由于所述栅介质层204与所述第一P型功函数膜的材料不同，所述栅介质层204与所述第一P型功函数膜之间的刻蚀选择比较大，能够使所述刻蚀工艺停止于所述栅介质层204表面，且所述刻蚀工艺对所述栅介质层204的损伤较小。
所述第一P型功函数层232与后续形成的第二P型功函数层共同作为第一P型阈值区230的功函数层，而所述第二P阈值区240仅以后续形成的第二P型功函数层作为功函数层，因此，在第一P型阈值区230形成的PMOS晶体管阈值电压低于在第二P型阈值区240形成的PMOS晶体管。
请参考图7，在所述第一P型功函数层232表面以及第一沟槽211、第二沟槽221和第四沟槽241内的栅介质层204表面形成第二P型功函数层206。
所述第二P型功函数层206用于调节第一P型阈值区230和第二P型阈值区240形成的PMOS晶体管的阈值电压。在第一P型阈值区230内，所述第一P型功函数层232与第二P型功函数层206共同作为PMOS晶体管的功函数层，并用于降低PMOS晶体管的阈值电压。在第二P型阈值区240内，所述第二P型功函数层206作为PMOS晶体管的功函数层。由于第一P型阈值区230比第二P型阈值区240多一层第一P型功函数层232，因此，所述第一P型阈值区230形成的PMOS晶体管阈值电压较低，而第二P型阈值240形成的PMOS晶体管的阈值电压较高。
在第一N型阈值区210和第二N型阈值区220内，后续需要形成第二N型功函数层，通过调节所述第二N型功函数层的材料和厚度，能够将所述第一P型功函数层232的作用抵消，进而调节第一N型阈值区210和第二N型阈值区220形成的NMOS晶体管的阈值电压。
所述第二P型功函数层206的材料为P型功函数材料。在本实施例中，所述第二P型功函数层206的材料为TiN。在其它实施例中，所述第二P型功函数层206的材料还能够为TaC、MoN或TaN。所述第二P型功函数层206的厚度为所述第二P型功函数层206的形成工艺为化学气相沉积工艺或原子层沉积工艺；在本实施例中，所述第二P型功函数层206的形成工艺为原子层沉积工艺。
请参考图8，在形成所述第二P型功函数层206之后，在所述第一沟槽211、第二沟槽221、第三沟槽231和第四沟槽241内的第二P型功函数层206表面形成阻挡层207。
所述阻挡层207用于在后续刻蚀形成第一N型功函数层时，作为刻蚀停止层，避免刻蚀形成第一N型功函数层的工艺对第二P型功函数层206的表面造成损伤。
所述阻挡层207的材料与后续形成的第一N型功函数层的材料不同，以此提高所述阻挡层207与第一N型功函数层之间的刻蚀选择比，使所述阻挡层207能够作为刻蚀停止层，且使刻蚀形成第一N型功函数层的工艺对阻挡层207的损伤较小。
在本实施例中，所述阻挡层207的材料为TaN。所述阻挡层207的厚度为所述第二P型功函数层206的形成工艺为化学气相沉积工艺或原子层沉积工艺；在本实施例中，所述第二P型功函数层206的形成工艺为原子层沉积工艺。
请参考图9，在所述第一沟槽211内的第二P型功函数层206上形成第一N型功函数层212。
所述第一N型功函数层212的材料为N型功函数材料，用于降低NMOS晶体管的阈值电压。
所述第一N型功函数层212的形成步骤包括：在所述第一沟槽211、第二沟槽221、第三沟槽231和第四沟槽241内的阻挡层207表面形成第一N型功函数膜；在所述第一N型功函数膜表面形成第二图形化层，所述第二图形化层覆盖第一沟槽211内的第一N型功函数膜；以所述第二图形化层为掩膜，刻蚀所述第一N型功函数膜，直至暴露出所述阻挡层207表面为止，形成第一N型功函数层212。
在本实施例中，所述第一N型功函数层212的材料为TiAlC。在所述第一N型功函数层212的材料中，C离子能够用于阻止Al离子的扩散，避免所述第一N型功函数层212的材料对栅介质层204造成污染。
在其它实施例中，所述第一N型功函数层212的材料还能够为TiAl、TaN或Ta。所述第一N型功函数层212的厚度为
所述第一N型功函数膜的形成工艺为化学气相沉积工艺或原子层沉积工艺；在本实施例中，所述第一N型功函数膜的形成工艺为原子层沉积工艺。所述第一图形化层包括图形化的光刻胶层；所述图形化的光刻胶层采用涂布工艺和光刻工艺形成。在形成所述图形化的光刻胶层之前，还能够在所述第一沟槽211、第二沟槽221、第三沟槽231和第四沟槽241内形成抗反射层，所述抗反射层的表面平坦。去除所述第二图形化层的工艺包括湿法刻蚀工艺或灰化工艺。
刻蚀所述第一N型功函数膜的工艺为各向同性的干法刻蚀工艺；由于所述各向同性的干法刻蚀工艺在各个方向上的刻蚀速率相同或相近，从而能够同时去除覆盖所述鳍部201侧壁和顶部的部分第一N型功函数膜。由于所述阻挡层207与所述第一N型功函数膜的材料不同，所述阻挡层207与所述第一N型功函数膜之间的刻蚀选择比较大，能够使所述刻蚀工艺停止于所述阻挡层207表面，且所述刻蚀工艺对所述阻挡层207的损伤较小。
所述第一N型功函数层212与后续形成的第二N型功函数层共同作为第一N型阈值区210的功函数层，而所述第二N阈值区220以后续形成的第二N型功函数层作为功函数层，因此，在第一N型阈值区210形成的NMOS晶体管阈值电压低于在第二N型阈值区220形成的NMOS晶体管。
请参考图10，在所述第一N型功函数层212以及第二沟槽221、第三沟槽231和第四沟槽241内的第二P型功函数层206上形成第二N型功函数层208。
所述第二N型功函数层208用于调节第一N型阈值区210和第二N型阈值区220形成的NMOS晶体管的阈值电压。在第一N型阈值区210内，所述第一N型功函数层212与第二N型功函数层208共同作为NMOS晶体管的功函数层，并用于降低MMOS晶体管的阈值电压。在第二N型阈值区220内，所述第二N型功函数层208作为NMOS晶体管的功函数层。由于第一N型阈值区210比第二N型阈值区220多一层第一N型功函数层212，因此，所述第一N型阈值区210形成的NMOS晶体管阈值电压较低，而第二N型阈值区220形成的NMOS晶体管的阈值电压较高。
在第一N型阈值区210和第二N型阈值区220内，后续需要形成第二N型功函数层，通过调节所述第二N型功函数层的材料和厚度，能够将所述第一P型功函数层232的作用抵消，进而调节第一N型阈值区210和第二N型阈值区220形成的NMOS晶体管的阈值电压。
所述第二N型功函数层208的材料为N型功函数材料。在本实施例中，所述第二N型功函数层208的材料为TiAlC。在其它实施例中，所述第二N型功函数层208的材料还能够为TiAl、TaN或Ta。所述第二N型功函数层208的厚度为所述第二N型功函数层208的形成工艺为化学气相沉积工艺或原子层沉积工艺；在本实施例中，所述第二N型功函数层208的形成工艺为原子层沉积工艺。
请参考图11，在所述第一沟槽211(如图10所示)、第二沟槽221(如图10所示)、第三沟槽231(如图10所示)和第四沟槽241(如图10所示)内的第二N型功函数层208表面形成分别填充满所述第一沟槽211、第二沟槽221、第三沟槽231和第四沟槽241的栅极层209。
所述栅极层209的形成步骤包括：在所述介质层203上和第一沟槽211、第二沟槽221、第三沟槽231和第四沟槽241内的第二N型功函数层208表面形成栅极膜，所述栅极膜填充满所述第一沟槽211、第二沟槽221、第三沟槽231和第四沟槽241；平坦化所述栅极膜直至暴露出所述介质层203表面为止，形成所述栅极层209。
所述栅极层209的材料为钨、铝或铜。所述栅极膜的形成工艺包括化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺、电镀工艺或化学镀工艺。平坦化所述栅极膜的工艺为化学机械抛光工艺(CMP)；在本实施例中，所述化学机械抛光工艺还用于去除位于介质层203顶部表面的第二N型功函数层208、阻挡层207、第二P型功函数层206和栅介质层204。
综上，本实施例中，在第一沟槽、第二沟槽、第三沟槽和第四沟槽内形成第二P型功函数层之前，在第三沟槽内形成第一P型功函数层，从而能够使第三沟槽内的功函数值大于第四沟槽内的功函数值，则第一P型阈值区和第二P型阈值区内形成的鳍式晶体管的阈值电压不同。在第一沟槽、第二沟槽、第三沟槽和第四沟槽内形成第二N型功函数层之前，在第一沟槽内形成第一N型功函数层，从而能够使第一沟槽内的功函数值小于第二沟槽内的功函数值，则第一N型阈值区和第二N型阈值区内形成的鳍式晶体管的阈值电压不同。由此能够形成多阈值电压的P型鳍式晶体管和N型鳍式晶体管，而且所述形成工艺简单，避免了多次光刻和刻蚀工艺造成的器件形貌和尺寸不可控问题，以及工艺步骤过多而在器件内部产生缺陷等问题。而且，由于光刻和刻蚀工艺的次数减少，能够相应减小第一沟槽、第二沟槽、第三沟槽和第四沟槽的尺寸，从而有利于缩小鳍式晶体管的尺寸。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种多阈值电压鳍式晶体管的形成方法，其特征在于，包括：
提供衬底，所述衬底包括第一N型阈值区、第二N型阈值区、第一P型阈值区和第二P型阈值区，所述第一N型阈值区、第二N型阈值区、第一P型阈值区和第二P型阈值区的衬底表面分别具有鳍部；
在所述衬底表面形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁，且所述隔离层表面低于所述鳍部的顶部表面；
在所述隔离层和鳍部表面形成介质层，所述第一N型阈值区的介质层内具有横跨所述鳍部的第一沟槽，所述第二N型阈值区的介质层内具有横跨所述鳍部的第二沟槽，所述第一P型阈值区的介质层内具有横跨所述鳍部的第三沟槽，所述第二P型阈值区的介质层内具有横跨所述鳍部的第四沟槽，所述第一沟槽、第二沟槽、第三沟槽和第四沟槽分别暴露出部分鳍部的侧壁和顶部表面；
在所述第一沟槽、第二沟槽、第三沟槽和第四沟槽底部的隔离层和鳍部上形成栅介质层；
在所述第三沟槽内的栅介质层表面形成第一P型功函数层；
在所述第一P型功函数层表面以及第一沟槽、第二沟槽和第四沟槽内的栅介质层表面形成第二P型功函数层；
在所述第一沟槽内的第二P型功函数层上形成第一N型功函数层；
在所述第一N型功函数层以及第二沟槽、第三沟槽和第四沟槽内的第二P型功函数层上形成第二N型功函数层；
在所述第一沟槽、第二沟槽、第三沟槽和第四沟槽内的第二N型功函数层表面形成分别填充满所述第一沟槽、第二沟槽、第三沟槽和第四沟槽的栅极层。
2.如权利要求1所述的多阈值电压鳍式晶体管的形成方法，其特征在于，所述第一P型功函数层的材料为TiN。
3.如权利要求1所述的多阈值电压鳍式晶体管的形成方法，其特征在于，所述第一P型功函数层的形成步骤包括：在所述第一沟槽、第二沟槽、第三沟槽和第四沟槽内的栅介质层表面形成第一P型功函数膜；在所述第一P型功函数膜表面形成第一图形化层，所述第一图形化层覆盖第三沟槽内的第一P型功函数膜；以所述第一图形化层为掩膜，刻蚀所述第一P型功函数膜，直至暴露出所述栅介质层表面为止，形成所述第一P型功函数层；在刻蚀所述第一P型功函数膜之后，去除所述第一图形化层。
4.如权利要求1所述的多阈值电压鳍式晶体管的形成方法，其特征在于，所述第二P型功函数层的材料为TiN。
5.如权利要求1所述的多阈值电压鳍式晶体管的形成方法，其特征在于，还包括：在形成所述第二P型功函数层之后，形成第一N型功函数层之前，在所述第一沟槽、第二沟槽、第三沟槽和第四沟槽内的第二P型功函数层表面形成阻挡层。
6.如权利要求5所述的多阈值电压鳍式晶体管的形成方法，其特征在于，所述第一N型功函数层的形成步骤包括：在所述第一沟槽、第二沟槽、第三沟槽和第四沟槽内的阻挡层表面形成第一N型功函数膜；在所述第一N型功函数膜表面形成第二图形化层，所述第二图形化层覆盖第一沟槽内的第一N型功函数膜；以所述第二图形化层为掩膜，刻蚀所述第一N型功函数膜，直至暴露出所述阻挡层表面为止，形成第一N型功函数层。
7.如权利要求1所述的多阈值电压鳍式晶体管的形成方法，其特征在于，所述第一N型功函数层的材料为TiAlC或TiAl。
8.如权利要求1所述的多阈值电压鳍式晶体管的形成方法，其特征在于，所述第二N型功函数层的材料为TiAlC或TiAl。
9.如权利要求1所述的多阈值电压鳍式晶体管的形成方法，其特征在于，所述栅极层的形成步骤包括：在所述介质层上和第一沟槽、第二沟槽、第三沟槽和第四沟槽内的第二N型功函数层表面形成栅极膜，所述栅极膜填充满所述第一沟槽、第二沟槽、第三沟槽和第四沟槽；平坦化所述栅极膜直至暴露出所述介质层表面为止，形成所述栅极层。
10.如权利要求1所述的多阈值电压鳍式晶体管的形成方法，其特征在于，所述栅极层的材料为钨、铝或铜。
11.如权利要求1所述的多阈值电压鳍式晶体管的形成方法，其特征在于，所述第一P型阈值区内的鳍部包括第一鳍部和第二鳍部。
12.如权利要求11所述的多阈值电压鳍式晶体管的形成方法，其特征在于，在所述第一鳍部内掺杂第一阈值调节离子；在所述第二鳍部内掺杂第二阈值调节离子。
13.如权利要求1所述的多阈值电压鳍式晶体管的形成方法，其特征在于，所述第一N型阈值区内的鳍部包括第三鳍部和第四鳍部。
14.如权利要求13所述的多阈值电压鳍式晶体管的形成方法，其特征在于，在所述第三鳍部内掺杂第三阈值调节离子；在所述第四鳍部内掺杂第四阈值调节离子。
15.如权利要求1所述的多阈值电压鳍式晶体管的形成方法，其特征在于，所述栅介质层的材料为高K介质材料。
16.如权利要求1所述的多阈值电压鳍式晶体管的形成方法，其特征在于，所述介质层的形成步骤包括：在所述隔离层和鳍部表面形成分别横跨所述第一N型阈值区、第二N型阈值区、第一P型阈值区和第二P型阈值区鳍部的伪栅层，所述伪栅层覆盖在部分所述鳍部的侧壁和顶部上；在所述隔离层和鳍部表面形成介质层，所述介质层覆盖所述伪栅层的侧壁，且所述介质层暴露出所述伪栅层顶部；去除所述伪栅层，形成所述第一沟槽、第二沟槽、第三沟槽和第四沟槽。
17.如权利要求16所述的多阈值电压鳍式晶体管的形成方法，其特征在于，还包括：在形成伪栅层之前，在所述隔离层和鳍部表面形成伪栅介质层；在去除所述伪栅层之后，去除所述第一沟槽、第二沟槽、第三沟槽和第四沟槽底部的伪栅介质层。
18.如权利要求1所述的多阈值电压鳍式晶体管的形成方法，其特征在于，还包括：在形成所述栅介质层之前，在所述第一沟槽、第二沟槽、第三沟槽和第四沟槽底部暴露出的鳍部侧壁和顶部表面形成栅氧层。
19.如权利要求18所述的多阈值电压鳍式晶体管的形成方法，其特征在于，所述栅氧层的形成工艺为原位蒸汽生成工艺、热氧化工艺或湿法氧化工艺。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108807535A (zh) * 2017-05-05 2018-11-13 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
CN109273530A (zh) * 2017-07-17 2019-01-25 台湾积体电路制造股份有限公司 半导体元件结构及其制造方法
CN109309056A (zh) * 2017-07-27 2019-02-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109727977A (zh) * 2017-10-30 2019-05-07 台湾积体电路制造股份有限公司 半导体结构的切割方法及由此形成的结构
CN109904069A (zh) * 2019-03-20 2019-06-18 上海华虹宏力半导体制造有限公司 Ono介质层的形成方法
CN110581102A (zh) * 2018-06-07 2019-12-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10985075B2 (en) 2018-10-11 2021-04-20 International Business Machines Corporation Gate formation scheme for n-type and p-type transistors having separately tuned threshold voltages

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150008533A1 (en) * 2013-07-03 2015-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-port sram manufacturing
CN104616994A (zh) * 2013-11-01 2015-05-13 格罗方德半导体公司 形成具有多重功函数栅极结构的方法及所产生的产品
CN104821296A (zh) * 2014-01-30 2015-08-05 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US9178036B1 (en) * 2014-09-22 2015-11-03 Globalfoundries Inc. Methods of forming transistor devices with different threshold voltages and the resulting products

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150008533A1 (en) * 2013-07-03 2015-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-port sram manufacturing
CN104616994A (zh) * 2013-11-01 2015-05-13 格罗方德半导体公司 形成具有多重功函数栅极结构的方法及所产生的产品
CN104821296A (zh) * 2014-01-30 2015-08-05 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US9178036B1 (en) * 2014-09-22 2015-11-03 Globalfoundries Inc. Methods of forming transistor devices with different threshold voltages and the resulting products

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108807535B (zh) * 2017-05-05 2021-07-13 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
CN108807535A (zh) * 2017-05-05 2018-11-13 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
CN109273530A (zh) * 2017-07-17 2019-01-25 台湾积体电路制造股份有限公司 半导体元件结构及其制造方法
CN109273530B (zh) * 2017-07-17 2022-06-14 台湾积体电路制造股份有限公司 半导体元件结构及其制造方法
CN109309056A (zh) * 2017-07-27 2019-02-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109727977A (zh) * 2017-10-30 2019-05-07 台湾积体电路制造股份有限公司 半导体结构的切割方法及由此形成的结构
CN109727977B (zh) * 2017-10-30 2020-12-22 台湾积体电路制造股份有限公司 半导体结构的切割方法及由此形成的结构
US11502076B2 (en) 2017-10-30 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby
US11894370B2 (en) 2017-10-30 2024-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby
US12132050B2 (en) 2017-10-30 2024-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby
CN110581102A (zh) * 2018-06-07 2019-12-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110581102B (zh) * 2018-06-07 2021-11-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10985075B2 (en) 2018-10-11 2021-04-20 International Business Machines Corporation Gate formation scheme for n-type and p-type transistors having separately tuned threshold voltages
US11031301B2 (en) 2018-10-11 2021-06-08 International Business Machines Corporation Gate formation scheme for n-type and p-type transistors having separately tuned threshold voltages
CN109904069A (zh) * 2019-03-20 2019-06-18 上海华虹宏力半导体制造有限公司 Ono介质层的形成方法

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