CN106776376B - 缓冲存储器管理方法、存储器控制电路单元及存储装置 - Google Patents
缓冲存储器管理方法、存储器控制电路单元及存储装置 Download PDFInfo
- Publication number
- CN106776376B CN106776376B CN201510820913.2A CN201510820913A CN106776376B CN 106776376 B CN106776376 B CN 106776376B CN 201510820913 A CN201510820913 A CN 201510820913A CN 106776376 B CN106776376 B CN 106776376B
- Authority
- CN
- China
- Prior art keywords
- area
- cache unit
- mapping table
- logical address
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
- G06F12/0873—Mapping of cache memory to specific storage devices or parts thereof
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
- G06F12/0871—Allocation or management of cache space
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Abstract
本发明提供一种缓冲存储器管理方法、存储器控制电路单元及存储装置。此方法包括：在缓冲存储器划分出第一区域与第二区域以暂存多个逻辑地址‑物理地址映射表，并且对第一区域执行回存操作。此方法也包括：接收一写入指令，其中此写入指令指示的逻辑地址所属的逻辑地址‑物理地址映射表已被暂存在第一区域。此方法还包括：将此逻辑地址‑物理地址映射表复制到第二区域，并更新第二区域中的此逻辑地址‑物理地址映射表。本发明能提升将逻辑地址‑物理地址映射表从缓冲存储器回存至可复写式非易失性存储器模块时的运作效率及系统稳定性。
Description
技术领域
本发明是有关于一种缓冲存储器管理方法，且特别是有关于一种缓冲存储器管理方法、存储器控制电路单元及存储装置。
背景技术
数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。
一般来说，在使用可复写式非易失性存储器模块作为存储媒体的存储器存储装置中，通常也会配置缓冲存储器，用以暂存程序码、数据或是用于存储器存储装置在执行背景(background)工作时数据的暂存区域。例如，存储器存储装置的控制器会将逻辑地址-物理地址映射表载入至缓冲存储器以利存取数据。而当接收到写入指令而执行写入操作时，存储器存储装置的控制器会更新暂存在缓冲存储器中的逻辑地址-物理地址映射表。并且当缓冲存储器中已暂存大量的已被更新的逻辑地址-物理地址映射表时，存储器存储装置的控制器会将缓冲存储器中已被更新的逻辑地址-物理地址映射表回存至可复写式非易失性存储器模块中。由于已被更新的逻辑地址-物理地址映射表有可能不是暂存在缓冲存储器中连续的缓存单元中，而可复写式非易失性存储器模块又是以物理编程单元为最小写入单位，因此，必须将已被更新的逻辑地址-物理地址映射表先复制到缓冲存储器中的暂存区域，以集中成相当于一个物理编程单元的大小才能回存至可复写式非易失性存储器模块。然而，大量的复制操作将导致系统负载过重，回存时间过长，使整体性能下降。
此外，在将缓冲存储器中已被更新的逻辑地址-物理地址映射表被回存至可复写式非易失性存储器模块的期间，倘若又接收到写入指令而需再次更新上述正被回存的逻辑地址-物理地址映射表，此时存储器存储装置的控制器会先暂停接收此写入指令的数据及写入操作的执行。如此一来，可能发生因等待时间过长而造成写入失败的情况。因此，如何提升将逻辑地址-物理地址映射表从缓冲存储器回存至可复写式非易失性存储器模块时的运作效率及系统稳定性，为此领域技术人员所关心的议题。
发明内容
本发明提供一种缓冲存储器管理方法、存储器控制电路单元及存储装置，其能提升将逻辑地址-物理地址映射表从缓冲存储器回存至可复写式非易失性存储器模块时的运作效率及系统稳定性。
本发明的一范例实施例提出一种缓冲存储器管理方法，用于存储器存储装置的缓冲存储器。此存储器存储装置具有可复写式非易失性存储器模块。本缓冲存储器管理方法包括在缓冲存储器中划分出第一区域与第二区域，其中第一区域与第二区域分别地具有连续的多个缓存单元，并且第一区域与第二区域中的缓存单元中的至少一部分缓存单元已暂存多个逻辑地址-物理地址映射表。本缓冲存储器管理方法也包括对第一区域的缓存单元执行回存操作以将存储在第一区域的逻辑地址-物理地址映射表回存至可复写式非易失性存储器模块中。本缓冲存储器管理方法还包括从主机系统接收第一写入指令，且第一写入指令指示将第一数据写入至第一逻辑地址，并且第一逻辑地址所属的第一逻辑地址-物理地址映射表已被暂存在第一区域的缓存单元之中的第一缓存单元中。本缓冲存储器管理方法还包括写入第一数据至可复写式非易失性存储器模块，并将第一区域中的第一逻辑地址-物理地址映射表复制到第二区域中的缓存单元之中的第二缓存单元中。本缓冲存储器管理方法还包括更新暂存在第二区域中的第二缓存单元中的第一逻辑地址-物理地址映射表。
在本发明的一范例实施例中，上述更新暂存在第二区域中的第二缓存单元中的第一逻辑地址-物理地址映射表的步骤还包括将第二缓存单元标示为已更新状态，并将第二区域设定为更新区域，并且更新区域是用以暂存多个被更新的逻辑地址-物理地址映射表。
在本发明的一范例实施例中，上述的缓冲存储器管理方法还包括在第二区域的所有缓存单元都为已更新状态时，将第二区域的所有缓存单元中的逻辑地址-物理地址映射表回存至可复写式非易失性存储器模块中。
在本发明的一范例实施例中，上述的缓冲存储器管理方法还包括根据第二区域中的缓存单元的顺序，选取第二区域中的第一个缓存单元作为第二缓存单元，并设定第一指标指向第二缓存单元。再者，在将第一逻辑地址-物理地址映射表复制到第二区域中的第二缓存单元之后，设定第一指标指向第二区域的缓存单元之中的另一个缓存单元，其中此另一个缓存单元为第二缓存单元的后一个不为已更新状态的缓存单元。
在本发明的一范例实施例中，上述的缓冲存储器管理方法还包括从主机系统接收第二写入指令，且第二写入指令指示将第二数据写入至第二逻辑地址，并且第二逻辑地址所属的第二逻辑地址-物理地址映射表已被暂存在第二区域的缓存单元之中的第三缓存单元中。再者，写入第二数据至可复写式非易失性存储器模块，并更新暂存在第二区域中的第三缓存单元中的第二逻辑地址-物理地址映射表。
在本发明的一范例实施例中，上述的缓冲存储器管理方法还包括从主机系统接收第三写入指令，其中第三写入指令指示将第三数据写入至第三逻辑地址，并且第三逻辑地址所属的第三逻辑地址-物理地址映射表尚未载入至映射表区。再者，从可复写式非易失性存储器模块中载入第三逻辑地址-物理地址映射表，并且第三逻辑地址-物理地址映射表被暂存在第二区域的缓存单元之中的第四缓存单元中。此外，写入第三数据至可复写式非易失性存储器模块，并更新暂存在第二区域中的第四缓存单元中的第三逻辑地址-物理地址映射表。
本发明的一范例实施例提出一种存储器控制电路单元，用于控制可复写式非易失性存储器模块。存储器控制电路单元包括主机接口、存储器接口、缓冲存储器及存储器管理电路。主机接口电性连接至主机系统，存储器接口电性连接至可复写式非易失性存储器模块，缓冲存储器电性连接至主机接口及存储器接口，存储器管理电路电性连接至主机接口、存储器接口与缓冲存储器。存储器管理电路会在缓冲存储器中划分出第一区域与第二区域，其中第一区域与第二区域分别地具有连续的多个缓存单元，并且第一区域与第二区域中的缓存单元中的至少一部分缓存单元已暂存多个逻辑地址-物理地址映射表。再者，存储器管理电路会对第一区域的缓存单元执行回存操作以将存储在第一区域的逻辑地址-物理地址映射表回存至可复写式非易失性存储器模块中。并且，存储器管理电路更从主机系统接收第一写入指令，此第一写入指令指示将第一数据写入至第一逻辑地址，并且第一逻辑地址所属的第一逻辑地址-物理地址映射表已被暂存在第一区域的缓存单元之中的第一缓存单元中。并且，存储器管理电路更写入第一数据至可复写式非易失性存储器模块，并将第一区域中的第一逻辑地址-物理地址映射表复制到第二区域中的缓存单元之中的第二缓存单元中。此外，存储器管理电路更新暂存在第二区域中的第二缓存单元中的第一逻辑地址-物理地址映射表。
在本发明的一范例实施例中，上述的存储器管理电路还将第二缓存单元标示为已更新状态，并将第二区域设定为更新区域，并且更新区域用以暂存多个被更新的逻辑地址-物理地址映射表。
在本发明的一范例实施例中，上述的存储器管理电路还在第二区域的所有缓存单元都为已更新状态时，将第二区域的所有缓存单元中的逻辑地址-物理地址映射表回存至可复写式非易失性存储器模块中。
在本发明的一范例实施例中，上述的存储器管理电路还根据第二区域中的缓存单元的顺序，选取第二区域中的第一个缓存单元作为第二缓存单元，并设定第一指标指向第二缓存单元。再者，在将第一区域中的第一逻辑地址-物理地址映射表复制到第二区域中的第二缓存单元中之后，上述的存储器管理电路更设定第一指标指向第二区域的缓存单元之中的另一个缓存单元，且此另一个缓存单元为第二缓存单元的后一个不为已更新状态的缓存单元。
在本发明的一范例实施例中，上述的存储器管理电路还从主机系统接收第二写入指令，此第二写入指令指示将第二数据写入至第二逻辑地址，并且第二逻辑地址所属的第二逻辑地址-物理地址映射表已被暂存在第二区域的缓存单元之中的第三缓存单元中。再者，上述的存储器管理电路还用以写入第二数据至可复写式非易失性存储器模块，并更新暂存在第二区域中的第三缓存单元中的第二逻辑地址-物理地址映射表。
在本发明的一范例实施例中，上述的存储器管理电路还从主机系统接收第三写入指令，此第三写入指令指示将第三数据写入至第三逻辑地址，并且第三逻辑地址所属的第三逻辑地址-物理地址映射表尚未载入至映射表区。再者，上述的存储器管理电路更从可复写式非易失性存储器模块中载入第三逻辑地址-物理地址映射表，并且第三逻辑地址-物理地址映射表被暂存在第二区域的缓存单元之中的第四缓存单元中。此外，上述的存储器管理电路还写入第三数据至可复写式非易失性存储器模块，并更新暂存在第二区域中的第四缓存单元中的第三逻辑地址-物理地址映射表。
本发明的一范例实施例提出一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及上述的存储器控制电路单元。连接接口单元电性连接至主机系统，存储器控制电路单元电性连接至连接接口单元与可复写式非易失性存储器模块，并且包括缓冲存储器。
基于上述，本发明范例实施例所提出的存储器控制电路单元、存储器存储装置及其使用的缓冲存储器管理方法能够有效节省将逻辑地址-物理地址映射表回存至可复写式非易失性存储器模块的时间，并在回存期间持续接收来自主机系统的写入数据，可提升整体系统的运作效率及稳定性。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是根据一范例实施例所示出的主机系统与存储器存储装置的示意图；
图2是根据一范例实施例所示出的电脑、输入/输出装置与存储器存储装置的示意图；
图3是根据本发明范例实施例所示出的主机系统与存储器存储装置的示意图；
图4是根据一范例实施例所示出的存储器存储装置的概要方块图；
图5是根据一范例实施例所示出的存储器控制电路单元的概要方块图；
图6与图7是根据一范例实施例所示出的管理物理擦除单元的范例示意图；
图8是根据一范例实施例所示出的缓冲存储器的示意图；
图9A～9F是根据一范例实施例所示出的缓冲存储器管理方法的示意图；
图10A～10D是根据另一范例实施例所示出的缓冲存储器管理方法的示意图；
图11A及11B是根据一范例实施例所示出的缓冲存储器管理方法的流程图。
附图标记说明：
10：存储器存储装置；
11：主机系统；
12：电脑；
13：输入/输出装置；
122：微处理器；
124：随机存取存储器(RAM)；
126：系统总线；
128：数据传输接口；
21：鼠标；
22：键盘；
23：显示器；
24：打印机；
25：随身碟；
26：记忆卡；
27：固态硬盘；
31：数码相机；
32：SD卡；
33：MMC卡；
34：记忆棒；
35：CF卡；
36：嵌入式存储装置；
402：连接接口单元；
404：存储器控制电路单元；
406：可复写式非易失性存储器模块；
410(0)～410(N)：物理擦除单元；
502：存储器管理电路；
504：主机接口；
506：存储器接口；
508：缓冲存储器；
510：电源管理电路；
512：错误检查与校正电路；
602：数据区；
604：闲置区；
606：系统区；
608：取代区；
LBA(0)～LBA(H)：逻辑单元；
LZ(0)～LZ(M)：逻辑区域；
810(1-0)～810(1-n)、810(2-0)～810(2-n)：缓存单元；
MTZ：映射表区；
Z1：第一区域；
Z2：第二区域；
P1：第一指标；
P2：第二指标；
MT(0)～MT(2n)、MT(k)、MT(k)’、MT(s)、MT(x)：逻辑地址-物理地址映射表；
S1101、S1103、S1105、S1107、S1109、S1111、S1113、S1115、S1117、S1119、S1121、S1123、S1125、S1127、S1129：缓冲存储器管理方法的步骤。
具体实施方式
一般而言，存储器存储装置(也称，存储器存储系统)包括可复写式非易失性存储器模块与控制器(也称，控制电路单元)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
图1是根据一范例实施例所示出的主机系统与存储器存储装置的示意图，且图2是根据一范例实施例所示出的电脑、输入/输出装置与存储器存储装置的示意图。
请参照图1，主机系统11一般包括电脑12与输入/输出(input/output,简称：I/O)装置13。电脑12包括微处理器122、随机存取存储器(random access memory,简称：RAM)124、系统总线126与数据传输接口128。输入/输出装置13包括如图2的鼠标21、键盘22、显示器23与打印机24。必须了解的是，图2所示的装置非限制输入/输出装置13，输入/输出装置13可还包括其他装置。
在本范例实施例中，存储器存储装置10是通过数据传输接口128与主机系统11的其他元件电性连接。通过微处理器122、随机存取存储器124与输入/输出装置13的运作可将数据写入至存储器存储装置10或从存储器存储装置10中读取数据。例如，存储器存储装置10可以是如图2所示的随身碟25、记忆卡26或固态硬盘(Solid State Drive,简称：SSD)27等的可复写式非易失性存储器存储装置。
图3是根据本发明范例实施例所示出的主机系统与存储器存储装置的示意图。
一般而言，主机系统11为可实质地与存储器存储装置10配合以存储数据的任意系统。虽然在本范例实施例中，主机系统11是以电脑系统来做说明，然而，在另一范例实施例中主机系统11可以是数码相机、摄影机、通信装置、音频播放器或视频播放器等系统。例如，在主机系统为图3中的数码相机(摄影机)31时，可复写式非易失性存储器存储装置则为其所使用的SD卡32、MMC卡33、记忆棒(memory stick)34、CF卡35或嵌入式存储装置36(如图3所示)。嵌入式存储装置36包括嵌入式多媒体卡(Embedded MMC,简称：eMMC)、通用快闪存储器(Universal Flash Storage,简称：UFS)。值得一提的是，嵌入式多媒体卡或通用快闪存储器是直接电性连接于主机系统的基板上。
图4是根据一范例实施例所示出的存储器存储装置的概要方块图。
请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。
在本范例实施例中，连接接口单元402是兼容于串行高级技术附件(SerialAdvanced Technology Attachment,简称：SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402也可以是符合并行高级技术附件(Parallel Advanced TechnologyAttachment,简称：PATA)标准、电气和电子工程师协会(Institute of Electrical andElectronic Engineers,简称：IEEE)1394标准、高速周边零件连接接口(PeripheralComponent Interconnect Express,简称：PCI Express)标准、通用序列总线(UniversalSerial Bus,简称：USB)标准、超高速一代(Ultra High Speed-I,简称：UHS-I)接口标准、超高速二代(Ultra High Speed-II,简称：UHS-II)接口标准、安全数字(Secure Digital,简称：SD)接口标准、记忆棒(Memory Stick,简称：MS)接口标准、多媒体存储卡(Multi MediaCard,简称：MMC)接口标准、小型快闪(Compact Flash,简称：CF)接口标准、集成式驱动电子接口(Integrated Device Electronics,简称：IDE)标准或其他适合的标准。在本范例实施例中，连接接口单元可与存储器控制电路单元封装在一个芯片中，或布设于一包含存储器控制电路单元的芯片外。
存储器控制电路单元404用以执行以硬件型式或软件型式实作的多个逻辑闸或控制指令，并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。
可复写式非易失性存储器模块406是电性连接至存储器控制电路单元404，并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406具有物理擦除单元410(0)～410(N)。例如，物理擦除单元410(0)～410(N)可属于同一个存储器晶粒(die)或者属于不同的存储器晶粒。每一物理擦除单元分别具有多个物理编程单元，其中属于同一个物理擦除单元的物理编程单元可被独立地写入且被同时地抹除。然而，必须了解的是，本发明不限于此，每一物理擦除单元是可由64个物理编程单元、256个物理编程单元或其他任意个物理编程单元所组成。
更详细来说，物理擦除单元为抹除的最小单位。也即，每一物理擦除单元含有最小数目之一并被抹除的存储单元。物理编程单元为编程的最小单元。即，物理编程单元为写入数据的最小单元。每一物理编程单元通常包括数据比特区与冗余比特区。数据比特区包含多个物理存取地址用以存储使用者的数据，而冗余比特区用以存储系统的数据(例如，控制信息与错误更正码)。在本范例实施例中，每一个物理编程单元的数据比特区中会包含8个物理存取地址，且一个物理存取地址的大小为512字节(byte)。然而，在其他范例实施例中，数据比特区中也可包含数目更多或更少的物理存取地址，本发明并不限制物理存取地址的大小以及个数。例如，在一范例实施例中，物理擦除单元为物理区块，并且物理编程单元为物理页面或物理扇区，但本发明不以此为限。
在本范例实施例中，可复写式非易失性存储器模块406为多阶存储单元(MultiLevel Cell，简称：MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个数据比特的快闪存储器模块)。然而，本发明不限于此，可复写式非易失性存储器模块406也可是单阶存储单元(Single Level Cell，简称：SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个数据比特的快闪存储器模块)、多阶存储单元(Trinary Level Cell，简称：TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个数据比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
图5是根据一范例实施例所示出的存储器控制电路单元的概要方块图。
请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504与存储器接口506、缓冲存储器508、电源管理电路510与错误检查与校正电路512。
存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。
在本范例实施例中，存储器管理电路502的控制指令是以软件型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。
图6与图7是根据一范例实施例所示出的管理物理擦除单元的范例示意图。
必须了解的是，在此描述可复写式非易失性存储器模块406的物理擦除单元的运作时，以“提取”、“分组”、“划分”、“关联”等词来操作物理擦除单元是逻辑上的概念。也就是说，可复写式非易失性存储器模块的物理擦除单元的实际位置并未更动，而是逻辑上对可复写式非易失性存储器模块的物理擦除单元进行操作。
请参照图6，存储器控制电路单元404(或存储器管理电路502)会将物理擦除单元410(0)～410(N)逻辑地分组为数据区602、闲置区604、系统区606与取代区608。
逻辑上属于数据区602与闲置区604的物理擦除单元是用以存储来自于主机系统11的数据。具体来说，数据区602的物理擦除单元是被视为已存储数据的物理擦除单元，而闲置区604的物理擦除单元是用以替换数据区602的物理擦除单元。也就是说，当从主机系统11接收到写入指令与欲写入的数据时，存储器管理电路502会从闲置区604中提取物理擦除单元，并且将数据写入至所提取的物理擦除单元中，以替换数据区602的物理擦除单元。
逻辑上属于系统区606的物理擦除单元是用以记录系统数据。例如，系统数据包括关于可复写式非易失性存储器模块的制造商与型号、可复写式非易失性存储器模块的物理擦除单元数、每一物理擦除单元的物理编程单元数等。
逻辑上属于取代区608中的物理擦除单元是用于坏物理擦除单元取代程序，以取代损坏的物理擦除单元。具体来说，倘若取代区608中仍存有正常的物理擦除单元并且数据区602的物理擦除单元损坏时，存储器管理电路502会从取代区608中提取正常的物理擦除单元来更换损坏的物理擦除单元。
特别是，数据区602、闲置区604、系统区606与取代区608的物理擦除单元的数量会根据不同的存储器规格而有所不同。此外，必须了解的是，在存储器存储装置10的运作中，物理擦除单元关联至数据区602、闲置区604、系统区606与取代区608的分组关系会动态地变动。例如，当闲置区604中的物理擦除单元损坏而被取代区608的物理擦除单元取代时，则原本取代区608的物理擦除单元会被关联至闲置区604。
请参照图7，存储器控制电路单元404(或存储器管理电路502)会配置逻辑单元LBA(0)～LBA(H)以映射数据区602的物理擦除单元，其中每一逻辑单元具有多个逻辑子单元以映射对应的物理擦除单元的物理编程单元。并且，当主机系统11欲写入数据至逻辑单元或更新存储于逻辑单元中的数据时，存储器控制电路单元404(或存储器管理电路502)会从闲置区604中提取一个物理擦除单元来写入数据，以轮替数据区602的物理擦除单元。在本范例实施例中，逻辑子单元可以是逻辑页面或逻辑扇区。
为了识别每个逻辑单元的数据被存储在哪个物理擦除单元，在本范例实施例中，存储器控制电路单元404(或存储器管理电路502)会记录逻辑单元与物理擦除单元之间的映射。并且，当主机系统11欲在逻辑子单元中存取数据时，存储器控制电路单元404(或存储器管理电路502)会确认此逻辑子单元所属的逻辑单元，并且在此逻辑单元所映射的物理擦除单元中来存取数据。例如，在本范例实施例中，存储器控制电路单元404(或存储器管理电路502)会在可复写式非易失性存储器模块406中存储逻辑地址-物理地址映射表来记录每一逻辑单元所映射的物理擦除单元，并且当欲存取数据时存储器控制电路单元404(或存储器管理电路502)会将逻辑地址-物理地址映射表载入至缓冲存储器508来维护。
值得一提的是，由于缓冲存储器508的容量有限无法存储记录所有逻辑单元的映射关系的映射表，因此，在本范例实施例中，存储器控制电路单元404(或存储器管理电路502)会将逻辑单元LBA(0)～LBA(H)分组为多个逻辑区域LZ(0)～LZ(M)，并且为每一逻辑区域配置一个逻辑地址-物理地址映射表。特别是，当存储器控制电路单元404(或存储器管理电路502)欲更新某个逻辑单元的映射时，对应此逻辑单元所属的逻辑区域的逻辑地址-物理地址映射表会被载入至缓冲存储器508来被更新。
在本发明另一范例实施例中，存储器管理电路502的控制指令也可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有驱动码，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此驱动码段来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。
此外，在本发明另一范例实施例中，存储器管理电路502的控制指令也可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是电性连接至微控制器。其中，存储单元管理电路用以管理可复写式非易失性存储器模块406的物理擦除单元；存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令以将数据写入至可复写式非易失性存储器模块406中；存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令以从可复写式非易失性存储器模块406中读取数据；存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令以将数据从可复写式非易失性存储器模块406中抹除；而数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。
请再参照图5，主机接口504是电性连接至存储器管理电路502并且用以电性连接至连接接口单元402，以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口504来传送至存储器管理电路502。在本范例实施例中，主机接口504是兼容于SATA标准。然而，必须了解的是本发明不限于此，主机接口504也可以是兼容于PATA标准、IEEE 1394标准、PCI Express标准、USB标准、UHS-I接口标准、UHS-II接口标准、SD标准、MS标准、MMC标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口506是电性连接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会通过存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。
缓冲存储器508是电性连接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。
电源管理电路510是电性连接至存储器管理电路502并且用以控制存储器存储装置10的电源。
错误检查与校正电路512是电性连接至存储器管理电路502并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路512会为对应此写入指令的数据产生对应的错误检查与校正码(Error Checking and Correcting Code,简称：ECC Code)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误检查与校正码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误检查与校正码，并且错误检查与校正电路512会根据此错误检查与校正码对所读取的数据执行错误检查与校正程序。
图8是根据一范例实施例所示出的缓冲存储器的示意图。
请参照图8，在本范例实施例中，存储器控制电路单元404(或存储器管理电路502)在缓冲存储器508中划分出映射表区MTZ，用以暂存从可复写式非易失性存储器模块406所载入的逻辑地址-物理地址映射表。特别是，存储器控制电路单元404(或存储器管理电路502)会将映射表区MTZ更划分为第一区域Z1与第二区域Z2，且第一区域Z1与第二区域Z2分别具有连续的多个缓存单元。每一缓存单元用以暂存一个逻辑地址-物理地址映射表，且每一缓存单元可被标示为不同状态，例如已更新(dirty)状态、未更新(clean)状态、无效(invalid)状态、存储(saving)状态或载入(loading)状态等，用以表示缓存单元中的数据的状态。在本范例实施例中，一个逻辑地址-物理地址映射表的大小为512B，因此，每一缓存单元的大小为512B。而第一区域Z1与第二区域Z2的大小可为一特定值，例如64MB或128MB。然而，必须暸解的是，在其他范例实施例中，缓存单元的大小可依实际的逻辑地址-物理地址映射表而定，且第一区域Z1与第二区域Z2的大小也可视实际使用需求而设定，本发明并不加以限制。
如图8所示，第一区域Z1具有缓存单元810(1-0)～810(1-n)，第二区域Z2具有缓存单元810(2-0)～810(2-n)。在本范例实施例中，存储器控制电路单元404(或存储器管理电路502)可预先从可复写式非易失性存储器模块406中将多个逻辑地址-物理地址映射表载入至缓冲存储器508中的映射表区MTZ，并将此些逻辑地址-物理地址映射表各别暂存至第一区域Z1与第二区域Z2的缓存单元中。
图9A～9F是根据一范例实施例所示出的缓冲存储器管理方法的示意图。
请参照图9A，第一区域Z1中的缓存单元810(1-0)～810(1-n)分别暂存逻辑地址-物理地址映射表MT(0)～MT(n)，第二区域Z2中的缓存单元810(2-0)～810(2-n)分别暂存逻辑地址-物理地址映射表MT(n+1)～MT(2n)。为方便说明，本范例实施例是以第一区域Z1与第二区域Z2的缓存单元都不为已更新状态开始说明。当从主机系统11接收到写入指令，此写入指令指示将写入数据写入至逻辑地址，存储器控制电路单元404(或存储器管理电路502)会将此逻辑地址所属的逻辑地址-物理地址映射表暂存至映射表区MTZ的第一区域Z1以进行维护。更详细地说，存储器控制电路单元404(或存储器管理电路502)会先判断欲写入的逻辑地址所属的逻辑地址-物理地址映射表是否已暂存在第一区域Z1或第二区域Z2的缓存单元中。
在本范例实施例中，存储器控制电路单元404(或存储器管理电路502)会设定更新区域，用以暂存被更新的逻辑地址-物理地址映射表。在本范例实施例中，当存储器存储装置10刚上电时，存储器控制电路单元404(或存储器管理电路502)是将更新区域设定为第一区域Z1。而在另一范例实施例中，存储器控制电路单元404(或存储器管理电路502)也可初始地将更新区域设定为第二区域Z2。
当从主机系统接收到指示将数据写入至属于逻辑地址-物理地址映射表MT(n+2)的逻辑地址的写入指令时，存储器控制电路单元404(或存储器管理电路502)会判断逻辑地址-物理地址映射表MT(n+2)已载入至缓冲存储器508中的映射表区MTZ，且被暂存在第二区域Z2的缓存单元810(2-1)。因此，存储器控制电路单元404(或存储器管理电路502)会将数据写入至可复写式非易失性存储器模块406中所述逻辑地址所映射的物理编程单元，并更新暂存在缓存单元810(2-1)的逻辑地址-物理地址映射表MT(n+2)。接着，存储器控制电路单元404(或存储器管理电路502)会将已更新的逻辑地址-物理地址映射表MT(n+2)从第二区域Z2的缓存单元810(2-1)搬移至目前被设定为更新区域的第一区域Z1中。
在本范例实施例中，存储器控制电路单元404(或存储器管理电路502)还会设定第一指标P1指向第一区域Z1中的其中一个缓存单元，且此被指向的缓存单元不为已更新状态。具体来说，存储器控制电路单元404(或存储器管理电路502)会根据第一区域Z1中的多个缓存单元的前后顺序，由前往后依序判断是否不为已更新状态。如图9A所示，由于此时第一区域Z1中的所有缓存单元都不为已更新状态。因此，存储器控制电路单元404(或存储器管理电路502)设定第一指标P1指向第一区域Z1中的第一个缓存单元810(1-0)。之后，存储器控制电路单元404(或存储器管理电路502)会根据第一指标P1来存储已更新的逻辑地址-物理地址映射表。例如，存储器控制电路单元404(或存储器管理电路502)会根据第一指标P1将已更新的逻辑地址-物理地址映射表MT(n+2)从第二区域Z2的缓存单元810(2-1)搬移至第一区域Z1的缓存单元810(1-0)中。
请参照图9B，已更新的逻辑地址-物理地址映射表MT(n+2)被搬移至第一区域Z1的缓存单元810(1-0)中之后，存储器控制电路单元404(或存储器管理电路502)会将缓存单元810(1-0)标示为已更新状态。此外，存储器控制电路单元404(或存储器管理电路502)会设定第一指标P1指向第一区域Z1中的缓存单元810(1-0)的后一个不为已更新状态的缓存单元。在本范例实施例中，缓存单元810(1-0)的后一个缓存单元810(1-1)即不为已更新状态。因此，存储器控制电路单元404(或存储器管理电路502)会设定第一指标P1指向缓存单元810(1-1)。在本范例实施例中，存储器控制电路单元404(或存储器管理电路502)更可将原本暂存在第一区域Z1的缓存单元810(1-0)中的逻辑地址-物理地址映射表MT(0)搬移至第二区域Z2的缓存单元810(2-1)中。而在另一范例实施例中，也可不搬移而直接覆盖掉逻辑地址-物理地址映射表MT(0)。
此时，倘若从主机系统接收到指示将数据写入至属于逻辑地址-物理地址映射表MT(n)的逻辑地址的另一写入指令时，存储器控制电路单元404(或存储器管理电路502)会判断逻辑地址-物理地址映射表MT(n)已载入至缓冲存储器508中的映射表区MTZ，且被暂存在第一区域Z1的缓存单元810(1-n)中。如图9C所示，存储器控制电路单元404(或存储器管理电路502)会将数据写入至可复写式非易失性存储器模块406中所述逻辑地址所映射的物理编程单元，更新暂存在缓存单元810(1-n)中的逻辑地址-物理地址映射表MT(n)，并将缓存单元810(1-n)标示为已更新状态。
此时，倘若从主机系统接收到指示将数据写入至属于逻辑地址-物理地址映射表MT(k)的逻辑地址的又一写入指令时，存储器控制电路单元404(或存储器管理电路502)会判断逻辑地址-物理地址映射表MT(k)尚未被载入至缓冲存储器508中的映射表区MTZ。因此，存储器控制电路单元404(或存储器管理电路502)会从可复写式非易失性存储器模块406中将逻辑地址-物理地址映射表MT(k)载入至映射表区MTZ，并以第一指标P1所指向的第一区域Z1中的缓存单元810(1-1)来暂存逻辑地址-物理地址映射表MT(k)。如图9D所示，逻辑地址-物理地址映射表MT(k)被暂存在第一区域Z1中的缓存单元810(1-1)中，且存储器控制电路单元404(或存储器管理电路502)将数据写入至可复写式非易失性存储器模块406中。此外，存储器控制电路单元404(或存储器管理电路502)并会更新逻辑地址-物理地址映射表MT(k)，且将缓存单元810(1-1)标示为已更新状态。更进一步地，存储器控制电路单元404(或存储器管理电路502)会选取第一区域Z1中缓存单元810(1-1)的后一个不为已更新状态的缓存单元810(1-2)用以暂存下一个已更新的逻辑地址-物理地址映射表，并设定第一指标P1指向缓存单元810(1-2)。
在本范例实施例中，倘若第一区域Z1中的所有缓存单元810(1-0)～810(1-n)都被标示为已更新状态，存储器控制电路单元404(或存储器管理电路502)会启动回存操作，以将暂存在第一区域Z1的所有缓存单元810(1-0)～810(1-n)中的逻辑地址-物理地址映射表回存至可复写式非易失性存储器模块406中。然而，需了解的是，存储器控制电路单元404(或存储器管理电路502)也会在其他时间点启动回存操作。举例而言，在执行数据合并或垃圾收集(Garbage collection)等背景操作、或存储器存储装置被断电前、或经过一段时间未收到来自于主机系统11的写入指令等情况下，存储器控制电路单元404(或存储器管理电路502)也会启动回存操作，将更新的逻辑地址-物理地址映射表回存至可复写式非易失性存储器模块406。
在本范例实施例中，存储器控制电路单元404(或存储器管理电路502)还会设定第二指标P2指向第二区域Z2中的其中一个缓存单元。具体来说，存储器控制电路单元404(或存储器管理电路502)会根据第二区域Z2中的多个缓存单元的前后顺序，由后往前来决定第二指标P2要指向的缓存单元。如图9E所示，可从第二区域Z2中的最后一个缓存单元810(2-n)开始，设定第二指标P2指向缓存单元810(2-n)。
此时，倘若从主机系统接收到指示读取属于逻辑地址-物理地址映射表MT(s)的逻辑地址的数据的读取指令时，存储器控制电路单元404(或存储器管理电路502)会判断逻辑地址-物理地址映射表MT(s)尚未被载入至缓冲存储器508中的映射表区MTZ。因此，存储器控制电路单元404(或存储器管理电路502)会从可复写式非易失性存储器模块406中将逻辑地址-物理地址映射表MT(s)载入至映射表区MTZ，并以第二指标P2所指向的缓存单元810(2-n)来暂存逻辑地址-物理地址映射表MT(s)。如图9F所示，在逻辑地址-物理地址映射表MT(s)被暂存在第二区域Z2中的缓存单元810(2-n)中之后，存储器控制电路单元404(或存储器管理电路502)便可根据逻辑地址-物理地址映射表MT(s)读取存储在可复写式非易失性存储器模块中的数据。此外，存储器控制电路单元404(或存储器管理电路502)并会设定第二指标P2指向第二区域Z2中缓存单元810(2-n)的前一个缓存单元，即缓存单元810(2-(n-1))。在本范例实施例中，倘若第二指标P2已指向第二区域Z2的第一个缓存单元810(2-0)时，存储器控制电路单元404(或存储器管理电路502)会选取第二区域Z2的最后一个缓存单元810(2-n)作为下一个第二指标P2要指向的缓存单元。
此时，倘若从主机系统接收到指示读取属于逻辑地址-物理地址映射表MT(n+1)的逻辑地址的数据的另一读取指令时，存储器控制电路单元404(或存储器管理电路502)会判断逻辑地址-物理地址映射表MT(n+1)已被载入至缓冲存储器508中的映射表区MTZ，且被暂存在第二区域Z2的缓存单元810(2-0)中。如图9F所示，存储器控制电路单元404(或存储器管理电路502)直接根据暂存在第二区域Z2的缓存单元810(2-0)中的逻辑地址-物理地址映射表MT(n+1)读取可复写式非易失性存储器模块406中的数据。
图10A～10D是根据另一范例实施例所示出的缓冲存储器管理方法的示意图。图10A～10D是有关于在对第一区域Z1执行回存操作的期间接收到写入指令时的缓冲存储器管理方法。
请参照图10A，在本范例实施例中，倘若被设定为更新区域的第一区域Z1中所有缓存单元810(1-0)～810(1-n)都被标示为已更新状态时，存储器控制电路单元404(或存储器管理电路502)会启动回存操作，以将暂存在第一区域Z1中的逻辑地址-物理地址映射表回存至可复写式非易失性存储器模块中。然而，存储器控制电路单元404(或存储器管理电路502)也会在其他时间点启动回存操作，并已于前述内容中举例说明，在此不再赘述。此外，在启动回存操作以将暂存在第一区域Z1中的逻辑地址-物理地址映射表回存至可复写式非易失性存储器模块时，存储器控制电路单元404(或存储器管理电路502)会重新设定更新区域为第二区域Z2。因此，当从主机系统11接收到写入指令，存储器控制电路单元404(或存储器管理电路502)会根据所接收的写入指令将需更新的逻辑地址-物理地址映射表暂存至映射表区MTZ的第二区域Z2(即更新区域)以进行维护。在本范例实施例中，存储器控制电路单元404(或存储器管理电路502)会将第一指标P1指向第二区域Z2中的其中一个缓存单元，且此被指向的缓存单元不为已更新状态。如图10A所示，由于此时第二区域Z2中的所有缓存单元都不为已更新状态，因此，存储器控制电路单元404(或存储器管理电路502)会设定第一指标P1指向第二区域Z2中的第一个缓存单元810(2-0)。
在回存操作期间，倘若从主机系统11接收到指示将数据(以下也参考为第一数据)写入至属于逻辑地址-物理地址映射表MT(k)(以下也参考为第一逻辑地址-物理地址映射表)的逻辑地址的写入指令(以下也参考为第一写入指令)时，存储器控制电路单元404(或存储器管理电路502)会判断逻辑地址-物理地址映射表MT(k)已载入至缓冲存储器508中的映射表区MTZ，且被暂存在第一区域Z1的缓存单元810(1-1)(以下也参考为第一缓存单元)中。此时，存储器控制电路单元404(或存储器管理电路502)会将数据写入至可复写式非易失性存储器模块406中所述逻辑地址所映射的物理编程单元，并将逻辑地址-物理地址映射表MT(k)复制到第二区域Z2，且暂存在第一指标P1所指向的缓存单元810(2-0)(以下也参考为第二缓存单元)中。存储器控制电路单元404(或存储器管理电路502)将逻辑地址-物理地址映射表MT(k)复制为逻辑地址-物理地址映射表MT(k)’，并如图10B所示，将逻辑地址-物理地址映射表MT(k)’暂存在第二区域Z2的缓存单元810(2-0)中。并且，存储器控制电路单元404(或存储器管理电路502)会更新暂存在第二区域Z2中的缓存单元810(2-0)中的逻辑地址-物理地址映射表MT(k)’，且将缓存单元810(2-0)标示为已更新状态。此外，存储器控制电路单元404(或存储器管理电路502)会设定第一指标P1指向第二区域Z2中的缓存单元810(2-0)的后一个不为已更新状态的缓存单元。在本范例实施例中，缓存单元810(2-0)的后一个缓存单元810(2-1)即不为已更新状态。因此，存储器控制电路单元404(或存储器管理电路502)会设定第一指标P1指向缓存单元810(2-1)。
此时，倘若从主机系统接收到指示将数据(以下也参考为第二数据)写入至属于逻辑地址-物理地址映射表MT(n+3)(以下也参考为第二逻辑地址-物理地址映射表)的逻辑地址的另一写入指令(以下也参考为第二写入指令)时，存储器控制电路单元404(或存储器管理电路502)会判断逻辑地址-物理地址映射表MT(n+3)已载入至缓冲存储器508中的映射表区MTZ，且被暂存在第二区域Z2的缓存单元810(2-2)(以下也参考为第三缓存单元)中。如图10C所示，存储器控制电路单元404(或存储器管理电路502)会将数据写入至可复写式非易失性存储器模块406中所述逻辑地址所映射的物理编程单元，并更新逻辑地址-物理地址映射表MT(n+3)，且将缓存单元810(2-2)标示为已更新状态。
此时，倘若从主机系统接收到指示将数据(以下也参考为第三数据)写入至属于逻辑地址-物理地址映射表MT(x)(以下也参考为第三逻辑地址-物理地址映射表)的逻辑地址的又一写入指令(以下也参考为第三写入指令)时，存储器控制电路单元404(或存储器管理电路502)判断逻辑地址-物理地址映射表MT(x)尚未被载入至缓冲存储器508中的映射表区MTZ。因此，存储器控制电路单元404(或存储器管理电路502)会从可复写式非易失性存储器模块406中将逻辑地址-物理地址映射表MT(x)载入至映射表区MTZ，并以第一指标P1所指向的第二区域Z2中的缓存单元810(2-1)来暂存逻辑地址-物理地址映射表MT(x)。如图10D所示，逻辑地址-物理地址映射表MT(x)被暂存在第二区域Z2中的缓存单元810(2-1)(以下也参考为第四缓存单元)中，且存储器控制电路单元404(或存储器管理电路502)会将数据写入至可复写式非易失性存储器模块406。存储器控制电路单元404(或存储器管理电路502)并会更新逻辑地址-物理地址映射表MT(x)，且将缓存单元810(2-1)标示为已更新状态。
更进一步地，存储器控制电路单元404(或存储器管理电路502)会选取第二区域Z2中缓存单元810(2-1)的后一个不为已更新状态的缓存单元以设定第一指标P1。在本范例实施例中，存储器控制电路单元404(或存储器管理电路502)会依序判断缓存单元810(2-1)的后一个缓存单元810(2-2)已被标示为已更新状态。因此，存储器控制电路单元404(或存储器管理电路502)会依序往后寻找不为已更新状态的缓存单元。接着，存储器控制电路单元404(或存储器管理电路502)会判断缓存单元810(2-2)的后一个缓存单元810(2-3)不为已更新状态，并设定第一指标P1指向缓存单元810(2-3)。
在本范例实施例中，当关于第一区域Z1的回存操作完成之后，即存储器控制电路单元404(或存储器管理电路502)已将第一区域Z1的所有缓存单元810(1-0)～810(1-n)中的逻辑地址-物理地址映射表写入至该可复写式非易失性存储器模块中，存储器控制电路单元404(或存储器管理电路502)会将第一区域Z1的所有缓存单元810(1-0)～810(1-n)标示为未更新状态。如此一来，当第二区域Z2的所有缓存单元810(2-0)～810(2-n)都被标示为已更新状态时，存储器控制电路单元404(或存储器管理电路502)会启动回存操作，以将暂存在第二区域Z2的所有缓存单元810(2-0)～810(2-n)中的逻辑地址-物理地址映射表回存至可复写式非易失性存储器模块406中，同时重新设定更新区域为第一区域Z1，以持续接收来自主机系统的写入指令的数据来执行写入操作。除此之外，在另一范例实施例中，存储器控制电路单元404(或存储器管理电路502)也可在缓冲存储器508中再划分出具有连续的多个缓存单元的另一区域来暂存逻辑地址-物理地址映射表，本发明并不加以限制。
图11A及11B是根据一范例实施例所示出的缓冲存储器管理方法的流程图。
请参照图11A，在步骤S1101中，存储器控制电路单元404(或存储器管理电路502)会在缓冲存储器508中划分出映射表区。
在步骤S1103中，存储器控制电路单元404(或存储器管理电路502)会将映射表区划分为分别具有连续的多个缓存单元的第一区域与第二区域。
在步骤S1105中，存储器控制电路单元404(或存储器管理电路502)从可复写式非易失性存储器模块中载入多个逻辑地址-物理地址映射表至第一区域与第二区域。如上所述，每一个被载入的逻辑地址-物理地址映射表是被暂存在第一区域中的其中一个缓存单元或第二区域中的其中一个缓存单元。
在步骤S1107中，存储器控制电路单元404(或存储器管理电路502)将更新区域设定为第一区域。
在步骤S1109中，存储器控制电路单元404(或存储器管理电路502)更新所述多个逻辑地址-物理地址映射表的其中一个逻辑地址-物理地址映射表，将此其中一个逻辑地址-物理地址映射表暂存至第一区域的缓存单元之中的其中一个缓存单元，并且将第一区域中的此其中一个缓存单元标示为已更新状态。具体而言，存储器控制电路单元404(或存储器管理电路502)会根据从主机系统11所接收的写入指令来更新逻辑地址-物理地址映射表，相关操作方式已于前述的范例实施例中说明，在此不再赘述。
在步骤S1111中，倘若第一区域的所有缓存单元都被标示为已更新状态时，存储器控制电路单元404(或存储器管理电路502)将暂存在第一区域的所有缓存单元中的逻辑地址-物理地址映射表回存至可复写式非易失性存储器模块中。然而，存储器控制电路单元404(或存储器管理电路502)也会在其他时间点启动回存操作，并已于前述内容中举例说明，在此不再赘述。
倘若在将暂存在第一区域的所有缓存单元中的逻辑地址-物理地址映射表回存至可复写式非易失性存储器模块中期间，从主机系统11接收到写入指令，将另外执行图11B的流程。
请参照图11B，在步骤S1113中，存储器控制电路单元404(或存储器管理电路502)从主机系统接收到指示将数据写入至属于一逻辑地址-物理地址映射表的一逻辑地址的写入指令。
在步骤S1115中，存储器控制电路单元404(或存储器管理电路502)将更新区域更改为第二区域。
在步骤S1117中，存储器控制电路单元404(或存储器管理电路502)判断此逻辑地址所属的逻辑地址-物理地址映射表是否已被暂存在第一区域或第二区域中。
在步骤S1119中，倘若此逻辑地址所属的逻辑地址-物理地址映射表已被暂存在第一区域的缓存单元(以下也参考为第一缓存单元)中，存储器控制电路单元404(或存储器管理电路502)将数据写入至可复写式非易失性存储器模块，且将第一区域中的第一缓存单元中的逻辑地址-物理地址映射表复制到第二区域中的缓存单元(以下也参考为第二缓存单元)中。
在步骤S1121中，存储器控制电路单元404(或存储器管理电路502)更新暂存在第二区域中的第二缓存单元中的逻辑地址-物理地址映射表，并将第二缓存单元标示为已更新状态。
在步骤S1123中，倘若此逻辑地址所属的逻辑地址-物理地址映射表已被暂存在第二区域的缓存单元(以下也参考为第三缓存单元)中，存储器控制电路单元404(或存储器管理电路502)将数据写入至可复写式非易失性存储器模块，更新暂存在第二区域中的第三缓存单元中的逻辑地址-物理地址映射表，并将第三缓存单元标示为已更新状态。
在步骤S1125中，倘若此逻辑地址所属的逻辑地址-物理地址映射表尚未被暂存在第一区域或第二区域，存储器控制电路单元404(或存储器管理电路502)从可复写式非易失性存储器模块载入此逻辑地址所属的逻辑地址-物理地址映射表并暂存在第二区域的缓存单元(以下也参考为第四缓存单元)中。
在步骤S1127中，存储器控制电路单元404(或存储器管理电路502)将数据写入至可复写式非易失性存储器模块，更新暂存在第二区域中的第四缓存单元中的逻辑地址-物理地址映射表，并将第四缓存单元标示为已更新状态。
在步骤S1129中，倘若第二区域的所有缓存单元都被标示为已更新状态时，存储器控制电路单元404(或存储器管理电路502)将暂存在第二区域的所有缓存单元中的逻辑地址-物理地址映射表回存至可复写式非易失性存储器模块中。然而，存储器控制电路单元404(或存储器管理电路502)也会在其他时间点启动回存操作，并已于前述内容中举例说明，在此不再赘述。
综上所述，本发明所提供的缓冲存储器管理方法、存储器控制电路单元与存储器存储装置，是在缓冲存储器中划分出具有连续缓存单元的特定区域，并将更新区域设定为特定区域，以将被更新的逻辑地址-物理地址映射表集中暂存在更新区域中。如此一来，当要将缓冲存储器中的已更新的逻辑地址-物理地址映射表回存至可复写式非易失性存储器模块时，便可根据物理编程单元的大小，直接将更新区域中的已更新的逻辑地址-物理地址映射表写入至物理编程单元，而无须另外执行复制与收集的操作。且通过将此特定区域设定为特定大小，可在进行回存操作时，避免因需处理的数据量过大而造成系统负载过重的问题，进而有效提升回存操作的处理速度。此外，通过更改更新区域的方式，使得在将缓冲存储器中的已更新的逻辑地址-物理地址映射表回存至可复写式非易失性存储器模块的期间，可持续从主机系统接收写入指令的数据，并执行写入操作，避免因等待时间过长而导致写入失败的情况，提升系统的稳定性。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (18)
1.一种缓冲存储器管理方法，用于存储器存储装置的一缓冲存储器，其特征在于，所述存储器存储装置具有可复写式非易失性存储器模块，所述缓冲存储器管理方法包括：
在所述缓冲存储器中划分出第一区域与第二区域，其中所述第一区域与所述第二区域分别地具有连续的多个缓存单元，并且所述第一区域与所述第二区域中的该些缓存单元中的至少一部分缓存单元已暂存多个逻辑地址-物理地址映射表；
将所述第一区域设定为更新区域，对所述第一区域的该些缓存单元执行回存操作以将存储在所述第一区域的该些逻辑地址-物理地址映射表回存至所述可复写式非易失性存储器模块中；
从主机系统接收第一写入指令，其中所述第一写入指令指示将第一数据写入至第一逻辑地址，并且所述第一逻辑地址所属的第一逻辑地址-物理地址映射表已被暂存在所述第一区域的缓存单元之中的第一缓存单元中；
将所述更新区域更改为所述第二区域，写入所述第一数据至所述可复写式非易失性存储器模块，并将所述第一区域中的所述第一逻辑地址-物理地址映射表复制到所述第二区域中的缓存单元之中的第二缓存单元中；以及
更新暂存在所述第二区域中的所述第二缓存单元中的所述第一逻辑地址-物理地址映射表。
2.根据权利要求1所述的缓冲存储器管理方法，其特征在于，更新暂存在所述第二区域中的所述第二缓存单元中的所述第一逻辑地址-物理地址映射表的步骤，还包括：
将所述第二缓存单元标示为已更新状态，其中所述更新区域用以暂存多个被更新的逻辑地址-物理地址映射表。
3.根据权利要求2所述的缓冲存储器管理方法，其特征在于，还包括：
在所述第二区域的所有缓存单元都为所述已更新状态时，将所述第二区域的所有缓存单元中的该些逻辑地址-物理地址映射表回存至所述可复写式非易失性存储器模块中，重新设定所述第一区域为所述更新区域。
4.根据权利要求2所述的缓冲存储器管理方法，其特征在于，还包括：
根据所述第二区域中的缓存单元的顺序，选取所述第二区域中的第一个不为所述已更新状态的缓存单元作为所述第二缓存单元，并设定第一指标指向所述第二缓存单元；以及
在将所述第一逻辑地址-物理地址映射表复制到所述第二区域中的所述第二缓存单元之后，设定所述第一指标指向所述第二区域的缓存单元之中的另一个缓存单元，其中所述另一个缓存单元为所述第二缓存单元的后一个不为所述已更新状态的缓存单元。
5.根据权利要求2所述的缓冲存储器管理方法，其特征在于，还包括：
从所述主机系统接收第二写入指令，其中所述第二写入指令指示将第二数据写入至第二逻辑地址，并且所述第二逻辑地址所属的第二逻辑地址-物理地址映射表已被暂存在所述第二区域的缓存单元之中的第三缓存单元中；以及
将所述更新区域更改为所述第二区域，写入所述第二数据至所述可复写式非易失性存储器模块，并更新暂存在所述第二区域中的所述第三缓存单元中的所述第二逻辑地址-物理地址映射表。
6.根据权利要求2所述的缓冲存储器管理方法，其特征在于，还包括：
从所述主机系统接收第三写入指令，其中所述第三写入指令指示将第三数据写入至第三逻辑地址，并且所述第三逻辑地址所属的第三逻辑地址-物理地址映射表尚未载入至映射表区，其中从所述缓冲存储器中划分出所述映射表区，且所述映射表区划分为所述第一区域与所述第二区域；
将所述更新区域更改为所述第二区域，从所述可复写式非易失性存储器模块中载入所述第三逻辑地址-物理地址映射表，并且所述第三逻辑地址-物理地址映射表被暂存在所述第二区域的缓存单元之中的第四缓存单元中；以及
写入所述第三数据至所述可复写式非易失性存储器模块，并更新暂存在所述第二区域中的所述第四缓存单元中的所述第三逻辑地址-物理地址映射表。
7.一种存储器控制电路单元，用于控制可复写式非易失性存储器模块，其特征在于，所述存储器控制电路单元包括：
主机接口，用以电性连接至主机系统；
存储器接口，用以电性连接至所述可复写式非易失性存储器模块；
缓冲存储器，电性连接至所述主机接口及所述存储器接口；以及
存储器管理电路，电性连接至所述主机接口、所述存储器接口与所述缓冲存储器，并且用以在所述缓冲存储器中划分出第一区域与第二区域，其中所述第一区域与所述第二区域分别地具有连续的多个缓存单元，并且所述第一区域与所述第二区域中的该些缓存单元中的至少一部分缓存单元已暂存多个逻辑地址-物理地址映射表，
其中，所述存储器管理电路还用以将所述第一区域设定为更新区域，对所述第一区域的该些缓存单元执行回存操作以将存储在所述第一区域的该些逻辑地址-物理地址映射表回存至所述可复写式非易失性存储器模块中，
其中，所述存储器管理电路还用以从所述主机系统接收第一写入指令，所述第一写入指令指示将第一数据写入至第一逻辑地址，并且所述第一逻辑地址所属的第一逻辑地址-物理地址映射表已被暂存在所述第一区域的缓存单元之中的第一缓存单元中，
其中，所述存储器管理电路还用以将所述更新区域更改为所述第二区域，写入所述第一数据至所述可复写式非易失性存储器模块，并将所述第一区域中的所述第一逻辑地址-物理地址映射表复制到所述第二区域中的缓存单元之中的第二缓存单元中，
其中，所述存储器管理电路还用以更新暂存在所述第二区域中的所述第二缓存单元中的所述第一逻辑地址-物理地址映射表。
8.根据权利要求7所述的存储器控制电路单元，其特征在于，所述存储器管理电路还用以将所述第二缓存单元标示为已更新状态，其中所述更新区域用以暂存多个被更新的逻辑地址-物理地址映射表。
9.根据权利要求8所述的存储器控制电路单元，其特征在于，所述存储器管理电路还用以在所述第二区域的所有缓存单元都为所述已更新状态时，将所述第二区域的所有缓存单元中的该些逻辑地址-物理地址映射表回存至所述可复写式非易失性存储器模块中，重新设定所述第一区域为所述更新区域。
10.根据权利要求8所述的存储器控制电路单元，其特征在于，所述存储器管理电路还用以根据所述第二区域中的缓存单元的顺序，选取所述第二区域中的第一个不为所述已更新状态的缓存单元作为所述第二缓存单元，并设定第一指标指向所述第二缓存单元，
其中，在将所述第一区域中的所述第一逻辑地址-物理地址映射表复制到所述第二区域中的所述第二缓存单元中之后，所述存储器管理电路还用以设定所述第一指标指向所述第二区域的缓存单元之中的另一个缓存单元，其中所述另一个缓存单元为所述第二缓存单元的后一个不为所述已更新状态的缓存单元。
11.根据权利要求8所述的存储器控制电路单元，其特征在于，所述存储器管理电路还用以从所述主机系统接收第二写入指令，所述第二写入指令指示将第二数据写入至第二逻辑地址，并且所述第二逻辑地址所属的第二逻辑地址-物理地址映射表已被暂存在所述第二区域的缓存单元之中的第三缓存单元中，
其中，所述存储器管理电路还用以将所述更新区域更改为所述第二区域，写入所述第二数据至所述可复写式非易失性存储器模块，并更新暂存在所述第二区域中的所述第三缓存单元中的所述第二逻辑地址-物理地址映射表。
12.根据权利要求8所述的存储器控制电路单元，其特征在于，所述存储器管理电路还用以从所述主机系统接收第三写入指令，所述第三写入指令指示将第三数据写入至第三逻辑地址，并且所述第三逻辑地址所属的第三逻辑地址-物理地址映射表尚未载入至映射表区，其中从所述缓冲存储器中划分出所述映射表区，且所述映射表区划分为所述第一区域与所述第二区域，
其中，所述存储器管理电路还用以将所述更新区域更改为所述第二区域，从所述可复写式非易失性存储器模块中载入所述第三逻辑地址-物理地址映射表，并且所述第三逻辑地址-物理地址映射表被暂存在所述第二区域的缓存单元之中的第四缓存单元中，
其中，所述存储器管理电路还用以写入所述第三数据至所述可复写式非易失性存储器模块，并更新暂存在所述第二区域中的所述第四缓存单元中的所述第三逻辑地址-物理地址映射表。
13.一种存储器存储装置，其特征在于，包括：
连接接口单元，用以电性连接至主机系统；
可复写式非易失性存储器模块；以及
存储器控制电路单元，电性连接至所述连接接口单元与所述可复写式非易失性存储器模块，并且包括缓冲存储器，并且用以在所述缓冲存储器中划分出第一区域与第二区域，其中所述第一区域与所述第二区域分别地具有连续的多个缓存单元，并且所述第一区域与所述第二区域中的该些缓存单元中的至少一部分缓存单元已暂存多个逻辑地址-物理地址映射表，
其中，所述存储器控制电路单元还用以将所述第一区域设定为更新区域，对所述第一区域的该些缓存单元执行回存操作以将存储在所述第一区域的该些逻辑地址-物理地址映射表回存至所述可复写式非易失性存储器模块中，
其中，所述存储器控制电路单元还用以从所述主机系统接收第一写入指令，所述第一写入指令指示将第一数据写入至第一逻辑地址，并且所述第一逻辑地址所属的第一逻辑地址-物理地址映射表已被暂存在所述第一区域的缓存单元之中的第一缓存单元中，
其中，所述存储器控制电路单元还用以将所述更新区域更改为所述第二区域，写入所述第一数据至所述可复写式非易失性存储器模块，并将所述第一区域中的所述第一逻辑地址-物理地址映射表复制到所述第二区域中的缓存单元之中的第二缓存单元中，
其中，所述存储器控制电路单元还用以更新暂存在所述第二区域中的所述第二缓存单元中的所述第一逻辑地址-物理地址映射表。
14.根据权利要求13所述的存储器存储装置，其特征在于，存储器控制电路单元还用以将所述第二缓存单元标示为已更新状态，其中所述更新区域用以暂存多个被更新的逻辑地址-物理地址映射表。
15.根据权利要求14所述的存储器存储装置，其特征在于，所述存储器控制电路单元还用以在所述第二区域的所有缓存单元都为所述已更新状态时，将所述第二区域的所有缓存单元中的该些逻辑地址-物理地址映射表回存至所述可复写式非易失性存储器模块中，重新设定所述第一区域为所述更新区域。
16.根据权利要求14所述的存储器存储装置，其特征在于，所述存储器控制电路单元还用以根据所述第二区域中的缓存单元的顺序，选取所述第二区域中的第一个不为所述已更新状态的缓存单元作为所述第二缓存单元，并设定第一指标指向所述第二缓存单元，
其中，在将所述第一区域中的所述第一逻辑地址-物理地址映射表复制到所述第二区域中的所述第二缓存单元中之后，所述存储器控制电路单元还用以设定所述第一指标指向所述第二区域的缓存单元之中的另一个缓存单元，其中所述另一个缓存单元为所述第二缓存单元的后一个不为所述已更新状态的缓存单元。
17.根据权利要求14所述的存储器存储装置，其特征在于，所述存储器控制电路单元还用以从所述主机系统接收第二写入指令，所述第二写入指令指示将第二数据写入至第二逻辑地址，并且所述第二逻辑地址所属的第二逻辑地址-物理地址映射表已被暂存在所述第二区域的缓存单元之中的第三缓存单元中，
其中，所述存储器控制电路单元还用以将所述更新区域更改为所述第二区域，写入所述第二数据至所述可复写式非易失性存储器模块，并更新暂存在所述第二区域中的所述第三缓存单元中的所述第二逻辑地址-物理地址映射表。
18.根据权利要求14所述的存储器存储装置，其特征在于，所述存储器控制电路单元还用以从所述主机系统接收第三写入指令，所述第三写入指令指示将第三数据写入至第三逻辑地址，并且所述第三逻辑地址所属的第三逻辑地址-物理地址映射表尚未载入至映射表区，其中从所述缓冲存储器中划分出所述映射表区，且所述映射表区划分为所述第一区域与所述第二区域，
其中，所述存储器控制电路单元还用以将所述更新区域更改为所述第二区域，从所述可复写式非易失性存储器模块中载入所述第三逻辑地址-物理地址映射表，并且所述第三逻辑地址-物理地址映射表被暂存在所述第二区域的缓存单元之中的第四缓存单元中，
其中，所述存储器控制电路单元还用以写入所述第三数据至所述可复写式非易失性存储器模块，并更新暂存在所述第二区域中的所述第四缓存单元中的所述第三逻辑地址-物理地址映射表。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510820913.2A CN106776376B (zh) | 2015-11-24 | 2015-11-24 | 缓冲存储器管理方法、存储器控制电路单元及存储装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510820913.2A CN106776376B (zh) | 2015-11-24 | 2015-11-24 | 缓冲存储器管理方法、存储器控制电路单元及存储装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106776376A CN106776376A (zh) | 2017-05-31 |
| CN106776376B true CN106776376B (zh) | 2019-08-06 |
Family
ID=58963295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510820913.2A Active CN106776376B (zh) | 2015-11-24 | 2015-11-24 | 缓冲存储器管理方法、存储器控制电路单元及存储装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106776376B (zh) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10289544B2 (en) * | 2016-07-19 | 2019-05-14 | Western Digital Technologies, Inc. | Mapping tables for storage devices |
| US10628326B2 (en) * | 2017-08-21 | 2020-04-21 | Micron Technology, Inc. | Logical to physical mapping |
| CN107844431B (zh) * | 2017-11-03 | 2022-01-25 | 合肥兆芯电子有限公司 | 映射表更新方法、存储器控制电路单元与存储器存储装置 |
| US10445088B2 (en) * | 2018-01-11 | 2019-10-15 | Macronix International Co., Ltd. | System boot code clone |
| CN109684238A (zh) * | 2018-12-19 | 2019-04-26 | 湖南国科微电子股份有限公司 | 一种固态硬盘映射关系的存储方法、读取方法及固态硬盘 |
| TWI697778B (zh) * | 2019-06-17 | 2020-07-01 | 慧榮科技股份有限公司 | 資料儲存裝置與資料處理方法 |
| CN110674056B (zh) * | 2019-09-02 | 2021-11-23 | 新华三大数据技术有限公司 | 一种垃圾回收方法及装置 |
| CN111597129B (zh) * | 2020-05-21 | 2022-06-07 | 北京泽石科技有限公司 | 缓存管理方法、装置、存储介质和固态非易失存储设备 |
| CN111737165B (zh) * | 2020-07-02 | 2023-09-12 | 群联电子股份有限公司 | 存储器控制方法、存储器存储装置及存储器控制电路单元 |
| CN112433957B (zh) * | 2020-11-16 | 2023-04-14 | 合肥康芯威存储技术有限公司 | 一种数据存取方法、数据存取系统及可读存储设备 |
| CN115878051B (zh) * | 2023-03-03 | 2023-06-09 | 浪潮电子信息产业股份有限公司 | 一种数据同步方法、数据同步系统、存储介质和电子设备 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1617113A (zh) * | 2003-11-13 | 2005-05-18 | 国际商业机器公司 | 向物理内存分配虚拟内存的方法、存储控制器和计算机系统 |
| CN102436421A (zh) * | 2010-09-29 | 2012-05-02 | 腾讯科技（深圳）有限公司 | 缓存数据的方法 |
| CN102841853A (zh) * | 2011-06-24 | 2012-12-26 | 群联电子股份有限公司 | 存储器管理表处理方法、存储器控制器与存储器储存装置 |
| CN103026346A (zh) * | 2010-07-27 | 2013-04-03 | 国际商业机器公司 | 包括固态存储器设备的存储系统中的逻辑到物理地址映射 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080250188A1 (en) * | 2004-12-22 | 2008-10-09 | Matsushita Electric Industrial Co., Ltd. | Memory Controller, Nonvolatile Storage, Nonvolatile Storage System, and Memory Control Method |
| US8321597B2 (en) * | 2007-02-22 | 2012-11-27 | Super Talent Electronics, Inc. | Flash-memory device with RAID-type controller |
| US20090198952A1 (en) * | 2008-02-04 | 2009-08-06 | Apple Inc | Memory Mapping Architecture |
| JP5295286B2 (ja) * | 2011-02-23 | 2013-09-18 | 株式会社日立製作所 | 記憶装置およびそれを搭載した計算機 |
| US9081660B2 (en) * | 2011-08-09 | 2015-07-14 | Sandisk Technologies Inc. | Method and system for efficiently swapping pieces into and out of DRAM |
-
2015
- 2015-11-24 CN CN201510820913.2A patent/CN106776376B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1617113A (zh) * | 2003-11-13 | 2005-05-18 | 国际商业机器公司 | 向物理内存分配虚拟内存的方法、存储控制器和计算机系统 |
| CN103026346A (zh) * | 2010-07-27 | 2013-04-03 | 国际商业机器公司 | 包括固态存储器设备的存储系统中的逻辑到物理地址映射 |
| CN102436421A (zh) * | 2010-09-29 | 2012-05-02 | 腾讯科技（深圳）有限公司 | 缓存数据的方法 |
| CN102841853A (zh) * | 2011-06-24 | 2012-12-26 | 群联电子股份有限公司 | 存储器管理表处理方法、存储器控制器与存储器储存装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106776376A (zh) | 2017-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106776376B (zh) | 缓冲存储器管理方法、存储器控制电路单元及存储装置 | |
| CN104102585B (zh) | 映射信息记录方法、存储器控制器与存储器储存装置 | |
| CN106557432B (zh) | 缓冲存储器管理方法、存储器控制电路单元及存储装置 | |
| TWI537728B (zh) | 緩衝記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置 | |
| CN104679437B (zh) | 数据写入方法、存储器控制电路单元与存储器储存装置 | |
| TWI584122B (zh) | 緩衝記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置 | |
| CN104732153B (zh) | 数据抹除方法、存储器控制电路单元及存储器存储装置 | |
| CN106469122B (zh) | 有效数据合并方法、存储器控制器与存储器储存装置 | |
| CN104423888B (zh) | 数据写入方法、存储器控制电路单元与存储器存储装置 | |
| CN107844431A (zh) | 映射表更新方法、存储器控制电路单元与存储器存储装置 | |
| CN104699413B (zh) | 数据管理方法、存储器存储装置及存储器控制电路单元 | |
| US20100180069A1 (en) | Block management method for flash memory, and storage system and controller using the same | |
| CN103377143B (zh) | 存储器管理方法、存储器控制器与存储器存储装置 | |
| TWI498899B (zh) | 資料寫入方法、記憶體控制電路單元與記憶體儲存裝置 | |
| CN103136111B (zh) | 数据写入方法、存储器控制器与存储器储存装置 | |
| TW201324145A (zh) | 用於非揮發性記憶體的資料合併方法、控制器與儲存裝置 | |
| TWI540428B (zh) | 資料寫入方法、記憶體控制器與記憶體儲存裝置 | |
| CN106445401A (zh) | 表格更新方法、存储器储存装置及存储器控制电路单元 | |
| CN108733577A (zh) | 存储器管理方法、存储器控制电路单元及存储器存储装置 | |
| CN105988950B (zh) | 存储器管理方法、存储器控制电路单元与存储器存储装置 | |
| CN103593255B (zh) | 数据管理方法、记忆存储存储器与记忆存储控制器 | |
| CN103544118B (zh) | 存储器储存装置、其存储器控制器与数据写入方法 | |
| CN103577344B (zh) | 数据写入方法、存储器控制器与存储器储存装置 | |
| CN102800357B (zh) | 程序码载入与存取方法、存储器控制器与存储器储存装置 | |
| CN102567221A (zh) | 数据管理方法、存储器控制器与存储器储存装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |