CN106531642A - 一种芯片封装结构及其制备方法 - Google Patents
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Abstract
本发明公开了一种芯片封装结构及其制备方法，制备方法包括：提供一载板，在载板的上下表面制备双层剥离结构，在双层剥离结构上远离载板的一侧制备重布线层，在重布线层以及双层剥离结构表面制备第一介质层，在第一介质层中制备至少一个盲孔，在盲孔内填充导电材料，提供一芯片，将芯片倒装在第一介质层上，在芯片周围制备第二介质层，第二介质层覆盖第一介质层且包覆芯片，将双层剥离结构进行剥离，刻蚀双层剥离结构的上层结构，露出重布线层和第一介质层，在重布线层上远离第一介质层的一侧制备焊球，焊球与重布线层电连接。综上，制备方法简单、操作性强，成本低，可以避免芯片损伤，同时在载板两侧同时进行制备工艺开展，效率高，避免翘曲。
Description
技术领域
本发明实施例涉及芯片封装技术领域，尤其涉及一种芯片封装结构及其制备方法。
背景技术
随着信息技术和半导体技术的不断发展，手机、PAD、智能手表等电子设备逐渐呈现轻型化且功能相互融合的趋势。这对电子设备中芯片的集成度要求越来越高，进而对芯片的封装带来前所未有的挑战。不断增长的互连间距的失配、加入具有不同功能的各种芯片以及在同样的占用面积下减少封装尺寸以便增加电池大小延长使用时间等均已为创新嵌入封装技术打开了窗口。
受益于3D硅通孔(Through Silicon Vias，TSV)技术的开发，扇出型晶圆级封装(Fan-Out Wafer Level Packaging，FOWLP)目前被认为最适合高要求的移动/无线市场，并且对其它关注高性能和小尺寸的市场，也具有很强的吸引力。扇出型晶圆级封装是晶圆级加工的嵌入式封装，它不用基板而在一个封装中实现垂直和水平方向的多芯片集成。
目前的扇出型封装技术主要是基于封装厂的塑封及晶圆工艺制作的，加工成本高，使用范围小，难以适用大规模的量产要求，并且现有的扇出型芯片封装结构在制造过程中，多采用先埋置芯片再制备激光盲孔，容易造成芯片的损伤，且在制备过程中容易出现翘曲等问题，严重影响了扇出型芯片封装结构的质量及性能。
发明内容
有鉴于此，本发明实施例提供一种芯片封装结构及其制备方法，以解决现有扇出型芯片制备过程中成本高、容易造成芯片损伤以及容易出现翘曲的技术问题。
第一方面，本发明实施例提供了一种芯片封装结构的制备方法，包括：
提供一载板，分别在所述载板的上下表面制备双层剥离结构，所述双层剥离结构包括上层结构和下层结构；
分别在所述双层剥离结构上远离所述载板的一侧制备重布线层；
在所述重布线层以及所述双层剥离结构表面制备第一介质层，所述第一介质层覆盖所述重布线层以及所述双层剥离结构；
在所述第一介质层中制备至少一个盲孔，所述盲孔与所述重布线层对应设置，且所述盲孔贯穿所述第一介质层；
在所述盲孔内填充导电材料；
提供一芯片，所述芯片包括有源面、位于所述有源面上的至少一个焊盘以及与所述焊盘相连的电连接凸起，将所述芯片倒装在所述第一介质层上，所述电连接凸起与所述盲孔对应；
在所述芯片周围制备第二介质层，所述第二介质层覆盖所述第一介质层且包覆所述芯片；
将所述双层剥离结构的上层结构和下层结构进行剥离，得到两个芯片封装结构，所述上层结构位于所述芯片封装结构上，所述下层结构位于所述载板上；
刻蚀所述上层结构，露出所述重布线层和所述第一介质层；
在所述重布线层上远离所述第一介质层的一侧制备焊球，所述焊球与所述重布线层电连接。
第二方面，本发明实施例还提供了一种芯片封装结构，包括：
重布线层；
位于所述重布线层上的第一介质层，所述第一介质层覆盖所述重布线层；
所述第一介质层上形成有至少一个盲孔，所述盲孔与所述重布线层对应设置，所述盲孔贯穿所述第一介质层且所述盲孔中填充有导电材料；
位于所述第一介质层上远离所述重布线层一侧的芯片，所述芯片包括有源面、位于所述有源面上的至少一个焊盘以及与所述焊盘相连的电连接凸起，所述电连接凸起与所述重布线层通过所述盲孔中填充的导电材料电连接；
位于所述第一介质层上远离所述重布线层一侧的第二介质层，所述第二介质层包覆所述芯片；
位于所述重布线层上远离所述第一介质层一侧的焊球，所述焊球与所述重布线层电连接。
本发明实施例提供的芯片封装结构及其制备方法，通过在载板上制备双层剥离结构，分别在双层剥离结构上制备重布线层，在重布线层以及双层剥离结构表面制备第一介质层，在第一介质层中制备至少一个盲孔，在盲孔内填充导电材料，将芯片的电连接凸起与盲孔对应设置，制备第二介质层包覆芯片，之后通过双层剥离结构剥离得到两个芯片封装结构。采用上述技术方案，在制备过程中避免bonding、debonding等工艺流程，具有工艺简单、工艺成熟等特点，并且激光钻孔工艺直接在介质层上制作，避免了盲孔直接在芯片上加工时候的风险，更好的提高了可靠性要求，同时，采用了基于载板两侧同时进行工艺开展，工艺效率比较高，可以一次扩大扇出面积的利用率，也可以更好的控制了工艺过程中的翘曲。进一步的，该制备过程中使用的材料均为规模化量产的材料，并且在其过程中所采用的工艺均为规模化量产的成熟的工艺流程，所以具有材料成本低、工艺成本低等特点。
附图说明
为了更加清楚地说明本发明示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。显然，所介绍的附图只是本发明所要描述的一部分实施例的附图，而不是全部的附图，对于本领域普通技术人员，在不付出创造性劳动的前提下，还可以根据这些附图得到其他的附图。
图1是本发明实施例提供的一种芯片封装结构的制备方法的流程示意图；
图2是本发明实施例提供的载板的剖面示意图；
图3是本发明实施例提供的在载板上制备双层剥离结构后的剖面示意图；
图4是本发明实施例提供的在双层剥离结构上制备重布线层的剖面示意图；
图5是本发明实施例提供的在重布线层以及双层剥离结构上制备第一介质层的剖面示意图；
图6是本发明实施例提供的在第一介质层中形成至少一个盲孔的剖面示意图；
图7是本发明实施例提供的在盲孔中填充导电材料后的剖面示意图；
图8是本发明实施例提供的将芯片倒装在第一介质层上的剖面示意图；
图9是本发明实施例提供的芯片周围制备第二介质层的剖面示意图；
图10是本发明实施例提供的剥离双层剥离结构得到两个芯片封装结构的剖面示意图；
图11是本发明实施例提供的单个芯片封装结构的剖面示意图；
图12是本发明实施例提供的刻蚀上层结构露出重布线层和第一介质层的剖面示意图；
图13是本发明实施例提供的在重布线层上制备绝缘层的剖面示意图；
图14是本发明实施例提供的通过绝缘层在重布线层上制备焊球的剖面示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将结合本发明实施例中的附图，通过具体实施方式，完整地描述本发明的技术方案。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例，基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例，均落入本发明的保护范围之内。
实施例
本发明实施例提供一种芯片封装结构及其制备方法。图1是本发明实施例提供的一种芯片封装结构的制备方法的流程示意图，如图1所示，本发明实施例提供的芯片封装结构的制备方法可以包括以下步骤：
S110、提供一载板，分别在所述载板的上、下表面制备双层剥离结构，所述双层剥离结构包括上层结构和下层结构。
示例性的，图2是本发明实施例提供的载板的剖面示意图，如图2所示，载板201的材料可以是硅、二氧化硅、陶瓷、玻璃、金属、合金以及有机材料等，所述载板的形状可以为矩形、圆形或者不规则形状，本发明实施例中对载板的材料和形状不进行限定。
如图3所示，图3是本发明实施例提供的在载板上制备双层剥离结构后的剖面示意图，分别在载板201的上、下表面制备双层剥离结构202，上层剥离结构202可以包括上层结构2021和下层结构2022，可以理解的是，双层剥离结构202表示可以从上层结构2021和下层结构2022的界面处进行剥离分开的结构。可选的，双层剥离结构202可以为双层剥离铜箔，双层剥离铜箔可以包括上层铜箔和下层铜箔，上层铜箔和下层铜箔之间可以剥离分开。可选的，上层铜箔和下层铜箔的厚度可以相同，也可以不同，例如上层铜箔的厚度大于下层铜箔的厚度。
S120、分别在所述双层剥离结构上远离所述载板的一侧制备重布线层。
示例性的，双层剥离结构202上远离载板201的一侧可以表示为双层剥离结构202朝向外侧的一侧，在双层剥离结构202远离载板201的一侧制备重布线层203，如图4所示，图4是本发明实施例提供的在双层剥离结构上制备重布线层的剖面示意图，重布线层203的材料可以为金属材料，如Al、Au、Cr、Ni、Cu、Mo、Ti、Ta、Ni-Cr、W等及其合金。
S130、在所述重布线层以及所述双层剥离结构表面制备第一介质层，所述第一介质层覆盖所述重布线层以及所述双层剥离结构
示例性的，如图5所示，图5是本发明实施例提供的在重布线层以及双层剥离结构上制备第一介质层的剖面示意图，第一介质层204覆盖重布线层203和双层剥离结构202，可选的，第一介质层204的材料可以为有机材料，例如ABF、FR-4、BT树脂或者聚丙烯。
S140、在所述第一介质层中制备至少一个盲孔，所述盲孔与所述重布线层对应设置，且所述盲孔贯穿所述第一介质层
示例性的，图6是本发明实施例提供的在第一介质层中形成至少一个盲孔的剖面示意图，这里以2个盲孔进行示例性说明。在第一介质层204中与重布线层203对应的区域进行图形制作，形成至少一个开口，通过所述开口制备至少一个盲孔205，盲孔205贯穿第一介质层204，通过盲孔205可以露出重布线层203。
可选的，可以采用激光打孔或者刻蚀的方法在第一介质层204中形成至少一个盲孔205，由于第一介质层204可以为有机材料，这里优选为采用激光打孔的方式，在第一介质层204中制备至少一个盲孔205。
S150、在所述盲孔内填充导电材料。
示例性的，图7是本发明实施例提供的在盲孔中填充导电材料后的剖面示意图，如图7所示，在盲孔205中填充导电材料，保证与盲孔205上下相连的元器件可以实现电连接。可选的，在盲孔205中填充导电材料可以是使用化学电镀种子层和电镀的方式在盲孔205中填充导电材料。具体的，盲孔205中填充的导电材料可以为Cu，Ni，Ag，Au或其合金等，本发明实施例不对盲孔205中填充的导电材料进行限定，只需通过盲孔205中填充的导电材料实现盲孔205上、下元器件的电连接即可。
S160、提供一芯片，所述芯片包括有源面、位于所述有源面上的至少一个焊盘以及与所述焊盘相连的电连接凸起，将所述芯片倒装在所述第一介质层上，所述电连接凸起与所述盲孔对应。
示例性的，图8是本发明实施例提供的将芯片倒装在第一介质上的剖面示意图，如图8所示，芯片206包括有源面、位于有源面上的至少一个焊盘207以及与焊盘207相连的电连接凸起208。可选的，焊盘207可为单层或多层金属，如Ti，W，Al，Cu，Ni，Pt，Ag，Au或其合金等，电连接凸起208的材料可以为Ti，W，Al，Cu，Ni，Pt，Ag，Au或其合金等，本发明实施例同样不对焊盘207和电连接凸起208的材料进行限定，只需满足电连接的需求即可。
可选的，电连接凸起208与盲孔205可以对应设置，进而保证芯片206可以通过焊盘207、电连接凸起208以及盲孔205中填充的导电材料与重布线层203实现电连接。
可选的，芯片206上电连接凸起208的数目与盲孔205的数目可以相同。
可选的，将芯片206倒装在第一介质层204上可以是采用倒装焊机并使用标准的倒装焊接工艺将芯片206倒装在第一介质层204上。
S170、在所述芯片周围制备第二介质层，所述第二介质层覆盖所述第一介质层且包覆所述芯片。
示例性的，如图9所示，在芯片206的周围制备第二介质层209，第二介质层209覆盖第一介质层204且完全包覆芯片206。可选的，第二介质层209的材料可以与第一介质层204的材料相同，例如ABF、FR-4、BT树脂或者聚丙烯。
S180、将所述双层剥离结构的上层结构和下层结构进行剥离，得到两个芯片封装结构，所述上层结构位于所述芯片封装结构上，所述下层结构位于所述载板上。
示例性的，如图10所示，图10是本发明实施例提供的剥离双层剥离结构得到两个芯片封装结构的剖面示意图，将双层剥离结构202从上层结构2021和下层结构2022的界面处进行剥离，得到了两个完全相同的芯片封装结构。具体的，双层剥离结构202的上层结构2021位于芯片封装结构上，下层结构2022位于载板201上。
进一步的，图11是本发明实施例提供的单个芯片封装结构的剖面示意图，如图11所示，芯片封装结构可以包括上层结构2021、重布线层203、第一介质层204、盲孔205、芯片206、位于芯片上的焊板207和电连接凸起208、包覆芯片206的第二介质层209。
S190、刻蚀所述上层结构，露出所述重布线层和所述第一介质层。
示例性的，如图12所示，图12为刻蚀掉上层结构2021后的剖面示意图，刻蚀上层结构2021，将上层结构2021完全刻蚀干净，露出重布线层203和第一介质层204。可选的，可以采用湿法刻蚀的方式刻蚀上层结构2021，露出重布线层203和第一介质层204。
S1100、在所述重布线层上远离所述第一介质层的一侧制备绝缘层，所述绝缘层上形成有至少一个开口，所述开口露出所述重布线层。
示例性的，图13是本发明实施例提供的在重布线层上制备绝缘层的剖面示意图，如图13所示，在重布线层203远离第一介质层204的一侧制备绝缘层210，绝缘层210上形成有至少一个开口，所述开口与重布线层203对应设置，且所述开口的底部露出重布线层203。
可选的，绝缘层210的材料可以为阻焊绿油或者有机材料，绝缘层210上形成有至少一个开口可以是激光刻蚀绝缘层210，得到至少一个开口。
S1110、在所述重布线层上远离所述第一介质层的一侧制备焊球，所述焊球与所述重布线层电连接。
示例性的，在重布线层203上远离第一介质层204的一侧制备焊球211，具体可以是通过绝缘层210上的开口，在重布线层203上远离第一介质层204的一侧制备焊球211，如图14所示，焊球211通过所述开口与重布线层203电连接。
可选的，焊球211的材料可以为焊料金属，例如Sn、Ag、Cu、Pb、Au、Ni、Zn、Mo、Ta、Bi、In及其合金。
综上，本发明实施例提供的芯片封装结构的制备方法，通过在载板上制备双层剥离结构，分别在双层剥离结构上制备重布线层，在重布线层以及双层剥离结构表面制备第一介质层，在第一介质层中制备至少一个盲孔，在盲孔内填充导电材料，采用倒装芯片的方式将芯片的电连接凸起与盲孔对应设置，制备第二介质层包覆芯片，之后通过双层剥离结构剥离得到两个芯片封装结构，最后在得到的单个芯片封装结构上制备焊球。采用上述技术方案，在制备过程中避免bonding、debonding等工艺流程，具有工艺简单、工艺成熟等特点；并且芯片通过标准的倒装焊接工艺倒装在第一介质层上，工艺成熟，制备盲孔时激光钻孔直接在第一介质层上制作，避免了盲孔直接在芯片上进行加工的风险，避免芯片损伤，更好的提高了芯片封装结构可靠性要求；同时，采用了基于载板两侧同时进行工艺开展，工艺效率比较高，可以一次得到两个芯片封装结构，扩大扇出面积的利用率，也可以更好的控制了工艺过程中的翘曲同时降低成本；进一步的，该制备过程中使用的材料均为规模化量产的材料，并且在制备过程中所采用的工艺均为规模化量产的成熟的工艺流程，所以具有材料成本低、工艺成本低等特点。
本发明实施例还提供的一种芯片封装结构，同样可以参考图14，本发明实施例提供的芯片封装结构可以包括：
重布线层203；
位于重布线层203上的第一介质层204，第一介质层204覆盖重布线层203；
第一介质层204上形成有至少一个盲孔205，盲孔205与重布线层203对应设置，盲孔205贯穿第一介质层204且盲孔205中填充有导电材料；
位于第一介质层204上远离重布线层203一侧的芯片206，芯片206包括有源面、位于所述有源面上的至少一个焊盘207以及与焊盘207相连的电连接凸起208，电连接凸起208与重布线203层通过盲孔205中填充的导电材料电连接；
位于第一介质层204上远离重布线层203一侧的第二介质层209，第二介质层209包覆芯片206；
位于重布线层203上远离第一介质层204一侧的焊球211，焊球211与重布线层203电连接。
可选的，所述芯片封装结构还可以包括绝缘层210，位于重布线层203上远离第一介质层204的一侧，绝缘层210上形成有开口，焊球211通过所述开口与重布线层203电连接。
可选的，本发明实施例提供的芯片封装结构可以采用本发明实施例提供的芯片封装结构的制备方法制备得到，本发明实施例提供的芯片封装结构成本较低、良率较高。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (12)
1.一种芯片封装结构的制备方法，其特征在于，包括：
提供一载板，分别在所述载板的上、下表面制备双层剥离结构，所述双层剥离结构包括上层结构和下层结构；
分别在所述双层剥离结构上远离所述载板的一侧制备重布线层；
在所述重布线层以及所述双层剥离结构表面制备第一介质层，所述第一介质层覆盖所述重布线层以及所述双层剥离结构；
在所述第一介质层中制备至少一个盲孔，所述盲孔与所述重布线层对应设置，且所述盲孔贯穿所述第一介质层；
在所述盲孔内填充导电材料；
提供一芯片，所述芯片包括有源面、位于所述有源面上的至少一个焊盘以及与所述焊盘相连的电连接凸起，将所述芯片倒装在所述第一介质层上，所述电连接凸起与所述盲孔对应；
在所述芯片周围制备第二介质层，所述第二介质层覆盖所述第一介质层且包覆所述芯片；
将所述双层剥离结构的上层结构和下层结构进行剥离，得到两个芯片封装结构，所述上层结构位于所述芯片封装结构上，所述下层结构位于所述载板上；
刻蚀所述上层结构，露出所述重布线层和所述第一介质层；
在所述重布线层上远离所述第一介质层的一侧制备焊球，所述焊球与所述重布线层电连接。
2.根据权利要求1所述的制备方法，其特征在于，所述芯片上电连接凸起的数目与所述盲孔的数目相同。
3.根据权利要求1所述的制备方法，其特征在于，将所述芯片倒装在所述第一介质层上，包括：
采用倒装焊机将所述芯片倒装在所述第一介质层上。
4.根据权利要求1所述的制备方法，其特征在于，所述双层剥离结构为双层剥离铜箔，所述双层剥离铜箔包括上层铜箔和下层铜箔。
5.根据权利要求4所述的制备方法，其特征在于，刻蚀所述上层结构，露出所述重布线层和所述第一介质层，包括：
采用湿法刻蚀的方式刻蚀所述上层铜箔，露出所述重布线层和所述第一介质层。
6.根据权利要求1所述的方法，其特征在于，在所述盲孔内填充导电材料，包括：
使用化学电镀种子层和电镀的方式在所述盲孔内填充导电材料。
7.根据权利要求1所述的方法，其特征在于，在所述第一介质层中制备至少一个盲孔，包括：
使用激光打孔的方式，在所述第一介质层中制备至少一个盲孔。
8.根据权利要求1所述的制备方法，其特征在于，所述第一介质层和所述第二介质层的材料为ABF、FR-4、BT树脂或者聚丙烯。
9.根据权利要求1所述的制备方法，其特征在于，刻蚀所述上层结构，露出所述重布线层和所述第一介质层之后，在所述重布线层上远离所述第一介质层的一侧制备焊球之前，还包括：
在所述重布线层上远离所述第一介质层的一侧制备绝缘层；
刻蚀所述绝缘层形成开口，所述开口露出所述重布线层；
通过所述开口制备焊球。
10.根据权利要求9所述的制备方法，其特征在于，所述绝缘层的材料为阻焊绿油或者有机材料。
11.一种芯片封装结构，采用权利要求1-10任一项所述的制备方法制备得到，其特征在于，包括：
重布线层；
位于所述重布线层上的第一介质层，所述第一介质层覆盖所述重布线层；
所述第一介质层上形成有至少一个盲孔，所述盲孔与所述重布线层对应设置，所述盲孔贯穿所述第一介质层且所述盲孔中填充有导电材料；
位于所述第一介质层上远离所述重布线层一侧的芯片，所述芯片包括有源面、位于所述有源面上的至少一个焊盘以及与所述焊盘相连的电连接凸起，所述电连接凸起与所述重布线层通过所述盲孔中填充的导电材料电连接；
位于所述第一介质层上远离所述重布线层一侧的第二介质层，所述第二介质层包覆所述芯片；
位于所述重布线层上远离所述第一介质层一侧的焊球，所述焊球与所述重布线层电连接。
12.根据权利要求11所述的芯片封装结构，其特征在于，还包括：
绝缘层，位于所述重布线层上远离所述第一介质层的一侧，所述绝缘层上形成有开口，所述焊球通过所述开口与所述重布线层电连接。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107507781A (zh) * | 2017-08-30 | 2017-12-22 | 深圳中科四合科技有限公司 | 一种芯片封装结构的制备方法 |
| CN107564876A (zh) * | 2017-08-30 | 2018-01-09 | 深圳中科四合科技有限公司 | 一种芯片封装结构 |
| CN108538737A (zh) * | 2018-03-22 | 2018-09-14 | 江西芯创光电有限公司 | 载板的压合方法 |
| CN108538803A (zh) * | 2018-03-21 | 2018-09-14 | 华进半导体封装先导技术研发中心有限公司 | 一种芯片后组装扇出型封装结构及制作方法 |
| CN113257688A (zh) * | 2021-05-12 | 2021-08-13 | 华宇华源电子科技（深圳）有限公司 | 一种芯片封装方法和芯片封装结构 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1645990A (zh) * | 2004-01-19 | 2005-07-27 | 新光电气工业株式会社 | 电路基板制造方法 |
| US20110097850A1 (en) * | 2009-10-22 | 2011-04-28 | Unimicron Technology Corporation | Method of fabricating a packaging structure |
| CN102054714A (zh) * | 2009-11-06 | 2011-05-11 | 欣兴电子股份有限公司 | 封装结构的制法 |
| US20120104598A1 (en) * | 2010-11-01 | 2012-05-03 | Unimicron Technology Corporation | Package structure having embedded semiconductor component and fabrication method thereof |
-
2016
- 2016-12-07 CN CN201611116575.5A patent/CN106531642A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1645990A (zh) * | 2004-01-19 | 2005-07-27 | 新光电气工业株式会社 | 电路基板制造方法 |
| US20110097850A1 (en) * | 2009-10-22 | 2011-04-28 | Unimicron Technology Corporation | Method of fabricating a packaging structure |
| CN102054714A (zh) * | 2009-11-06 | 2011-05-11 | 欣兴电子股份有限公司 | 封装结构的制法 |
| US20120104598A1 (en) * | 2010-11-01 | 2012-05-03 | Unimicron Technology Corporation | Package structure having embedded semiconductor component and fabrication method thereof |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107507781A (zh) * | 2017-08-30 | 2017-12-22 | 深圳中科四合科技有限公司 | 一种芯片封装结构的制备方法 |
| CN107564876A (zh) * | 2017-08-30 | 2018-01-09 | 深圳中科四合科技有限公司 | 一种芯片封装结构 |
| CN107564876B (zh) * | 2017-08-30 | 2019-09-27 | 深圳中科四合科技有限公司 | 一种芯片封装结构 |
| CN107507781B (zh) * | 2017-08-30 | 2019-09-27 | 深圳中科四合科技有限公司 | 一种芯片封装结构的制备方法 |
| CN108538803A (zh) * | 2018-03-21 | 2018-09-14 | 华进半导体封装先导技术研发中心有限公司 | 一种芯片后组装扇出型封装结构及制作方法 |
| CN108538737A (zh) * | 2018-03-22 | 2018-09-14 | 江西芯创光电有限公司 | 载板的压合方法 |
| CN113257688A (zh) * | 2021-05-12 | 2021-08-13 | 华宇华源电子科技（深圳）有限公司 | 一种芯片封装方法和芯片封装结构 |
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