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CN106170858B - 电容器结构 - Google Patents

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Abstract

本发明涉及一种电容器结构(2)，包括具有第一侧和第二侧(6、8)的硅衬底(4)、双重金属‑绝缘体‑金属沟槽式电容器(10)，其包括基底电极(12)、绝缘层(16，20)、第二导电层和第三导电层(18，22)；电容器结构还包括耦接到基底电极(12)的第二衬垫(26)和第四衬垫(30)以及耦接在一起的第一衬垫(24)和第三衬垫(28)，第一衬垫(24)和第二衬垫(26)位于衬底侧的同侧，第三衬垫(28)和第四衬垫(30)位于衬底侧的同侧，第三衬垫(28)耦接到第二导电层(18)，所述第二导电层(18)与相反的第二侧(8)齐平或从相反的第二侧(8)突出。

Description

电容器结构
本发明涉及一种电容器结构。本发明还涉及能够生产所述电容器结构的一种制造工艺。
近年来，在比如电源去耦这样的应用中的主要问题是超高的电容器密度。实际上，比如手机、平板电脑这样的很多应用都需要电源能够具有可控的、固定的和非常稳定的输出电压。
对于这类应用，通常在外部采用表面安装的设备组件(SMC)，并在使电容器密度增加的插板级别将其连接到电源网格。因此，较好地控制由电源提供的输出电压。
但是，这种方法会受到限制，连接到电源网格的SMC组件的诱导等效串联电阻(ESR)的损耗可能会因为较长的互连路径而增加。当到达较高抑制时，这通常不足以进行适当的去耦。
为了克服这个问题，专利WO2007/054858提出了利用电容器无源技术的集成于硅中的组件，以便能够在硅集成组件(SIP)中进行集成。这一特征能够缩短相互连接的长度，从而减少寄生损失。此外，提高了这些电路的可靠性和线性度。但是，这类型技术集成度相当低，例如，所述集成度仅限于<1μF/mm2。
为了增加密度集成，专利WO2008/139393提出一种系统级封装的集成衬底，包括衬底通孔和沟槽式电容器，其中，沟槽填料包括与介电层交替设置的至少四层导电电容器-电极层。电容器-电极层交替地分别连接到设置在第一衬底侧或第二衬底侧的两个电容器端线之中的一个。沟槽式电容器和衬底通孔分别在沟槽开口中以及经由在半导体衬底中的开口形成。因此，提高了集成度。
专利WO2009/057010提出了一种多层结构和第一电极，尤其是一种沟槽式电容器，其具有包括沟槽的图案层结构，其中，图案层结构包括FASS-曲线结构，而且至少部分第一电极是在FASS-曲线结构上形成的。因此，增加了集成度。
专利US2012/0080772涉及一种半导体器件，所述半导体器件包括衬底、第一单导体、单个绝缘体和第二单导体。衬底包括彼此相邻的第一区域和第二区域。第一区域具有盲孔，所述盲孔在衬底正面分别具有一个开口。第二区域具有穿过衬底的通孔。每个盲孔的宽度小于通孔的宽度。第一单导体是在衬底正面上形成的，通过这种方式使得每个盲孔的内表面以及通孔的内表面都由第一单导体覆盖。单个绝缘体是在第一单导体上形成的。第二单导体是在单个绝缘体上形成的，并且与第一单导体电绝缘。
本发明的目的是提供一种可选择的方案，用于增加电容器结构的电容器密度，同时控制串联电阻率的损耗。所提出的电容器结构除了生产成本低外，还具有可靠性和高效性。
根据本发明的第一方面，提出一种电容器结构，包括：
-硅衬底，具有第一侧以及相反的第二侧，
-在半导体衬底中刻蚀的沟槽，
-双重金属-绝缘体-金属沟槽式电容器，包括：
○基底电极，其形成陷入耦接到衬底的沟槽中的第一导电层，
○第一绝缘层，
○沉积在第一绝缘层上的第二导电层，
○第二绝缘层，
○第三导电层，沉积在第二绝缘层上，并耦接到基底电极，
其特征在于，第二衬垫和第四衬垫耦接到基底电极，其中，第二衬垫位于硅衬底的第一侧，第四衬垫位于硅衬底的相反第二侧，而且
特征还在于，第一衬垫和第三衬垫耦接在一起，并且一方面与硅衬底绝缘，另一方面与第二衬垫和第四衬垫绝缘，第一衬垫位于第一侧，第三衬垫位于相反的第二侧，第三衬垫耦接到第二导电层，所述第二导电层与相反的第二侧齐平或从相反的第二侧突出。
在本发明的示例性实施例中，电容器结构的第二衬垫和第四衬垫通过硅衬底耦接到基底电极，从而能够减少串行损耗。
有利的是，第一衬垫和第三衬垫与硅衬底对称。同样，第二衬垫和第四衬垫与硅衬底对称，从而能够连接多个电容器结构。
有利的是，第三衬垫使第二导电层短路，允许降低电容器结构的固有电容电阻(ESR)。
在本发明的一个示例性实施例中，衬垫是由低电阻率金属层构成的，例如，铜，使固有电容电阻(ESR)最小化。
优选地，第三衬垫覆盖第二导电层的60％以上。
本发明不仅涉及到双重MIM电容器结构。例如，还涉及到一种结构，该结构具有沉积在第三导电层上的第三绝缘层以及沉积在第三绝缘层上的第四导电层。还可以增加进入沟槽中的MIM电容器的数量，例如，以便得到MIMIMIMIM结构。
在这种情况下，可以有利地把偶数导电层(对应于第二、第四……导电层)耦接在一起，把奇数导电层(对应于第一、第三……导电层)耦接在一起，以便增加电容器结构的电容值。
在本发明的第二方面，为了优化集成电容器密度值，提出一种电子装置，包括两个以上电容器结构，一个电容器结构的第一衬垫和第二衬垫焊接到第二个相邻的电容器结构的第三衬垫和第四衬垫。
有利的是，把电子装置的一个电容器结构放置在其它电容器结构之上。
在本发明的第三方面，提出了一种制造电容器结构的方法，包括下列步骤：
-提供具有第一侧以及相反的第二侧的硅衬底，
-在硅衬底中形成沟槽，
-在沟槽中形成基底电极，
-通过堆叠下列各层形成双重金属-绝缘层-金属(MIM)沟槽式电容器：
○把第一绝缘层堆叠在构成第一导电层的基底电极上，
○把第二导电层堆叠在第一绝缘层上，
○把第二绝缘层堆叠在第二导电层上，
○把第三导电层堆叠在第二绝缘层上，
-将硅衬底的相反的第二侧刻蚀到第一绝缘层，
-刻蚀第一绝缘层，
-在相反的第二侧上沉积厚介电层，
-处理与第一导电层相连的第一衬垫，以及处理与硅衬底相连的第二衬垫，第一衬垫和第二衬垫位于第一侧上，
-处理与第三导电层相连的第三衬垫，以及处理与硅衬底相连的第四衬垫，第三衬垫和第四衬垫位于相反的第二侧上。
此外，在本发明另一个示例性实施例中，为了增加电容器密度，该方法还包括下列步骤：
-把第三绝缘层沉积在第三导电层上，以及
-把第四导电层沉积在第三绝缘层上。
在本发明的其它实施例中，为了优化两个电容器结构的堆叠，实现了把一个自堆叠电容器结构的第一衬垫和第二衬垫焊接到相邻的自堆叠电容器结构的第三衬垫和第四衬垫的步骤。
为了优化两个电容器结构的组装，焊接步骤为晶片键合(wafer bounding)。
以示例的方式，而不是限制性地阐释了本发明的实施例，在附图的各图中，相同的标号指代相似的元件，在附图中：
图1是根据本发明一个实施例的沟槽式电容器的示意性截面图，
图2是根据本发明一个实施例的电容器结构的处理步骤的示意性截面局部视图，
图3是自堆叠电容器结构一个处理步骤的示意性局部放大截面图，
图4是自堆叠电容器结构一个处理步骤的示意性局部放大截面图，
图5是自堆叠电容器结构一个处理步骤的示意性局部放大截面图，
图6是自堆叠电容器结构一个处理步骤的示意性局部放大截面图，
图7是根据本发明一个实施例的自堆叠电容器结构的示意性截面图，以及，
图8是使用图7中的自堆叠电容器结构的电子装置的示意性截面图。
图1显示了一幅沟槽式电容器10的示意性截面视图，可将所述沟槽式电容器10用于构成自堆叠电容器结构2(图7)。例如，沟槽式电容器10采用硅衬底4的支座。硅衬底4包括第一侧6和相反的第二侧8。
硅衬底4的厚度适合于提高沟槽式电容器10的集成电容器密度值。在本发明实施例的一个示例中，硅衬底4的厚度大约等于100μm(1μm＝1x10-6m)。硅衬底4的晶体取向适合根据本发明以理想的角度进行干法刻蚀和/或湿法刻蚀。在本发明另一个实施例中，支座采用SOI(绝缘衬底上的硅)衬底。
此外，诸如载流子类型以及载流子浓度值的掺杂特征适于降低基底电极12与硅衬底4之间的电阻。有利的是，载流子的浓度和类型能够调制沟槽式电容器10的串联电阻率损失。例如，载流子浓度值等于1x1018cm-3，载流子带正电(p型)。在本说明中，不再赘述本领域技术人员已知的掺杂工艺。
以确定的面积刻蚀硅衬底4，以制造沟槽14。通过硅衬底4的第一侧6的至少一个刻蚀步骤实现沟槽14。例如，刻蚀步骤是通过湿法刻蚀步骤或干法刻蚀步骤实现的。在本发明的其它实施例中，刻蚀步骤结合了在硅衬底4第一侧6的干法刻蚀步骤与湿法刻蚀步骤。
在本发明实施例的一个示例中，沟槽14的宽度通常为1μm至3μm，其深度通常为10μm至80μm。有利的是，沟槽14的形状适合优化所述沟槽14中的层沉积，并增加集成电容器密度。在一个优选实施例中，沟槽14的形状为蛇形。
基底电极12(图1)沉积在沟槽14中，并且与硅衬底4连接。它覆盖沟槽14底部和壁，并且覆盖在沟槽14附近的硅衬底4的第一侧6的确定面积。基底电极12形成第一导电层，而且，例如，它是通过从沉积的掺杂玻璃层到衬底4的杂质扩散而实现的，该掺杂玻璃层随后被去除，或者是通过沉积导电材料的步骤实现的，例如导电材料为镍(Ni)、氮化钛(TiN)、钨(W)、钛(Ti)或多晶硅。在本说明中不再赘述本领域技术人员已知的沉积工艺。
确定基底电极12导电层的厚度，以便沟槽式电容器10的串联电阻率损失在基底电极12与硅衬底4之间最小。在本发明实施例的一个示例中，陷入沟槽14的基底电极12的厚度等于200nm(1nm＝1x10-9m)。当然，也可以采用任何其它类型的导电层制造基底电极12。
把至少由金属-绝缘体-金属-绝缘体-金属层(双重MIM)构成的多层堆叠沉积在沟槽14中的基底电极12上。多层堆叠能够实现双重MIM沟槽式电容器10。多层堆叠包括沉积在硅衬底4的第一侧6上以及沉积在沟槽14中(在基底电极12上)的第一绝缘层16、沉积在第一绝缘层16上的第二导电层18、沉积在第二导电层18上的第二绝缘层20以及沉积在第二绝缘层20上并耦接到基底电极12的第三导电层22。
基底电极12被认为是双重MIM沟槽式电容器10的第一导电层，因此将其看作是奇数导电层。第三导电层22也是同样，被认为是另一个奇数导电层。第二导电层18被认为是偶数导电层。在下文中，对各层之间的连接进行更详细地描述。第一绝缘层16和第二绝缘层20厚度相同，例如等于0.02μm。例如，通过能够沉积较高介电常数(高K值)的介电层的LPCVD工艺(低压化学气相沉积)或ALD工艺(原子层沉积)沉积第一绝缘层16和第二绝缘层20。优选地，介电层是氧化硅(Si3N4)。
确定第二导电层18和第三导电层22的厚度，以控制双重MIM沟槽式电容器10的串行电阻率。例如，可以利用多晶硅或者比如钨(W)这样的耐火材料制造第二导电层18和第三导电层22。
在另一个实施例中，实现了包括沉积在第三导电层22上的第三绝缘层以及沉积在第三绝缘层上的第四导电层在内的一个序列层。在下文中将介绍奇数导电层与偶数导电层之间的电连接。
在另一个实施例中，沉积了N个序列的层。N取决于预期的沟槽式电容器10的电容值。
在电容器结构中，一方面，把偶数导电层耦接在一起，另一方面，把奇数导电层耦接在一起并且对基底电极12短路。通过在硅衬底4第一侧6植入互连层40实现各个导电层之间的连接。以这种方式，建立了平行的电容性网络，一个节点耦接到硅衬底4，另一个节点耦接到互连层。
为了能够把双重MIM沟槽式电容器10连接到沟槽式电容器10奇数导电层(基底电极12和第三导电层22)和偶数导电层(第二导电层18)外侧，制造了第一衬垫24和第二衬垫26。第一衬垫24和第二衬垫26位于硅衬底4的第一侧6，并且彼此绝缘。在各图中所示的结构中，第一衬垫24耦接到第二导电层18，第二衬垫26耦接到对应于基底电极12和第三导电层22的奇数导电层。下面，对第一衬垫24和第二衬垫26的制造工艺进行更具体的描述。
为了降低串联电阻率损失和增加集成电容器密度值，提出利用双重MIM沟槽式电容器10的自堆叠电容器结构2。为此，在硅衬底4的相反的第二侧8实现凹口32。具有凹口32的电容器结构如图2所示。
为了制造凹口32(图2)，刻蚀硅衬底4的相反的第二侧8。例如，在第一步中，机械地磨合硅衬底4相反的第二侧8。通过机械磨合达到的厚度使相反的第二侧8能够接近沟槽14的底部。通常，根据被称为TTV(总厚度变化)的沟槽14刻蚀步骤的均匀性，磨合的厚度可约为10μm。
机械磨合步骤之后，最好利用干法刻蚀进行硅衬底4相反的第二侧8的各向同性刻蚀(图2)。这个刻蚀步骤使之能够暴露第一绝缘层16，因为在第一绝缘层16的硅(硅衬底4)与氧化硅(Si3N4)之间的刻蚀率约等于100。因此，一部分第一绝缘层16充溢到硅衬底4的相反的第二侧8。图2显示了这个刻蚀步骤之后的溢出现象。在本发明实施例的一个示例中，可以采用根据氧化硅(Si3N4)而选择的SF6干法刻蚀步骤。
为了接近第二导电层18，实现第一绝缘层16的局部刻蚀(图3)。为此目的，可以进行各向同性刻蚀。优选地，例如利用正磷酸进行湿法刻蚀。
为了保护硅衬底4(图4)的相反的第二侧8与第二导电层18并使第二侧8与第二导电层18绝缘，沉积一个厚介电层34。例如，该沉积是通过PECVD(等离子体增强化学气相沉积)进行的氧化物沉积。通过PECVD进行的厚介电层34的氧化物沉积能够实现在偶数导电层18上的共形沉积(conformal deposition)。
在凹口32区域中进行厚介电层34的局部刻蚀步骤(图5)。优选地，从硅衬底4的相反的第二侧8进行各向同性干法刻蚀步骤，以暴露第二导电层18。例如，各向同性干法刻蚀采用氟碳气体等离子(CF4)。一个替代方法可采用氧化CMP(化学机械抛光)步骤实现磨料，所述磨料对于待暴露的电极有充足的选择性。
底部金属层36沉积在相反的第二侧8(图6)。该底部金属层36可通过本文所述的工艺流程由在扩散阻挡层上的铝(Al)、钛(Ti)、铜(Cu)制成，或者与通过由薄金(Au)保护的比如镍(Ni)这样的可焊金属相结合而制成，或者由另一种金属或各种金属的组合制成，所述金属与第二导电层18之间电接触良好。例如，底部金属层36采用无电沉积工艺。底部金属层36的厚度适合沉积可焊层，比如下凸点金属层(Under Ball Metallization，UBM)。
为了实现与电容器结构2外侧的连接，把第三衬垫28和第四衬垫30设置在硅衬底4相反的第二侧8(图7)。很明显，为了接近硅衬底4，在衬垫的制造工艺之前，先完成厚介电层34的刻蚀步骤。
通过与第一衬垫24和第二衬垫26制造工艺相似的工艺实现第三衬垫28和第四衬垫30。由于凹口32，第三衬垫28耦接到第二导电层18。为了降低固有电容电阻(ESR)，第三衬垫28沉积在后侧，并且与接触的第二导电层18电短路。在所阐释的实施例中，使第三衬垫28通过底部金属层36(也可以是导电多晶硅层)对第二导电层18短路。这样，通过所接触的第二导电层18的电阻并联设置第三衬垫28的ESR。通过选择电阻率较低，例如铜(Cu)、厚度足够厚(通常为3μm至5μm)的金属，并且以足够大面积制成第三衬垫28(例如，超过第二导电层18覆盖面的60％)，可明显降低ESR。
在双重MIM沟槽式电容器10中，可以从第二侧8接近第二导电层18，并通过底部金属层36将其连接到第三衬垫28。第二导电层18还可以从第一侧6接近，并通过互连层40将其连接到第一衬垫24。所以第二导电层18是可用作衬底通孔(Through Substrate Via，TSV)的中间电极。此外，基底电极12可以从第二侧8接近，并通过硅衬底4将其连接到第四衬垫30。基底电极12还可以从顶侧6接近，并通过互连层40将其耦接到第二衬垫26，所述互连层40将基底电极12和第三导电层22进行短路。因此，可将多个导电层(偶数导电层和奇数导电层)用作电极和/或双重MIM沟槽式电容器10的通路，此外，该沟槽式电容器还具有受控的串行电阻率。
为了优化电容器结构2的ESR，第一衬垫24的表面区域与第三衬垫28的表面区域的表面尺寸相同。此外，第二衬垫26的表面区域与第四衬垫30的表面区域的表面尺寸相同。第三衬垫28的形状可为矩形、多边形或者可由多个衬垫或条带构成。第三衬垫28优选覆盖偶数导电层18的至少60％。
用于生产第三衬垫28的具有低电阻率的金属层也用于生产第一衬垫24、第二衬垫26和第四衬垫30。为了促进衬垫和/或支撑电路之间的连接，比如下凸点金属层(UBM)这样的可焊层可以沉积在用于实现衬垫的、具有较低电阻率的金属层上。
因此，通过上文所述的偶数导电层18和互连层40把第三衬垫28耦接到第二衬垫24。同样，通过其它互连层40把第四衬垫30耦接到奇数导电层22和基底电极12。第四衬垫30与第三衬垫28绝缘，而且有利的是，第一衬垫24与第三衬垫28关于硅衬底4对称，而且第二衬垫26与第三衬垫28关于硅衬底4对称。
为了增加集成电容器密度值，提出一种利用至少两个自堆叠电容器结构2的电子装置38(图8)。在下文描述中，电子装置38包括第一电容器结构2和第二电容器结构202。需注意的是，自堆叠电容器结构2、202的内部设计和特征与上文所述的自堆叠电容器结构的内部设计和特征相似。为了简化下文描述，电容器结构2的电容值称为C2，并包括：
-第一衬垫24，
-第二衬垫26，
-第三衬垫28，
-第四衬垫30。
同样，电容器结构202的电容值称为C202，并包括：
-标为224的第一衬垫，
-标为226的第二衬垫，
-标为228的第三衬垫，
-标为230的第四衬垫。
因此，为了实现电子装置38，通过把自堆叠电容器结构2的第一衬垫24连接到自堆叠电容器结构202的第三衬垫228，并且把电容器结构2的第二衬垫26连接到电容器结构202的第四衬垫230从而实现焊接步骤。
这样，电容器结构2和电容器结构202并行耦合，电子装置38的等效电容值等于C2+C202。例如，电容器结构2的第三衬垫28和第四衬垫30可以连接到印刷电路。
本领域技术人员可知，与电容器结构2相似的第三自堆叠电容器结构可以堆叠在第二电容器结构202上，以此类推。
有利的是，可以把电子装置38一个接一个地组装在一起，或者通过晶片键合工艺组装在一起。后面这种工艺能够降低生产电子装置38的成本。
还提出了一种制造电容器结构2的工艺流程，包括下列步骤：
-提供具有第一侧6和相反的第二侧8的硅衬底4，
-在硅衬底4中形成沟槽14，
-在沟槽14中形成基底电极12，
-通过堆叠下列各层形成双重金属-绝缘体-金属沟槽式电容器10：
○第一绝缘层16，
○第一绝缘层16上的第二导电层18，
○第二绝缘层20，
○第二绝缘层20上的第三导电层22，
-将硅衬底4的相反的第二侧8刻蚀到第一绝缘层16，
-刻蚀第一绝缘层16，
-在相反的第二侧8上沉积厚介电层34，
-处理与第一导电层18相连的第一衬垫24以及与硅衬底4相连的第二衬垫26，第一衬垫24和第二衬垫26放置在第一侧6上，
-处理与第三导电层22相连的第三衬垫28以及与硅衬底4相连的第四衬垫30，第三衬垫28和第四衬垫30设置在相反的第二侧8。
还提出一种工艺流程，能够制造包括至少两个堆叠在一起的自堆叠电容器结构的电子装置38。为此，提出把自堆叠电容器结构的第一衬垫和第二衬垫焊接到相邻的自堆叠电容器结构的第三衬垫和第四衬垫。自堆叠电容器结构以一个在另一个之下的方式放置。
本发明提供一种易于生产的电容器结构2。本发明还提供一种(在自堆叠电容器结构的数量多于2个的情况下)集成电容器密度值较高而且串联电阻损失受控的电子装置38。
通过附图和前述说明已经对本发明进行了详细的阐释和描述，这些阐释和描述是说明性或示例性的，而非限制性的；本发明不限于所公开的实施例。本领域技术人员在实践要求保护的本发明的过程中，通过研究附图、说明书和所附的权利要求可以理解并实现所公开的实施例的变体。

Claims (16)

1.一种电容器结构(2)，包括：
硅衬底(4)，具有第一侧(6)以及平行于第一侧的相反的第二侧(8)，
在半导体衬底(4)中从第一侧(6)刻蚀的沟槽(14)，
双重金属-绝緣体-金属沟槽式电容器(10)，其在沿着平行于硅衬底(4)的第一侧(6)和相反的第二侧(8)的至少一个堆叠方向上包括：
基底电极(12)，其形成陷入沟槽(14)中的第一导电层，并耦接到衬底(4)，
第一绝緣层(16)，其堆叠在沟槽(14)中的基底电极(12)上，
堆叠在沟槽(14)中的第一绝緣层(16)上的第二导电层(18)，
堆叠在沟槽(14)中的第二导电层(18)上的第二绝緣层(20)，以及，
第三导电层(22)，其堆叠在沟槽(14)中的第二绝緣层(20)上，并耦接到基底电极(12)，
其特征在于，第二衬垫(26)和第四衬垫(30)耦接到基底电极(12)，其中，第二衬垫(26)位于硅衬底(4)的第一侧(6)，第四衬垫(30)位于硅衬底(4)的相反的第二侧(8)，以及，
第一衬垫(24)和第三衬垫(28)耦接在一起，并且一方面与硅衬底(4)绝緣，另一方面与第二衬垫(26)和第四衬垫(30)绝緣，第一衬垫(24)位于硅衬底(4)的第一侧(6)，第三衬垫(28)位于硅衬底(4)的相反的第二侧(8)，第三衬垫(28)耦接到第二导电层(18)，且所述第二导电层(18)与所述硅衬底(4)的相反的第二侧(8)齐平或从所述硅衬底(4)的相反的第二侧突出。
2.根据权利要求1所述的电容器结构(2)，其特征在于，第二衬垫(26)和第四衬垫(30)通过硅衬底(4)耦接到基底电极(12)。
3.根据权利要求1或2所述的电容器结构(2)，其特征在于，第一衬垫(24)和第三衬垫(28)沿着垂直于硅衬底(4)的第一侧(6)和相反的第二侧(8)的方向彼此对齐。
4.根据权利要求1或2所述的电容器结构(2)，其特征在于，第二衬垫(26)和第四衬垫(30)沿着垂直于硅衬底(4)的第一侧(6)和相反的第二侧(8)的方向彼此对齐。
5.根据权利要求1或2所述的电容器结构(2)，其特征在于，第三衬垫(28)与第二导电层(18)短路。
6.根据权利要求1或2所述的电容器结构(2)，其特征在于，衬垫(24、26、28、30)是由铜构成。
7.根据权利要求1或2所述的电容器结构(2)，其特征在于，第三衬垫(28)覆盖第二导电层(18)的60％以上。
8.根据权利要求1或2所述的电容器结构(2)，其特征在于，第三绝緣层沉积在第三导电层(22)上，第四导电层沉积在第三绝緣层上。
9.根据权利要求8所述的电容器结构(2)，其特征在于，把第二和第四导电层耦接在一起，把第一和第三导电层耦接在一起。
10.根据权利要求1或2所述的电容器结构(2)，其特征在于，还包括沉积在硅衬底(4)的相反的第二侧(8)的底部金属层(36)，所述底部金属层由铝、钛或铜制成，这些金属在扩散阻挡层上或者与由薄金保护的镍相结合，所述底部金属层适于允许沉积可焊层。
11.一种电子装置(38)，其包括多于一种根据权利要求1至10中任一项所述的电容器结构，其特征在于，电容器结构的第一衬垫和第二衬垫焊接到第二个相邻的电容器结构的第三衬垫和第四衬垫。
12.根据权利要求11所述的电子装置(38)，其特征在于，一个电容器结构放置在其它电容器结构之上。
13.一种制造电容器结构(2)的方法，包括下列步骤：
提供具有第一侧(6)以及平行于第一侧的相反的第二侧(8)的硅衬底(4)，
在硅衬底(4)中从第一侧(6)形成沟槽(14)，
在沟槽(14)中形成基底电极(12)，所述电极(12)耦接到衬底(4)，
通过在沟槽(14)中沿着平行于硅衬底(4)的第一侧(6)和相反的第二侧(8)的至少一个堆叠方向上堆叠下列各层形成双重金属-绝緣层-金属沟槽式电容器(10)：
把第一绝緣层(16)堆叠在构成第一导电层的基底电极(12)上，
把第二导电层(18)堆叠在第一绝緣层(16)上，
把第二绝緣层(20)堆叠在第二导电层(18)上，
把第三导电层(22)堆叠在第二绝緣层(20)上，
将硅衬底(4)的第二侧(8)刻蚀到第一绝緣层(16)，
刻蚀第一绝緣层(16)，
在相反的第二侧(8)上沉积厚介电层(34)，
处理与第二导电层(18)相连的第一衬垫(24)，以及处理与硅衬底(4)和第三导电层(22)相连的第二衬垫(26)，第一衬垫(24)和第二衬垫(26)位于第一侧(6)上，以及，
处理与第二导电层(18)相连的第三衬垫(28)，以及处理与硅衬底(4)相连的第四衬垫(30)，第三衬垫(28)和第四衬垫(30)位于相反的第二侧(8)上。
14.根据权利要求13所述的制造电容器结构(2)的方法，其特征在于，还包括下列步骤：
把第三绝緣层沉积在第三导电层(22)，以及，
把第四导电层沉积在第三绝緣层上。
15.一种制造电子装置(38)的方法，所述电子装置使用两个相邻的根据权利要求1至9中任一项所述的电容器结构(2)，其特征在于，还包括下面的步骤：
把第一个电容器结构的第一衬垫和第二衬垫焊接到第二个电容器结构的第三衬垫和第四衬垫。
16.根据权利要求15所述的制造电子装置(38)的方法，其特征在于，焊接步骤为晶片键合。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017052471A1 (en) * 2015-09-23 2017-03-30 Nanyang Technological University Semiconductor devices and methods of forming the same
US10490449B2 (en) * 2015-09-24 2019-11-26 Intel Corporation Techniques for revealing a backside of an integrated circuit device, and associated configurations
KR101933414B1 (ko) * 2016-11-11 2018-12-28 삼성전기 주식회사 다층 박막 커패시터
JP6802536B2 (ja) * 2017-03-24 2020-12-16 株式会社村田製作所 キャパシタ
US10453829B2 (en) * 2017-06-16 2019-10-22 Intel Corporation Method and apparatus for reducing capacitance of input/output pins of memory device
FR3070535A1 (fr) * 2017-08-28 2019-03-01 Stmicroelectronics (Crolles 2) Sas Circuit integre avec element capacitif a structure verticale, et son procede de fabrication
FR3076660B1 (fr) * 2018-01-09 2020-02-07 Stmicroelectronics (Rousset) Sas Dispositif integre de cellule capacitive de remplissage et procede de fabrication correspondant
US11621222B2 (en) 2018-01-09 2023-04-04 Stmicroelectronics (Rousset) Sas Integrated filler capacitor cell device and corresponding manufacturing method
CN108962880B (zh) * 2018-07-17 2024-05-03 昆山思特威集成电路有限公司 一种高密度多层堆叠mim电容器及像素电路与成像装置
WO2020025995A1 (ja) 2018-08-01 2020-02-06 日産自動車株式会社 半導体装置、パワーモジュール及び半導体装置の製造方法
EP3754725A4 (en) * 2018-12-25 2021-05-12 Shenzhen Goodix Technology Co., Ltd. CONDENSER AND METHOD OF MANUFACTURING THE CONDENSER
WO2020133234A1 (zh) * 2018-12-28 2020-07-02 深圳市汇顶科技股份有限公司 电容器及其制作方法
JP7179634B2 (ja) * 2019-02-07 2022-11-29 株式会社東芝 コンデンサ及びコンデンサモジュール
JP2020141090A (ja) * 2019-03-01 2020-09-03 ソニーセミコンダクタソリューションズ株式会社 容量素子、半導体素子基板及び電子機器
WO2020181527A1 (zh) 2019-03-13 2020-09-17 深圳市汇顶科技股份有限公司 电容器及其制作方法
CN111971791B (zh) 2019-03-19 2024-05-31 深圳市汇顶科技股份有限公司 电容器及其制作方法
EP3783647B1 (en) * 2019-07-03 2022-05-25 Shenzhen Goodix Technology Co., Ltd. Capacitor and fabrication method therefor
WO2021022416A1 (zh) * 2019-08-02 2021-02-11 深圳市汇顶科技股份有限公司 电容器及其制作方法
CN110785840A (zh) * 2019-09-17 2020-02-11 深圳市汇顶科技股份有限公司 电容器及其制作方法
JP7427400B2 (ja) * 2019-09-27 2024-02-05 太陽誘電株式会社 キャパシタ
CN112151535B (zh) * 2020-08-17 2022-04-26 复旦大学 一种硅基纳米电容三维集成结构及其制备方法
CN112151538B (zh) * 2020-09-10 2022-04-29 复旦大学 一种纳米电容三维集成结构及其制造方法
CN112151537B (zh) * 2020-09-10 2022-04-29 复旦大学 一种高能量密度纳米电容三维集成结构及其制备方法
US20220310778A1 (en) * 2021-03-26 2022-09-29 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method of making
US11869988B2 (en) * 2021-08-26 2024-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Double-sided stacked DTC structure
US12040353B2 (en) 2021-08-27 2024-07-16 Taiwan Semiconductor Manufacturing Company Limited Multi-tier deep trench capacitor and methods of forming the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103367312A (zh) * 2011-12-27 2013-10-23 马克西姆综合产品公司 具有集成在其中的沟槽电容器结构的半导体装置
CN103545309A (zh) * 2012-07-16 2014-01-29 意法半导体有限公司 包括集成电容器的半导体器件以及制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6310400B1 (en) * 1997-12-29 2001-10-30 Intel Corporation Apparatus for capacitively coupling electronic devices
TWI273664B (en) * 2004-03-26 2007-02-11 Advanced Semiconductor Eng Bumping process, bump structure, packaging process and package structure
US7176583B2 (en) * 2004-07-21 2007-02-13 International Business Machines Corporation Damascene patterning of barrier layer metal for C4 solder bumps
JP2007081100A (ja) * 2005-09-14 2007-03-29 Tdk Corp 配線基板およびその製造方法
CN101341576B (zh) 2005-11-08 2012-05-30 Nxp股份有限公司 超高电容值集成电容器结构
WO2008139393A1 (en) 2007-05-10 2008-11-20 Nxp B.V. Integration substrate with a ultra-high-density capacitor and a through-substrate via
CN101986794B (zh) 2007-11-02 2015-11-25 Ipdia公司 多层结构及其制造方法
TWI400731B (zh) * 2008-08-29 2013-07-01 Ind Tech Res Inst 電容元件及其製造方法
JP5141740B2 (ja) * 2010-10-04 2013-02-13 株式会社デンソー 半導体装置およびその製造方法
US8502340B2 (en) * 2010-12-09 2013-08-06 Tessera, Inc. High density three-dimensional integrated capacitors
JP5684654B2 (ja) * 2011-06-20 2015-03-18 株式会社東芝 半導体チップ、半導体チップの製造方法、および半導体装置
US8962423B2 (en) * 2012-01-18 2015-02-24 International Business Machines Corporation Multilayer MIM capacitor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103367312A (zh) * 2011-12-27 2013-10-23 马克西姆综合产品公司 具有集成在其中的沟槽电容器结构的半导体装置
CN103545309A (zh) * 2012-07-16 2014-01-29 意法半导体有限公司 包括集成电容器的半导体器件以及制造方法

Also Published As

Publication number Publication date
EP2924730A1 (en) 2015-09-30
JP2017513218A (ja) 2017-05-25
JP6550071B2 (ja) 2019-07-24
US9793340B2 (en) 2017-10-17
EP3123510B1 (en) 2023-06-07
EP3123510A1 (en) 2017-02-01
WO2015144755A1 (en) 2015-10-01
CN106170858A (zh) 2016-11-30
US20170053979A1 (en) 2017-02-23

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