CN106170011B - 多模式e1接口业务处理的系统及方法 - Google Patents

Abstract

本发明公开了多模式E1接口业务处理的系统及方法，所述系统包括现场可编程门阵列FPGA、微处理器CPU和E1接口前端硬件电路，所述现场可编程门阵列FPGA包括多模式E1接口的FPGA基本处理单元和自定义总线适配单元，所述多模式E1接口的FPGA基本处理单元包括E1接口帧处理子单元和多模式E1主控处理子单元，所述E1接口帧处理子单元与E1接口前端硬件电路相连，所述多模式E1主控处理子单元分别与E1接口帧处理子单元、微处理器CPU相连。本发明在FPGA内实现了对多模式E1接口数据链路层的抽象层处理，使得后续CPU部分的设计不用考虑E1接口的具体模式，而是针对具体类别的业务应用进行处理。

Description

多模式E1接口业务处理的系统及方法

技术领域

本发明涉及一种E1接口业务处理的系统，尤其是一种多模式E1接口业务处理的系统，属于通信技术领域。

背景技术

E1接口是一种数字数据传输接口，物理/电气特性的规范符合G.703协议,是目前国际上普遍采用的标准数字信号接口。在E1线路上能传送2048kbit/s的信息，一个E1的帧长为256个bit，分为32个时隙，一个时隙为8个bit。E1有成帧、成复帧和不成帧三种方式。标准的E1接口使不同厂家的设备可以连接。

由于E1接口的通用性，使得E1线路上又承载了多种其他业务。例如G.703接口转换器能完成E1接口与RS232,V.36,V.35接口之间的转换，以太网转E1设备、E1反复接设备能完成E1接口与以太网接口之间的转换。在某些设备中还要实现E1接口与ATM接口、HDLC接口之间的转换，甚至需要实现同时支持多路HDLC接口及PCM线路的混合E1接口。

常用的E1使用模式简介如下：

1)PCM31工作模式：第0时隙用于同步；第1-31时隙共31个时隙，用于传输传送31路用户业务(一般为PCM话音)。

2)PCM30工作模式：第0时隙用于同步；第1-15时隙及第16-31时隙共30个时隙，用于传输传送30路用户业务(一般为PCM话音)；第16时隙传输信令，无CRC校验。

3)结构化HDLC工作模式：第0时隙用于同步，第1-32时隙传输HDLC数据，传输HDLC业务的具体有效时隙可灵活配置)。

4)非结构化HDLC工作模式：32个时隙都用于传输HDLC数据。

5)E1混合方式：第0时隙用于同步，第1-32时隙同时传输数据、信令和话音，具体时隙分配可灵活配置。

由于E1接口在现实应用中的复杂性，现实设备中往往只能针对某项特定使用方式提供功能，采用专用的E1接口芯片实现某个单模式的业务处理，缺乏灵活性更强的、适应各种用途、具备高扩展性的设计模块。

为了使E1接口设备可以在同一种E1接口物理介质上，支持多种应用模式，急需一种设计技术兼容实现多模式E1接口业务处理，而不是将各种业务模式的处理进行简单的叠加。

发明内容

本发明的目的是为了解决上述现有技术的缺陷，提供了一种多模式E1接口业务处理的系统，该系统将传统单模式的E1接口芯片进行替换，使用现场可编程逻辑FPGA器件，通过FPGA软件实现多模式E1接口业务处理，并提供了一种E1模式寄存器设计，通过FPGA内部的寄存器软开关，方便而灵活地实现多模式E1的配置，此外还提供了FPGA自定义总线业务的扩展适配模块，具备较强的可扩展性和广泛的应用推广。

本发明的另一目的在于提供一种多模式E1接口业务处理的方法。

本发明的目的可以通过采取如下技术方案达到：

多模式E1接口业务处理的系统，包括现场可编程门阵列FPGA、微处理器CPU和E1接口前端硬件电路；

所述现场可编程门阵列FPGA包括多模式E1接口的FPGA基本处理单元，所述多模式E1接口的FPGA基本处理单元包括E1接口帧处理子单元和多模式E1主控处理子单元，所述E1接口帧处理子单元与E1接口前端硬件电路相连，所述多模式E1主控处理子单元分别与E1接口帧处理子单元、微处理器CPU相连；其中：

所述E1接口帧处理子单元，用于实现E1不成帧/成帧/复帧的帧处理；

所述多模式E1主控处理子单元，用于通过FPGA内部的寄存器软开关，对E1帧的32路时隙进行业务模式的标记，完成业务流数据的分类处理。

作为一种优选方案，所述E1接口帧处理子单元包括E1帧接收模块和E1帧发送模块，所述E1帧接收模块和E1帧发送模块分别与多模式E1主控处理子单元相连；其中：

所述E1帧接收模块，用于实现接收E1数据的帧格式解码；

所述E1帧发送模块，用于实现发送E1数据的帧格式编码。

作为一种优选方案，所述E1帧接收模块包括E1接收线路解帧子模块和E1数据提取子模块，所述E1帧发送模块包括E1发送线路组帧子模块和E1数据封装子模块，所述E1数据提取子模块和E1数据封装子模块分别与多模式E1主控处理子单元相连；其中：

所述E1接收线路解帧子模块，用于完成E1不成帧/成帧/复帧的解帧处理，检测并定位成帧/复帧情况下的帧头同步时隙为第0时隙；

所述E1数据提取子模块，用于完成E1接收帧32路时隙的数据提取，并送往多模式E1主控处理子单元进行相应业务的分类处理；

所述E1发送线路组帧子模块，用于完成E1不成帧/成帧/复帧的组帧发送处理，生成成帧/复帧情况下的第0时隙同步帧头数据；

所述E1数据封装子模块，用于将各业务汇聚得到的时隙数据进行对应时隙的封装，送往E1发送线路组帧子模块进行最终的成帧发送处理。

作为一种优选方案，所述多模式E1主控处理子单元包括接收业务模式判断及分流模块、发送业务判断及汇聚模块和E1模式寄存器控制模块，所述接收业务模式判断及分流模块和发送业务判断及汇聚模块分别与E1接口帧处理子单元相连，所述E1模式寄存器控制模块分别与接收业务模式判断及分流模块、发送业务判断及汇聚模块相连；其中：

所述接收业务模式判断及分流模块，用于根据E1时隙控制信号，对接收到E1帧的32路时隙进行业务模式的标记处理，并根据寄存器软开关的相应标记对E1帧数据进行判断，抽取分流为最终的业务流数据；

所述发送业务判断及汇聚模块，用于根据E1时隙控制信号，对发送到E1帧的32路时隙进行业务模式的标记处理，并将接入的业务流数据插入对应的E1帧时隙，汇聚为最终的发送E1帧的32路时隙数据；

所述E1模式寄存器控制模块，用于提供E1模式寄存器，并产生相应的E1时隙控制信号，实现对E1帧的32路时隙进行业务模式的标记，供E1收发业务的分类处理使用；该模块还通过LocalBus总线连接至微处理器CPU，实现微处理器CPU对寄存器内容的软配置。

作为一种优选方案，所述E1模式寄存器分为单字节的E1主模式寄存器和四字节的时隙占用寄存器；其中：

所述E1主模式寄存器用于直接配置常用的E1模式；

所述四字节的时隙占用寄存器用于配置E1模式中的时隙占用分配。

作为一种优选方案，所述多模式E1接口的FPGA基本处理单元还包括自定义总线适配单元；其中：

所述自定义总线适配单元，用于在FPGA内完成开关信号及低速串行信号业务的总线转换，转换后的总线数据承载相应的开关信号及低速串行信号业务，从而实现相应业务在E1接口的传输；用于提供以太网帧的转换，实现以太网转E1的功能；用于提供E1反复接总线的转换，实现E1反复接的功能。

作为一种优选方案，所述自定义总线适配单元包括自定义总线封装/解封装子单元、开关信号适配子单元、低速串行信号适配子单元、以太网帧适配子单元和反复接总线适配子单元，所述自定义总线封装/解封装子单元分别与开关信号适配子单元、低速串行信号适配子单元、以太网帧适配子单元和反复接总线适配子单元相连；其中：

所述自定义总线封装/解封装子单元，用于实现各种适配业务到自定义总线的封装和解封装；

所述开关信号适配子单元，用于将开关信号转换为单字节的控制字信号，实现具备一定抗误码能力的信道编码；

所述低速串行信号适配子单元，用于将低速串行信号转换为单字节或多字节的控制字信号，实现低速串行信号到并行时隙信号的转换；

所述以太网帧适配子单元，用于实现以太网PHY接口的以太网帧串行数据到HDLC数据的转换，对以太网帧进行前导码检测并将有效数据封装为HDLC格式，并提取HDLC数据中的以太网帧有效数据，以及添加以太网帧头；

所述反复接总线适配子单元，用于建立E1接口数据与反复接总线之间的接口交换，将E1接口前端硬件电路收发的数据信号与反复接总线的相应时隙按照反复接芯片要求相互对应起来；经过该子单元后的反复接总线，与后续的反复接芯片DS33Z41相连，实现E1数据的反向复用功能。

本发明的另一目的可以通过采取如下技术方案达到：

多模式E1接口业务处理的方法，所述方法包括：

在E1接口前端硬件电路后的FPGA器件内部实现兼容的E1接口帧处理子单元，实现E1不成帧/成帧/复帧的帧处理；

在多模式E1主控处理子单元中，通过FPGA内部的寄存器软开关，对E1帧的32路时隙进行业务模式的标记处理，根据寄存器软开关的相应标记对每帧数据进行抽取并接入相应处理模块，并汇聚为最终的业务流数据；

在FPGA器件中完成多模式E1接口业务处理后，微处理器CPU继续进行部分业务对应的上层处理。

作为一种优选方案，所述方法还包括：

设计E1模式寄存器，将E1模式寄存器分为单字节的E1主模式寄存器和四字节的时隙占用寄存器；其中，E1主模式寄存器用于直接配置常用的E1模式，四字节的时隙占用寄存器用于配置E1模式中的时隙占用分配。

作为一种优选方案，所述方法还包括：

FPGA提供扩展选配的自定义总线适配单元，在FPGA内完成开关信号及低速串行信号业务的总线转换，转换后的总线数据承载相应的开关信号及低速串行信号业务，从而实现相应业务在E1接口的传输。

本发明相对于现有技术具有如下的有益效果：

1、本发明的多模式E1接口的FPGA基本处理单元中，通过软件配置FPGA的相应寄存器开关，即可实现多模式E1接口的实际业务设置，可以方便灵活地支持如上所说各种常用E1接口模式的业务处理，并具备自定义扩展业务的能力，从而使得装配了该FPGA处理模块的设备具备丰富可扩展的E1接口应用。

2、本发明通过FPGA提供扩展选配的自定义总线适配单元，通过自定义总线适配单元的各个模块，可以实现对开关信号、低速串行数据、以太网帧和反复接总线等格式业务的支持，从而使设备可以扩展到E1接口其他的业务应用中，例如话音串口综合远传设备、以太网转E1设备、E1反复接设备等。

3、本发明通过FPGA实现多模式E1接口业务处理，一方面解决了单模式E1接口方式功能单一的缺点，可以在相同的E1接口上通过软件配置以实现多种E1接口的接入，并提供了强大灵活的自定义模式，可支持开关信号、低速串行信号、以太网帧及E1反复接等业务功能的接入，另一方面又在FPGA内实现了对多模式E1接口数据链路层的抽象层处理，使得后续CPU部分的设计不用考虑E1接口的具体模式，而是针对具体类别的业务应用进行处理。

附图说明

图1为本发明的多模式E1接口业务处理的系统结构框图。

图2为本发明的多模式E1接口业务处理的系统中多模式E1接口的FPGA基本处理单元的结构框图。

图3为本发明的多模式E1接口业务处理的系统中E1模式寄存器格式示意图。

图4为本发明的多模式E1接口业务处理的系统中自定义总线适配单元结构框图。

具体实施方式

下面结合实施例及附图对本发明作进一步详细的描述，但本发明的实施方式不限于此。

实施例1：

如图1所示，本实施例提供了一种多模式E1接口业务处理的系统，该系统在E1接口设备中的实现硬件包括现场可编程门阵列FPGA、微处理器CPU和E1接口前端硬件电路这三个部分；

所述E1接口前端硬件为E1接口的标准电路器件，可实现E1接口前端AMI码和HDB3码电平的编译码；

所述现场可编程门阵列FPGA包括多模式E1接口的FPGA基本处理单元和自定义总线适配单元；

所述微处理器CPU主要提供部分业务(如ATM、HDLC等)的后续处理并对多模式E1接口的FPGA基本处理单元进行寄存器操作配置。

在多模式E1接口的FPGA基本处理单元中，提供兼容的E1接口帧处理子单元与E1接口前端硬件电路相连，实现E1不成帧/成帧/复帧的帧处理，并在后续与微处理器CPU相连的多模式E1主控处理子单元中，通过FPGA内部的寄存器软开关，对E1帧的32路时隙进行业务模式的标记，完成PCM话音、HDLC数据及ATM信元等业务流数据的分类处理。

如图2所示，所述E1接口帧处理子单元包括E1帧接收模块和E1帧发送模块，E1接口帧处理子单元的各个模块的功能具体说明如下：

1)E1帧接收模块：实现接收E1数据的帧格式解码，内部又分为了E1接收线路解帧子模块和E1数据提取子模块，所述E1数据提取子模块与多模式E1主控处理子单元相连；其中，E1接收线路解帧子模块完成E1不成帧/成帧/复帧的解帧处理，检测并定位成帧/复帧情况下的帧头同步时隙为第0时隙，完成解帧处理后，E1数据提取子模块完成E1接收帧32路时隙的数据提取，送往后续模块进行相应业务的分类处理；

2)E1帧发送模块：实现发送E1数据的帧格式编码，内部又分为了E1发送线路组帧子模块和E1数据封装子模块，所述E1数据封装子模块与多模式E1主控处理子单元相连；其中，E1发送线路组帧子模块完成E1不成帧/成帧/复帧的组帧发送处理，生成成帧/复帧情况下的第0时隙同步帧头数据；E1数据封装子模块将各业务汇聚得到的时隙数据进行对应时隙的封装，送往E1发送线路组帧子模块进行最终的成帧发送处理。

如图2所示，所述多模式E1主控处理子单元包括接收业务模式判断及分流模块、发送业务判断及汇聚模块和E1模式寄存器控制模块，所述接收业务模式判断及分流模块与E1数据提取子模块相连，发送业务判断及汇聚模块与E1数据封装子模块相连，所述E1模式寄存器控制模块分别与接收业务模式判断及分流模块、发送业务判断及汇聚模块相连，多模式E1主控处理子单元的各个模块的功能具体说明如下：

1)接收业务模式判断及分流模块：根据E1时隙控制信号，对接收到E1帧的32路时隙进行业务模式的标记处理，并根据寄存器软开关的相应标记对E1帧数据进行判断，抽取分流为最终的PCM(Pulse CodeModulation，脉冲编码调制)话音、HDLC(High-Level DataLink Control，高级数据链路控制)数据及ATM(ATM Asynchronous Transfer Mode，异步传输模式)信元等业务流数据，后续可分别接入相应处理模块；

2)发送业务判断及汇聚模块：根据E1时隙控制信号，对发送到E1帧的32路时隙进行业务模式的标记处理，并将接入的PCM话音、HDLC数据及ATM信元等业务流数据插入对应的E1帧时隙，汇聚为最终的发送E1帧的32路时隙数据；

3)E1模式寄存器控制模块：提供E1模式寄存器，并产生相应的E1时隙控制信号，实现对E1帧的32路时隙进行业务模式的标记，供E1收发业务的分类处理使用，该模块还通过LocalBus总线连接至微处理器CPU，实现微处理器CPU对寄存器内容的软配置。

根据目前的业务需求，需提供标准E1接口(PCM30/31)、E1UNI方式(传输ATM信元)、E1透明传输方式(传送HDLC、PPP、FR、IP等业务)、E1混合方式(同时传输话音、信令和数据)及E1自定义总线适配方式，因此实际支持的业务类型有PCM话音、HDLC数据、ATM信元及其它自定义总线格式等，其中自定义总线格式的内容主要为多路时隙数据和多路HDLC数据，可按照特定需要进行具体业务的适配定义。

如图3所示，E1模式寄存器兼顾了常用E1模式配置的方便性和自定义总线业务的扩展性，分为单字节的E1主模式寄存器和四字节的时隙占用寄存器，具体说明如下：

1)单字节的E1主模式寄存器：用于直接配置常用的E1模式，如标准E1接口(PCM30/PCM31)、E1UNI方式(传输ATM信元)、E1透明传输方式(结构化HDLC方式/非结构化HDLC方式)、E1混合方式(同时传输话音、信令和数据)及E1自定义总线适配方式，目前使用单字节长度可满足设计要求，未来如果有更多的E1使用方式可以继续扩展寄存器定义；

2)四字节的时隙占用寄存器：用于配置E1模式中的时隙占用分配，如结构化HDLC方式中，除了第0时隙用于同步，第1-32时隙均可传输HDLC，可通过四字节的时隙占用寄存器标识实际生效的HDLC传输时隙，仅有生效的时隙才可传输HDLC串流；同样，其他E1模式中特别是E1混合方式、E1自定义总线适配方式中时隙占用寄存器均可达到声明实际生效业务时隙的作用。

如图4所示，所述自定义总线适配单元是由FPGA提供的扩展选配单元，其在FPGA内完成开关信号及低速串行信号业务的总线转换，转换后的总线数据承载相应的开关信号及低速串行信号业务，从而实现相应业务在E1接口的传输；提供以太网帧的转换，实现以太网转E1的功能；提供E1反复接总线的转换，实现E1反复接的功能，自定义总线适配单元包括自定义总线封装/解封装子单元、开关信号适配子单元、低速串行信号适配子单元、以太网帧适配子单元和反复接总线适配子单元，自定义总线适配单元的各单元功能具体说明如下：

1)自定义总线封装/解封装子单元：自定义总线封装/解封装子单元：实现各种适配业务到自定义总线的封装和解封装。由于自定义总线的时隙分配不固定，因此可根据实际需要，在FPGA实现时灵活分配自定义总线的时隙，根据具体业务扩展的需要，搭配对应的适配模块并按需进行自定义总线的时隙分配；

2)开关信号适配子单元，将开关信号(即0或1的单bit信号)转换为单字节的控制字信号，实现具备一定抗误码能力的信道编码；

3)低速串行信号适配子单元：将低速串行信号转换为单字节或多字节的控制字信号，实现低速串行信号到并行时隙信号的转换；

4)以太网帧适配子单元：实现以太网PHY接口的以太网帧串行数据到HDLC数据的转换，对以太网帧进行前导码检测并将有效数据封装为HDLC格式，并提取HDLC数据中的以太网帧有效数据并添加以太网帧头；

5)反复接总线适配子单元：建立E1接口数据与反复接总线之间的接口交换(含缓冲)，将E1接口前端硬件电路收发的数据信号与反复接总线的相应时隙按照反复接芯片要求相互对应起来，经过该子单元后的反复接总线，与后续的反复接芯片DS33Z41相连，实现E1数据的反向复用功能。

实施例2：

本实施例提供了一种多模式E1接口业务处理的方法，该方法基于上述实施例1的系统实现，包括以下步骤：

S1、在E1接口前端硬件电路后的FPGA器件内部实现兼容的E1接口帧处理子单元，实现E1不成帧/成帧/复帧的帧处理；

S2、在多模式E1主控处理子单元中，通过FPGA内部的寄存器软开关，对E1帧的32路时隙进行业务模式的标记处理，根据寄存器软开关的相应标记对每帧数据进行抽取并接入相应处理模块，并汇聚为最终的业务流数据；

S3、根据目前的业务需求，需提供标准E1接口(PCM30/31)、E1UNI方式(传输ATM信元)、E1透明传输方式(传送HDLC、PPP、FR、IP等业务)、E1混合方式(同时传输话音、信令和数据)及E1自定义总线适配方式，因此实际支持的业务类型有PCM话音、HDLC数据、ATM信元及其它自定义总线格式等，其中自定义总线格式的内容主要为多路时隙数据和多路HDLC数据，可按照特定需要进行具体业务的适配定义，设计E1模式寄存器，可以兼顾常用E1模式配置的方便性和自定义总线业务的扩展性，将E1模式寄存器分为单字节的E1主模式寄存器和四字节的时隙占用寄存器；其中，E1主模式寄存器用于直接配置常用的E1模式，四字节的时隙占用寄存器用于配置E1模式中的时隙占用分配；

S4、FPGA提供扩展选配的自定义总线适配单元，在FPGA内完成开关信号及低速串行信号业务的总线转换，转换后的总线数据承载相应的开关信号及低速串行信号业务，从而实现相应业务在E1接口的传输；自定义总线适配单元还可扩展适配以太网帧及E1反复接总线的转换，实现以太网转E1及E1反复接的功能；

S5、在FPGA器件中完成多模式E1接口业务处理后，微处理器CPU继续进行部分业务对应的上层处理。

综上所述，本发明通过FPGA实现多模式E1接口业务处理，一方面解决了单模式E1接口方式功能单一的缺点，可以在相同的E1接口上通过软件配置以实现多种E1接口的接入，并提供了强大灵活的自定义模式，可支持开关信号、低速串行信号、以太网帧及E1反复接等业务功能的接入，另一方面又在FPGA内实现了对多模式E1接口数据链路层的抽象层处理，使得后续CPU部分的设计不用考虑E1接口的具体模式，而是针对具体类别的业务应用进行处理。

以上所述，仅为本发明较佳的实施例，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明所公开的范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都属于本发明的保护范围。

Claims (10)

1.一种多模式E1接口业务处理的系统，其特征在于：包括现场可编程门阵列FPGA、微处理器CPU和E1接口前端硬件电路；

所述现场可编程门阵列FPGA包括多模式E1接口的FPGA基本处理单元，所述多模式E1接口的FPGA基本处理单元包括E1接口帧处理子单元和多模式E1主控处理子单元，所述E1接口帧处理子单元与E1接口前端硬件电路相连，所述多模式E1主控处理子单元分别与E1接口帧处理子单元、微处理器CPU相连；其中：

所述E1接口帧处理子单元，用于实现E1不成帧/成帧/复帧的帧处理；

所述多模式E1主控处理子单元，用于通过FPGA内部的寄存器软开关，对E1帧的32路时隙进行业务模式的标记，完成业务流数据的分类处理。

2.根据权利要求1所述的多模式E1接口业务处理的系统，其特征在于：所述E1接口帧处理子单元包括E1帧接收模块和E1帧发送模块，所述E1帧接收模块和E1帧发送模块分别与多模式E1主控处理子单元相连；其中：

所述E1帧接收模块，用于实现接收E1数据的帧格式解码；

所述E1帧发送模块，用于实现发送E1数据的帧格式编码。

3.根据权利要求2所述的多模式E1接口业务处理的系统，其特征在于：所述E1帧接收模块包括E1接收线路解帧子模块和E1数据提取子模块，所述E1帧发送模块包括E1发送线路组帧子模块和E1数据封装子模块，所述E1数据提取子模块和E1数据封装子模块分别与多模式E1主控处理子单元相连；其中：

所述E1接收线路解帧子模块，用于完成E1不成帧/成帧/复帧的解帧处理，检测并定位成帧/复帧情况下的帧头同步时隙为第0时隙；

所述E1数据提取子模块，用于完成E1接收帧32路时隙的数据提取，并送往多模式E1主控处理子单元进行相应业务的分类处理；

所述E1发送线路组帧子模块，用于完成E1不成帧/成帧/复帧的组帧发送处理，生成成帧/复帧情况下的第0时隙同步帧头数据；

所述E1数据封装子模块，用于将各业务汇聚得到的时隙数据进行对应时隙的封装，送往E1发送线路组帧子模块进行最终的成帧发送处理。

4.根据权利要求1所述的多模式E1接口业务处理的系统，其特征在于：所述多模式E1主控处理子单元包括接收业务模式判断及分流模块、发送业务判断及汇聚模块和E1模式寄存器控制模块，所述接收业务模式判断及分流模块和发送业务判断及汇聚模块分别与E1接口帧处理子单元相连，所述E1模式寄存器控制模块分别与接收业务模式判断及分流模块、发送业务判断及汇聚模块相连；其中：

所述接收业务模式判断及分流模块，用于根据E1时隙控制信号，对接收到E1帧的32路时隙进行业务模式的标记处理，并根据寄存器软开关的相应标记对E1帧数据进行判断，抽取分流为最终的业务流数据；

所述发送业务判断及汇聚模块，用于根据E1时隙控制信号，对发送到E1帧的32路时隙进行业务模式的标记处理，并将接入的业务流数据插入对应的E1帧时隙，汇聚为最终的发送E1帧的32路时隙数据；

所述E1模式寄存器控制模块，用于提供E1模式寄存器，并产生相应的E1时隙控制信号，实现对E1帧的32路时隙进行业务模式的标记，供E1收发业务的分类处理使用；该模块还通过LocalBus总线连接至微处理器CPU，实现微处理器CPU对寄存器内容的软配置。

5.根据权利要求4所述的多模式E1接口业务处理的系统，其特征在于：所述E1模式寄存器分为单字节的E1主模式寄存器和四字节的时隙占用寄存器；其中：

所述E1主模式寄存器用于直接配置常用的E1模式；

所述四字节的时隙占用寄存器用于配置E1模式中的时隙占用分配。

6.根据权利要求1所述的多模式E1接口业务处理的系统，其特征在于：所述多模式E1接口的FPGA基本处理单元还包括自定义总线适配单元；其中：

所述自定义总线适配单元，用于在FPGA内完成开关信号及低速串行信号业务的总线转换，转换后的总线数据承载相应的开关信号及低速串行信号业务，从而实现相应业务在E1接口的传输；用于提供以太网帧的转换，实现以太网转E1的功能；用于提供E1反复接总线的转换，实现E1反复接的功能。

7.根据权利要求6所述的多模式E1接口业务处理的系统，其特征在于：所述自定义总线适配单元包括自定义总线封装/解封装子单元、开关信号适配子单元、低速串行信号适配子单元、以太网帧适配子单元和反复接总线适配子单元，所述自定义总线封装/解封装子单元分别与开关信号适配子单元、低速串行信号适配子单元、以太网帧适配子单元和反复接总线适配子单元相连；其中：

所述自定义总线封装/解封装子单元，用于实现各种适配业务到自定义总线的封装和解封装；

所述开关信号适配子单元，用于将开关信号转换为单字节的控制字信号，实现具备一定抗误码能力的信道编码；

所述低速串行信号适配子单元，用于将低速串行信号转换为单字节或多字节的控制字信号，实现低速串行信号到并行时隙信号的转换；

所述以太网帧适配子单元，用于实现以太网PHY接口的以太网帧串行数据到HDLC数据的转换，对以太网帧进行前导码检测并将有效数据封装为HDLC格式，并提取HDLC数据中的以太网帧有效数据，以及添加以太网帧头；

所述反复接总线适配子单元，用于建立E1接口数据与反复接总线之间的接口交换，将E1接口前端硬件电路收发的数据信号与反复接总线的相应时隙按照反复接芯片要求相互对应起来；经过该子单元后的反复接总线，与后续的反复接芯片DS33Z41相连，实现E1数据的反向复用功能。

8.一种多模式E1接口业务处理的方法，其特征在于：所述方法包括：

在E1接口前端硬件电路后的FPGA器件内部实现兼容的E1接口帧处理子单元，实现E1不成帧/成帧/复帧的帧处理；

在多模式E1主控处理子单元中，通过FPGA内部的寄存器软开关，对E1帧的32路时隙进行业务模式的标记处理，根据寄存器软开关的相应标记对每帧数据进行抽取并接入相应处理模块，并汇聚为最终的业务流数据；

在FPGA器件中完成多模式E1接口业务处理后，微处理器CPU继续进行部分业务对应的上层处理。

9.根据权利要求8所述的多模式E1接口业务处理的方法，其特征在于：所述方法还包括：

设计E1模式寄存器，将E1模式寄存器分为单字节的E1主模式寄存器和四字节的时隙占用寄存器；其中，E1主模式寄存器用于直接配置常用的E1模式，四字节的时隙占用寄存器用于配置E1模式中的时隙占用分配。

10.根据权利要求8所述的多模式E1接口业务处理的方法，其特征在于：所述方法还包括：

FPGA提供扩展选配的自定义总线适配单元，在FPGA内完成开关信号及低速串行信号业务的总线转换，转换后的总线数据承载相应的开关信号及低速串行信号业务，从而实现相应业务在E1接口的传输。