CN106023947B - 移位寄存器单元及驱动方法、栅极驱动电路、显示装置 - Google Patents

Abstract

本发明的实施例公开了一种移位寄存器单元及驱动方法、栅极驱动电路、显示装置。移位寄存器单元包括：第一输入模块、第一输出模块、第一复位模块、第一存储模块和第二复位模块。第一输入模块被配置为根据第一输入信号向第一输出模块输出第一上拉信号。第一输出模块被配置为根据第一上拉信号和第一时钟信号输出输出信号。第一存储模块被配置为存储第一上拉信号。第一复位模块被配置为根据第一复位信号对于第一存储模块进行复位。第二复位模块被配置为根据第二复位信号对于第一输出模块的输出进行复位，第二复位信号被设置为在第一上拉信号和第一时钟信号有效时有效，并且第二复位信号有效的持续时间小于第一时钟信号有效的持续时间。

Description

移位寄存器单元及驱动方法、栅极驱动电路、显示装置

技术领域

本发明涉及显示技术，尤其涉及移位寄存器单元及驱动方法、栅极驱动电路、显示装置。

背景技术

低功耗，低成本，高分辨率的液晶面板是显示技术的热点之一。采用阵列基板上栅极驱动(Gate Driver On Array，GOA)技术可以将栅极驱动电路集成于阵列基板，从而取代栅极驱动芯片以降低功耗和成本。此外，在GOA电路中，可以应用预充电技术以进一步降低功耗，并缩短刷新时间，有利于实现高分辨率。然而，当预充电技术不能与液晶面板使用的反转方式适配时，会增大功耗并降低像素电路充电效率。

预充电技术存在改进空间。

发明内容

本发明的实施例提供了移位寄存器单元及驱动方法、栅极驱动电路、显示装置。

根据本发明的第一个方面，提供了一种移位寄存器单元，包括：第一输入模块，第一输入模块与第一输入信号端以及第一输出模块连接，并且被配置为根据第一输入信号向第一输出模块输出第一上拉信号。第一输出模块，第一输出模块与第一时钟信号端连接，并且被配置为根据第一上拉信号和第一时钟信号输出输出信号。第一存储模块，第一存储模块与第一输入模块和第一输出模块连接，并且被配置为存储第一上拉信号。第一复位模块，第一复位模块与第一复位信号端以及第一存储模块连接，并且被配置为根据第一复位信号对于第一存储模块进行复位。和第二复位模块，第二复位模块与第二复位信号端以及第一输出模块连接，并且被配置为根据第二复位信号对于第一输出模块的输出进行复位。第二复位信号被设置为在第一上拉信号和第一时钟信号有效时有效，并且第二复位信号有效的持续时间小于第一时钟信号有效的持续时间。

在本发明的实施例中，第二复位模块包括第五晶体管，第五晶体管的第一极与复位电压端连接，第五晶体管的第二极与第一输出模块的输出端连接。第五晶体管的控制极与第二复位信号端连接。

在本发明的实施例中，移位寄存器单元，还包括：第二复位信号生成模块。第二复位信号端与第二复位信号生成模块连接。第二复位信号生成模块包括：第二输入模块，第二输入模块与第二输入信号端以及第二输出模块连接，并且被配置根据第二输入信号向第二输出模块输出第二上拉信号。第二输出模块，第二输出模块与第二时钟信号端以及第二复位信号端连接，并且被配置为根据第二上拉信号和第二时钟信号输出第二复位信号。第二存储模块，第二存储模块与第二输入模块和第二输出模块连接，并且被配置为存储第二上拉信号。第三复位模块，第三复位模块与第三复位信号端以及第二存储模块连接，并且被配置为根据第三复位信号对于第二存储模块进行复位。和第四复位模块，第四复位模块与第四复位信号端以及第二输出模块连接，并且被配置为根据第四复位信号对于第二输出模块的输出进行复位。

在本发明的实施例中，第三复位信号端与第四复位信号端连接。

在本发明的实施例中，第二复位模块还包括第四晶体管。第四晶体管的第一极与复位电压端连接，第四晶体管的第二极与第一输出模块的输出端连接。第四晶体管的控制极与第一复位信号端连接。

在本发明的实施例中，第一输入模块包括第一晶体管，第一晶体管的控制极和第一极与第一输入信号端连接，第一晶体管的第二极与第一输出模块连接。第一输出模块包括第二晶体管，第二晶体管的控制极与第一输入模块连接，第二晶体管的第一极与第一时钟信号端连接，第二晶体管的第二极是第一输出模块的输出端。第一存储模块包括第一电容，第一电容的第一端与第二晶体管的控制极连接，第一电容的第二端与第二晶体管的第二极连接。第一复位模块包括第三晶体管，第三晶体管的控制极与第一复位信号端连接，第三晶体管的第一极与复位电压端连接，第三晶体管的第二极与第一电容的第一端连接。

在本发明的实施例中，第二输入模块包括第六晶体管，第六晶体管的控制极和第一极与第二输入信号端连接，第六晶体管的第二极与第二输出模块连接。第二输出模块包括第七晶体管，第七晶体管的控制极与第二输入模块连接，第七晶体管的第一极与第二时钟信号端连接，第七晶体管的第二极与第二复位信号端连接。第二存储模块包括第二电容，第二电容的第一端与第七晶体管的控制极连接，第二电容的第二端与第七晶体管的第二极连接。第三复位模块包括第八晶体管，第八晶体管的控制极与第三复位信号端连接，第八晶体管的第一极与复位电压端连接，第八晶体管的第二极与第二电容的第一端连接。第四复位模块包括第九晶体管，第九晶体管的控制极与第四复位信号端连接，第九晶体管的第一极与复位电压端连接，第九晶体管的第二极与第二电容的第二端连接。

根据本发明的第二个方面，提供了一种栅极驱动电路，包括多个级联的根据权利要求1的移位寄存器单元，其中，栅极驱动电路包括M根第一时钟信号线，依次级联的M个移位寄存器单元为一组，M根第一时钟信号线分别与一组移位寄存器单元中的每个的第一时钟信号端连接。M根第一时钟信号线上的第一时钟信号相同，并且依次相差1/M个周期。第N级的移位寄存器单元的第一输入信号端与N-X级的移位寄存器单元的第一输出模块的输出端连接。第N级的移位寄存器单元的第一复位信号端与第N+Y级的移位寄存器单元的第一输出模块的输出端连接，其中X＝Y＝M/2。

在本发明的实施例中，第二复位模块包括第五晶体管，第五晶体管的第一极与复位电压端连接，第五晶体管的第二极与第一输出模块的输出端连接。第五晶体管的控制极与第二复位信号端连接。

在本发明的实施例中，第N级的移位寄存器单元的第二复位信号端与第N+Z级的移位寄存器单元的第一输出模块的输出端连接。

在本发明的实施例中，M＝6，X＝3，Y＝3，Z＝1。

在本发明的实施例中，移位寄存器单元还包括：第二复位信号生成模块。第二复位信号生成模块包括：第二输入模块，第二输入模块与第二输入信号端以及第二输出模块连接，并且被配置根据第二输入信号向第二输出模块输出第二上拉信号。第二输出模块，第二输出模块与第二时钟信号端以及第二复位信号端连接，并且被配置为根据第二上拉信号和第二时钟信号输出第二复位信号。第二存储模块，第二存储模块与第二输入模块和第二输出模块连接，并且被配置为存储第二上拉信号。第三复位模块，第三复位模块与第三复位信号端以及第二存储模块连接，并且被配置为根据第三复位信号对于第二存储模块进行复位。和第四复位模块，第四复位模块与第四复位信号端以及第二输出模块连接，并且被配置为根据第四复位信号对于第二输出模块的输出进行复位。其中，栅极驱动电路还包括M’根第二时钟信号线，依次级联的M’个第二复位信号生成模块为一组，M’根第二时钟信号线分别与一组第二复位信号生成模块的每个的第二时钟信号端连接。M’根第二时钟信号线上的第二时钟信号相同，并且依次相差1/M’个周期。第N级的第二复位信号生成模块的第二输入信号端与N-X’级的第二复位信号生成模块的第二输出模块的输出端连接。第N级的第二复位信号生成模块的第三复位信号端与第N+Y’级的第二复位信号生成模块的第二输出模块的输出端连接。第N级的第二复位信号生成模块的第四复位信号端与第N+Z’级的第二复位信号生成模块的第二输出模块的输出端连接。

在本发明的实施例中，M＝6，X＝3，Y＝3，M’＝2，X’＝1，Y’＝1，Z’＝1。M’根第二时钟信号线上的第二时钟信号的频率是M根第一时钟信号线上的第一时钟信号的频率的3倍。

根据本发明的第三个方面，提供了一种移位寄存器单元的驱动方法，用于驱动根据权利要求1的移位寄存器单元，包括：输入阶段，在该阶段中第一时钟信号无效，第一输入信号有效，第一复位信号无效，使得第一输入信号被存储在第一存储模块。输出阶段，在该阶段中第一时钟信号有效，第一输入信号无效，第一复位信号无效，第二复位信号有效，并且第二复位信号有效的持续时间小于第一时钟信号有效的持续时间。复位阶段，在该阶段中第一时钟信号无效，第一输入信号无效，第一复位信号有效，使得输出信号无效。

根据本发明的第四个方面，提供了一种阵列基板，包括上述的栅极驱动电路。

根据本发明的第五个方面，提供了一种显示装置，包括上述的阵列基板。

根据本发明的实施例提供的移位寄存器单元及驱动方法、栅极驱动电路、显示装置，第二复位模块被配置为根据第二复位信号对于第一输出模块的输出进行复位，使得在输出阶段中输出信号在有效和无效之间切换，能够使得像素电路的预充电过程与液晶面板使用的反转方式适配，提高充电效率。

附图说明

为了更清楚地说明本发明的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本发明的一些实施例，而非对本发明的限制，其中：

图1是显示装置中的以点反转驱动各个像素的示意图；

图2是图1中所示的一根数据线上的电压变化过程的示意图；

图3是本发明的实施例提供的移位寄存器单元的示意性框图；

图4是本发明的实施例提供的一种移位寄存器单元的电路示意图；

图5是图4所示的移位寄存器输出信号波形示意图；

图6是本发明的实施例提供的另一种移位寄存器单元的电路示意图；

图7是包括图4所示的移位寄存器单元的栅极驱动电路的示意图；

图8是图7所示的栅极驱动电路的各级移位寄存器单元的输出波形的示意图；

图9是图7的栅极驱动电路中的时钟信号的示意图；

图10是图7的栅极驱动电路的驱动方法的流程示意图；

图11是图7的栅极驱动电路中的移位寄存器单元相关的信号的示意图；

图12是图7的栅极驱动电路中的移位寄存器单元的输出信号的一个仿真图形；

图13是图7的栅极驱动电路中的移位寄存器单元的输出信号的另一个仿真图形；

图14是包括图6所示的移位寄存器单元的栅极驱动电路的示意图；

图15是时钟信号线和第二时钟信号线上的时钟信号的示意图；

图16是图14的栅极驱动电路中的移位寄存器单元相关的信号的示意图图；

图17是图14的栅极驱动电路中的移位寄存器单元的输出信号的示意图；

图18是图14的栅极驱动电路中的移位寄存器单元的输出信号的一个仿真图形。

具体实施方式

为了使本发明的技术方案更加清楚，下面将结合附图，对本发明的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其他实施例，也都属于本发明保护的范围。

图1是显示装置中的以点反转驱动各个像素的示意图。如图1所示，显示装置中包括以m*n阵列分布的多个像素单元。像素单元设置在m条栅极扫描线G1、G2……Gm和n条数据线D1、D2……Dn的各个交叉点。在点反转驱动方式中，即使是在显示一帧图像的期间，通过数据线施加到相邻的像素单元的数据电压的极性也会发生改变。

图2是图1中所示的一根数据线上的电压变化过程的示意图。如图2所示，在显示一帧图像的期间，同一根数据线依次对于多行像素单元传输数据电压，不同行的像素单元的数据电压的极性不同，数据线上的电压随着时间不断交替变换。

如图2所示的示例，在其中使用了预充电技术，使得在数据线D1上的数据电压对于第N-2行的像素单元进行实际充电时，第N行像素对应的栅极扫描线GN上就被施加了有效电平。此时，像素单元中的控制晶体管被打开，数据线上的数据电压也能够对于第N行像素预充电，对于第N行像素的预充电的数据电压与第N行像素所需的实际充电的数据电压极性相同，能够提高充电效率。然而，在数据线D1上的数据电压对于第N-1行的像素单元进行实际充电时，第N行像素对应的栅极扫描线GN上仍然被施加了有效电平。对于第N行像素的预充电的数据电压与第N行像素所需的实际充电的数据电压极性相反，这会对实际充电产生负面影响，降低了充电效率。

图3是本发明的实施例提供的移位寄存器单元的示意性框图。移位寄存器单元1用于驱动图1中所述的像素单元。移位寄存器单元1包括：第一输入模块2，第一输入模块2与第一输入信号端以及第一输出模块3连接，并且被配置为根据第一输入信号向第一输出模块3输出第一上拉信号。第一输出模块3，第一输出模块3与第一时钟信号端以及相对应的像素单元的栅极扫描线(G1、G2……Gm中的一条)连接，并且被配置为根据第一上拉信号和第一时钟信号，通过输出端OUT向像素单元输出输出信号。第一存储模块4，第一存储模块4与第一输入模块2和第一输出模块3连接，并且被配置为存储第一上拉信号。第一复位模块5，第一复位模块5与第一复位信号端以及第一存储模块4连接，并且被配置为根据第一复位信号对于第一存储模块4进行复位。第二复位模块6，第二复位模块6与第二复位信号端以及第一输出模块3连接，并且被配置为根据第二复位信号对于第一输出模块3的输出进行复位，使得在输出阶段输出信号在有效和无效之间切换。

图4是本发明的实施例提供的一种移位寄存器单元的电路示意图。如图4所示，第一输入模块2包括第一晶体管M1，第一晶体管M1的控制极以及第一极与第一输入信号端INPUT连接，第一晶体管M1的第二极与第一输出模块3连接。第一晶体管M1的第二极与第一输出模块3的连接点是第一上拉点PU。第一输出模块3包括第二晶体管M2，第二晶体管M2的控制极与第一输入模块2的第一晶体管M1的第二极连接，第二晶体管M2的第一极与第一时钟信号端CLK连接，第二晶体管M2的第二极是输出端OUT，与像素单元连接。第一存储模块4包括第一电容C，第一电容C的第一端与第二晶体管M2的控制极连接，第一电容C的第二端与第二晶体管M2的第二极连接。第一复位模块5包括第三晶体管M1R，第三晶体管M1R的控制极与第一复位信号端RST_PU连接，第三晶体管M1R的第一极与复位电压端VSS连接，第三晶体管M1R的第二极与第一电容C的第一端连接。第二复位模块6包括第五晶体管M3R，第五晶体管M3R的第一极与复位电压端VSS连接，第五晶体管M3R的第二极与第一输出模块2的输出端OUT连接。第五晶体管M3R的控制极与第二复位信号端RST_OUT连接。

图5是图4所示的移位寄存器输出信号波形示意图。如图5所示，在数据线D1上的数据电压对于第N-2行的像素单元进行实际充电时，第N行像素对应的栅极扫描线GN上就被施加了有效电平。此时，像素单元中的控制晶体管被打开，数据线上的数据电压也能够对于第N行像素预充电，对于第N行像素的预充电的数据电压与第N行像素所需的实际充电的数据电压极性相同，能够提高充电效率。并且，在数据线D1上的数据电压对于第N-1行的像素单元进行实际充电时，第N行像素单元对应的移位寄存器单元的第二复位信号端RST_OUT N上的第二复位信号有效，使得第N行像素对应的栅极扫描线GN上被施加无效电平。此时，与实际充电的数据电压极性相反的电压不会进入像素单元，因此，预充电的效率得到了保证。

图6是本发明的实施例提供的另一种移位寄存器单元的电路示意图。如图6所示，第二复位信号端RST_OUT与第二复位信号生成模块连接。第二复位信号生成模块包括：第二输入模块，第二输入模块与第二输入信号端INPUT’以及第二输出模块连接，并且被配置根据第二输入信号向第二输出模块输出第二上拉信号。第二输出模块，第二输出模块与第二时钟信号端CLK’以及第二复位信号端RST_OUT连接，并且被配置为根据第二上拉信号和第二时钟信号输出第二复位信号。第二存储模块，第二存储模块与第二输入模块和第二输出模块连接，并且被配置为存储第二上拉信号。第三复位模块，第三复位模块与第三复位信号端RST_PU’以及第二存储模块连接，并且被配置为根据第三复位信号对于第二存储模块进行复位。和第四复位模块，第四复位模块与第四复位信号端RST_OUT’以及第二输出模块连接，并且被配置为根据第四复位信号对于第二输出模块的输出进行复位。第三复位信号端可以与第四复位信号端连接。

第二输入模块包括第六晶体管M1’，第六晶体管M1’的控制极和第一极与第二输入信号端INPUT’连接，第六晶体管M1’的第二极与第二输出模块连接。第六晶体管M1’的第二极与第二输出模块的连接点是第二上拉点PU’。第二输出模块包括第七晶体管M2’，第七晶体管M2’的控制极与第二输入模块连接，第七晶体管M2’的第一极与第二时钟信号端CLK’连接，第七晶体管M2’的第二极与第二复位信号端RST_OUT连接。第二存储模块包括第二电容C’，第二电容C’的第一端与第七晶体管M2’的控制极连接，第二电容C’的第二端与第七晶体管M2’的第二极连接。第三复位模块包括第八晶体管M4R，第八晶体管M4R的控制极与第三复位信号端RST_PU’连接，第八晶体管M4R的第一极与复位电压端VSS连接，第八晶体管M4R的第二极与第二电容C’的第一端连接。第四复位模块包括第九晶体管M5R，第九晶体管M5R的控制极与第四复位信号端RST_OUT’连接，第九晶体管M5R的第一极与复位电压端VSS连接，第九晶体管M5R的第二极与第二电容C’的第二端连接。

如图6所示，第二复位信号端RST_OUT与第二复位信号生成模块连接，使得本级的移位寄存器单元的第二复位信号由第二复位信号生成模块提供。

第二复位模块还可以包括第四晶体管M2R。第四晶体管M2R的第一极与复位电压端VSS连接，第四晶体管M2R的第二极与第一输出模块3的输出端OUT连接。第四晶体管M2R的控制极与第一复位信号端RST_PU连接。如此，第一晶体管M1、第二晶体管M2、电容C、第三晶体管M1R、第四晶体管M2R形成的电路结构与第六晶体管M1’、第七晶体管M2’、第二电容C’、第八晶体管M4R、第九晶体管M5R形成的第二复位信号生成模块结构完全相同。这样的电路结构易于制作及布局，并有利于信号时序的一致性。

图7是包括图4所示的移位寄存器单元的栅极驱动电路的示意图。如图7所示，本发明的实施例还提供了栅极驱动电路。栅极驱动电路可以包括多个级联的如图4所示的移位寄存器单元1，其中，栅极驱动电路包括M根第一时钟信号线(CL1、CL2、CL3、CL4、CL5、CL6)，依次级联的M个移位寄存器单元1(GOA_N-2、GOA_N-1、GOA_N、GOA_N+1、GOA_N+2、GOA_N+3)为一组，M根第一时钟信号线分别与一组移位寄存器单元中的每个的第一时钟信号端连接。M根第一时钟信号线上的第一时钟信号相同，并且依次相差1/M个周期。第N级的移位寄存器单元1的第一输入信号端INPUT与N-X级的移位寄存器单元的第一输出模块的输出端OUT连接。第N级的移位寄存器单元的第一复位信号端RST_PU与第N+Y级的移位寄存器单元的第一输出模块的输出端OUT连接。第N级的移位寄存器单元的第二复位信号端RST_OUT与第N+Z级的移位寄存器单元的第一输出模块的输出端OUT连接。其中，M，X，Y，Z的值可以根据具体需要的信号时序而调整。一般而言，为了便于控制时序，可以选择X＝Y＝M/2，例如，M＝6，X＝3，Y＝3，Z＝1。

图8是图7所示的栅极驱动电路的各级移位寄存器单元的输出波形的示意图。如图8所示，在数据线D1上的数据电压对于第N-2行的像素单元进行实际充电时，第N行像素对应的栅极扫描线GN上就被施加了有效电平。此时，像素单元中的控制晶体管被打开，数据线上的数据电压也能够对于第N行像素预充电，对于第N行像素的预充电的数据电压与第N行像素所需的实际充电的数据电压极性相同，能够提高充电效率。并且，在数据线D1上的数据电压对于第N-1行的像素单元进行实际充电时，第N行像素单元对应的移位寄存器单元的第二复位信号端RST_OUT N上的第二复位信号有效，使得第N行像素对应的栅极扫描线GN上被施加无效电平。此时，与实际充电的数据电压极性相反的电压不会进入像素单元，因此，预充电的效率得到了保证。

图9是图7的栅极驱动电路中的时钟信号的示意图。6根时钟信号线上的时钟信号相同，并且依次相差1/6个周期。每1/6个周期被称为1H。

图10是图7的栅极驱动电路的驱动方法的流程示意图。图11是图7的栅极驱动电路中的移位寄存器单元相关的信号的示意图。图11中以第N级移位寄存器单元为例进行了说明。

栅极驱动方法包括：输入阶段S1，在该阶段中第一时钟信号无效，第一输入信号有效，第一复位信号无效，使得第一输入信号被存储在第一存储模块。以晶体管均为N型为例进行说明，即时钟信号端CLK_N的电压为低电平，第N-3级的移位寄存器单元的输出OUT_N-3作为输入信号，为在高电平和低电平之间切换的信号，第一存储模块4开始存储第一上拉信号，使得第一上拉点PU的电压上升。

输出阶段S2，在该阶段中第一时钟信号有效，第一输入信号无效，第一复位信号无效，第二复位信号在有效和无效之间切换，使得输出信号在有效和无效之间切换。即第一时钟信号端CLK_N的电压为高电平，第N+3级的移位寄存器单元的输出OUT_N+3的信号作为低电平第一复位信号，第N+1级的移位寄存器单元的输出OUT_N+1作为第二复位信号，第二复位信号的有效时间小于输出阶段持续时间的信号，这使得输出信号在高电平和低电平之间切换。

复位阶段S3，在该阶段中第一时钟信号无效，第一输入信号无效，第一复位信号有效，使得输出信号无效。即第一时钟信号端CLK_N的电压为低电平，第N+3级的移位寄存器单元的输出OUT_N+3的信号作为高电平第一复位信号，第N+1级的移位寄存器单元的输出OUT_N+1仍然可以提供高电平的第二复位信号，这使得第一上拉信号以及输出信号均为低电平。

图12是图7的栅极驱动电路中的移位寄存器单元的输出信号的一个仿真图形。图13是图7的栅极驱动电路中的移位寄存器单元的输出信号的另一个仿真图形。

如图12和图13所示的仿真图形可知，栅极驱动电路能够很好的工作并满足要求。在输出阶段S2，第二复位信号的有效时间小于输出阶段持续时间的信号，这使得输出信号在高电平和低电平之间切换。第二复位信号有效时，第五晶体管M3R导通，此时，由于第一上拉点PU的电压仍然有效，所以第二晶体管M2也导通。第二晶体管M2仍然对于移位寄存器单元的输出进行上拉，同时，第五晶体管M3R对于移位寄存器单元的输出进行下拉。为了尽可能的使得移位寄存器单元的输出更接近复位电压，可以使得第五晶体管M3R的尺寸大于第二晶体管M2，以增强下拉效果，第五晶体管M3R的尺寸可以是第二晶体管M2的2倍或以上。图13中的第五晶体管M3R的尺寸大于图12中的第五晶体管M3R的尺寸。

图14是包括图6所示的移位寄存器单元的栅极驱动电路的示意图。如图14所示，栅极驱动电路包括M根第一时钟信号线(CL1、CL2、CL3、CL4、CL5、CL6)，依次级联的M个移位寄存器单元1(GOA_N-2、GOA_N-1、GOA_N、GOA_N+1、GOA_N+2、GOA_N+3)为一组，M根第一时钟信号线分别与一组移位寄存器单元中的每个的第一时钟信号端连接。M根第一时钟信号线上的第一时钟信号相同，并且依次相差1/M个周期。第N级的移位寄存器单元1的第一输入信号端INPUT与N-X级的移位寄存器单元的第一输出模块的输出端OUT连接。第N级的移位寄存器单元的第一复位信号端RST_PU与第N+Y级的移位寄存器单元的第一输出模块的输出端OUT连接。

第N级的移位寄存器单元的第二复位信号端RST_OUT与第N级的第二复位信号生成模块连接。第二复位信号生成模块的第二输出模块与第二复位信号端RST_OUT连接。栅极驱动电路还包括M’根第二时钟信号线(clka、clkb)，依次级联的M’个第二复位信号生成模块(例如，SGOA_N-2、SGOA_N-1)为一组，M’根第二时钟信号线(clka、clkb)分别与一组第二复位信号生成模块的每个的第二时钟信号端连接。M’根第二时钟信号线上的时钟信号相同，并且依次相差1/M’个周期。第N级的第二复位信号生成模块的输入信号端与N-X’级的第二复位信号生成模块的第二输出模块的输出端连接。第N级的第二复位信号生成模块的第三复位信号端与第N+Y’级的第二复位信号生成模块的第二输出模块的输出端连接。第N级的第二复位信号生成模块的第四复位信号端与第N+Z’级的第二复位信号生成模块的第二输出模块的输出端连接。M’、X’、Y’、和Z’的值可以根据具体需要的信号时序而调整。为了便于控制时序，也可以选择X’＝Y’＝M’/2。图14中以RST’表示相互连接的第三复位信号端和第四复位信号端，此时Y’＝Z’。

与图7中所示的栅极驱动电路不同，相关参数的值如下：M＝6，X＝3，Y＝3，并且，M’＝2，X’＝1，Y’＝1，Z’＝1。

图15是时钟信号线和第二时钟信号线上的时钟信号的示意图。M’根第二时钟信号线上的第二时钟信号的频率是M根第一时钟信号线上的时钟信号的频率的3倍。

图16是图14的栅极驱动电路中的移位寄存器单元相关的信号的示意图。图17是图14的栅极驱动电路中的移位寄存器单元的输出信号的示意图。

如图16和17所示，在输入阶段S1，在该阶段中第一时钟信号无效，第一输入信号有效，第一复位信号无效，使得输入信号被存储在存储模块。即时钟信号端CLK_N的电压为低电平，第N-3级的移位寄存器单元的输出OUT_N-3作为输入信号，为在高电平和低电平之间切换的信号，第一存储模块4开始存储上拉信号，使得上拉点PU的电压上升。

输出阶段S2，在该阶段中第一时钟信号有效，第一输入信号无效，第一复位信号无效，第二复位信号在有效和无效之间切换，使得输出信号在有效和无效之间切换。即第一时钟信号端CLK_N的电压为高电平，第N+3级的移位寄存器单元的输出OUT_N+3的信号作为低电平的第一复位信号。

来自第二复位信号生成模块的输出OUT’_N的信号作为第二复位信号，其有效时间小于输出阶段持续时间的信号，这使得输出信号在高电平和低电平之间切换。

复位阶段S3，在该阶段中第一时钟信号无效，第一输入信号无效，第一复位信号有效，使得输出信号无效。即时钟信号端CLK_N的电压为低电平，第N+3级的移位寄存器单元的输出OUT_N+3的信号作为高电平第一复位信号，这使得上拉信号以及输出信号均为低电平。

图18是图14的栅极驱动电路中的移位寄存器单元的输出信号的一个仿真图形。如图18所示的仿真图形可知，栅极驱动电路能够很好的工作并满足要求。

在图14提供的栅极驱动电路中，第二复位信号生成模块的输出可以被关闭或者根据不同的第二时钟信号而调整，这可以使得该栅极驱动电路应用更广泛。例如，在不使用反转方式驱动时，可以对第二时钟信号线clka、clkb施加恒定的低电平，第二复位信号生成模块的输出将一直是低电平。

因此，该栅极驱动电路还可以应用于驱动模式可变的显示装置，可以根据显示装置当前的驱动模式而实时改变第二复位信号的特征。此外，还可以在一级移位寄存器中包括更多个的第二复位信号生成模块或者具有相同功能的模块对于第二复位信号进行更精确的控制。

本发明的实施例还提供了一种显示装置，包括上述的栅极驱动电路。所述显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

需要说明的是，在上述描述中，高电平、低电平仅仅用于区分电压是否能够使得晶体管导通，并没有限制电压的值。例如，低电平可以是指接地的电平，也可以是负电平。此外，所选择的N型晶体管为示意性的说明，并不是对于晶体管类型的具体限制。根据本发明的原理，本领域技术人员能够在不付出创造性劳动的情况下，对于晶体管的类型做出适当的选择和调整，这些选择和调整也视为本发明的保护范围。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (16)

1.一种移位寄存器单元，包括：

第一输入模块，所述第一输入模块与第一输入信号端以及第一输出模块连接，并且被配置为根据第一输入信号向第一输出模块输出第一上拉信号；

第一输出模块，所述第一输出模块与第一时钟信号端连接，并且被配置为根据所述第一上拉信号和第一时钟信号输出输出信号；

第一存储模块，所述第一存储模块与所述第一输入模块和所述第一输出模块连接，并且被配置为存储所述第一上拉信号；

第一复位模块，所述第一复位模块与第一复位信号端以及所述第一存储模块连接，并且被配置为根据第一复位信号对于所述第一存储模块进行复位；和

第二复位模块，所述第二复位模块与第二复位信号端以及所述第一输出模块连接，并且被配置为根据第二复位信号对于所述第一输出模块的输出进行复位；

第二复位信号被设置为在第一上拉信号和第一时钟信号有效时有效，并且第二复位信号有效的持续时间小于第一时钟信号有效的持续时间。

2.根据权利要求1所述的移位寄存器单元，其中，

所述第二复位模块包括第五晶体管，所述第五晶体管的第一极与复位电压端连接，所述第五晶体管的第二极与所述第一输出模块的输出端连接；所述第五晶体管的控制极与所述第二复位信号端连接。

3.根据权利要求2所述的移位寄存器单元，还包括：第二复位信号生成模块；

所述第二复位信号端与所述第二复位信号生成模块连接；

所述第二复位信号生成模块包括：第二输入模块，所述第二输入模块与第二输入信号端以及第二输出模块连接，并且被配置根据第二输入信号向第二输出模块输出第二上拉信号；

第二输出模块，所述第二输出模块与第二时钟信号端以及所述第二复位信号端连接，并且被配置为根据所述第二上拉信号和第二时钟信号输出所述第二复位信号；

第二存储模块，所述第二存储模块与所述第二输入模块和所述第二输出模块连接，并且被配置为存储所述第二上拉信号；

第三复位模块，所述第三复位模块与第三复位信号端以及所述第二存储模块连接，并且被配置为根据第三复位信号对于所述第二存储模块进行复位；和

第四复位模块，所述第四复位模块与第四复位信号端以及所述第二输出模块连接，并且被配置为根据第四复位信号对于所述第二输出模块的输出进行复位。

4.根据权利要求3所述的移位寄存器单元，其中，

所述第三复位信号端与所述第四复位信号端连接。

5.根据权利要求2所述的移位寄存器单元，其中，所述第二复位模块还包括第四晶体管；所述第四晶体管的第一极与复位电压端连接，所述第四晶体管的第二极与所述第一输出模块的输出端连接；所述第四晶体管的控制极与所述第一复位信号端连接。

6.根据权利要求1至5中任一项所述的移位寄存器单元，其中，

所述第一输入模块包括第一晶体管，所述第一晶体管的控制极和第一极与第一输入信号端连接，所述第一晶体管的第二极与所述第一输出模块连接；

所述第一输出模块包括第二晶体管，所述第二晶体管的控制极与所述第一输入模块连接，所述第二晶体管的第一极与第一时钟信号端连接，所述第二晶体管的第二极是所述第一输出模块的输出端；

所述第一存储模块包括第一电容，所述第一电容的第一端与所述第二晶体管的控制极连接，所述第一电容的第二端与所述第二晶体管的第二极连接；

所述第一复位模块包括第三晶体管，所述第三晶体管的控制极与第一复位信号端连接，所述第三晶体管的第一极与复位电压端连接，所述第三晶体管的第二极与所述第一电容的第一端连接。

7.根据权利要求3至4中任一项所述的移位寄存器单元，其中，

所述第二输入模块包括第六晶体管，所述第六晶体管的控制极和第一极与第二输入信号端连接，所述第六晶体管的第二极与所述第二输出模块连接；

所述第二输出模块包括第七晶体管，所述第七晶体管的控制极与所述第二输入模块连接，所述第七晶体管的第一极与第二时钟信号端连接，所述第七晶体管的第二极与所述第二复位信号端连接；

所述第二存储模块包括第二电容，所述第二电容的第一端与所述第七晶体管的控制极连接，所述第二电容的第二端与所述第七晶体管的第二极连接；

所述第三复位模块包括第八晶体管，所述第八晶体管的控制极与第三复位信号端连接，所述第八晶体管的第一极与复位电压端连接，所述第八晶体管的第二极与所述第二电容的第一端连接；

所述第四复位模块包括第九晶体管，所述第九晶体管的控制极与第四复位信号端连接，所述第九晶体管的第一极与复位电压端连接，所述第九晶体管的第二极与所述第二电容的第二端连接。

8.一种栅极驱动电路，包括多个级联的根据权利要求1所述的移位寄存器单元，其中，所述栅极驱动电路包括M根第一时钟信号线，依次级联的M个移位寄存器单元为一组，M根第一时钟信号线分别与一组移位寄存器单元中的每个的第一时钟信号端连接；M根第一时钟信号线上的第一时钟信号相同，并且依次相差1/M个周期；第N级的移位寄存器单元的第一输入信号端与N-X级的移位寄存器单元的所述第一输出模块的输出端连接；第N级的移位寄存器单元的第一复位信号端与第N+Y级的移位寄存器单元的所述第一输出模块的输出端连接，其中X＝Y＝M/2，其中X、Y、M、N是正整数。

9.根据权利要求8所述的栅极驱动电路，其中，

所述第二复位模块包括第五晶体管，所述第五晶体管的第一极与复位电压端连接，所述第五晶体管的第二极与所述第一输出模块的输出端连接；所述第五晶体管的控制极与第二复位信号端连接。

10.根据权利要求9所述的栅极驱动电路，其中，第N级的移位寄存器单元的第二复位信号端与第N+Z级的移位寄存器单元的所述第一输出模块的输出端连接，其中Z是正整数。

11.根据权利要求10所述的栅极驱动电路，其中，M＝6，X＝3，Y＝3，Z＝1。

12.根据权利要求9所述的栅极驱动电路，其中，

所述移位寄存器单元还包括：第二复位信号生成模块；

所述第二复位信号生成模块包括：第二输入模块，所述第二输入模块与第二输入信号端以及第二输出模块连接，并且被配置根据第二输入信号向第二输出模块输出第二上拉信号；

第二输出模块，所述第二输出模块与第二时钟信号端以及所述第二复位信号端连接，并且被配置为根据所述第二上拉信号和第二时钟信号输出所述第二复位信号；

第二存储模块，所述第二存储模块与所述第二输入模块和所述第二输出模块连接，并且被配置为存储所述第二上拉信号；

第三复位模块，所述第三复位模块与第三复位信号端以及所述第二存储模块连接，并且被配置为根据第三复位信号对于所述第二存储模块进行复位；和

第四复位模块，所述第四复位模块与第四复位信号端以及所述第二输出模块连接，并且被配置为根据第四复位信号对于所述第二输出模块的输出进行复位；

其中，所述栅极驱动电路还包括M’根第二时钟信号线，依次级联的M’个第二复位信号生成模块为一组，M’根第二时钟信号线分别与一组第二复位信号生成模块的每个的第二时钟信号端连接；M’根第二时钟信号线上的第二时钟信号相同，并且依次相差1/M’个周期；第N级的第二复位信号生成模块的第二输入信号端与N-X’级的第二复位信号生成模块的所述第二输出模块的输出端连接；第N级的第二复位信号生成模块的第三复位信号端与第N+Y’级的第二复位信号生成模块的所述第二输出模块的输出端连接；第N级的第二复位信号生成模块的第四复位信号端与第N+Z’级的第二复位信号生成模块的所述第二输出模块的输出端连接，其中X’、Y’、M’、Z’是正整数。

13.根据权利要求12所述的栅极驱动电路，其中，M＝6，X＝3，Y＝3，M’＝2，X’＝1，Y’＝1，Z’＝1；M’根第二时钟信号线上的第二时钟信号的频率是M根第一时钟信号线上的第一时钟信号的频率的3倍。

14.一种移位寄存器单元的驱动方法，用于驱动根据权利要求1所述的移位寄存器单元，包括：

输入阶段，在该阶段中第一时钟信号无效，第一输入信号有效，第一复位信号无效，使得第一输入信号被存储在所述第一存储模块；

输出阶段，在该阶段中第一时钟信号有效，第一输入信号无效，第一复位信号无效，第二复位信号有效，并且第二复位信号有效的持续时间小于第一时钟信号有效的持续时间；

复位阶段，在该阶段中第一时钟信号无效，第一输入信号无效，第一复位信号有效，使得输出信号无效。

15.一种阵列基板，包括根据权利要求8-13中任一项所述的栅极驱动电路。

16.一种显示装置，包括根据权利要求15所述的阵列基板。