CN105991136B - 模数转换器的串行接口及其数据对齐方法和装置 - Google Patents

Abstract

本发明提供了一种模数转换器的串行接口及其数据对齐方法和装置。该数据对齐方法包括以下步骤：持续接收该模数转换器的数据；检测该数据的持续跳变位中的至少一位的跳变沿，且计算该跳变沿与该数据的捕捉时钟沿的时间差，其中该持续跳变位即使在该模数转换器采集到的是噪声时也进行跳变；以及依据该时间差决定该数据的时间延迟。本发明的模数转换器的串行接口及其数据对齐方法和装置，能够提高数据对齐的及时性。

Description

模数转换器的串行接口及其数据对齐方法和装置

技术领域

本发明主要涉及模数转换器的串行接口，尤其是涉及模数转换器的串行接口中的数据对齐技术。

背景技术

在诸如核磁共振成像(MRI)、超声波、CT扫描仪、数字X射线等医疗应用中，经常需要使用模数转换器(ADC)对大量数据采样。采样后的数据会通过ADC接口向外输出。ADC接口的类型包括并行接口和串行接口。与并行接口相比，串行接口可可减少芯片的引脚数，从而节省电路板空间，因而更受到欢迎。尤其是，当前高速串行数字信号传输成为主流，ADC接口也倾向于使用高速串行接口。

对于并行ADC接口以及低速的串行ADC接口，可以直接通过ADC输出的源同步时钟在接口器件对ADC输出的数据进行捕捉。这种类型的ADC的输出数据率一般小于250MSPS，因此有近4ns的采样窗口，可以在时序上留有一定裕量。该裕量包含了环境温度的影响、器件工艺离散性带来的不确定性、器件老化引入的不确定性、以及源同步时钟自身的抖动。以当前集成电路的工艺水平，通常不用额外的数据对齐技术即可正确地捕捉ADC数据。

相比之下，高速的串行ADC接口的实际输出数据率可以高达800MSPS，留给ADC接口的最多只有1.25ns的采样窗口。若用800MHz的源同步时钟来捕捉数据，则需要专门的对齐机制，在接口器件内部将源同步时钟的上升沿恰好放置在ADC数据周期的正中间。目前ADC接口技术大多在数据与源同步时钟之间设置固定的时序关系，这种时序关系一般是通过ADC启动先发送校准数据来实现的。但由于温漂、器件工艺离散性、器件老化、源同步时钟抖动、以及时钟接口电路自身的附加抖动等若干因素的影响，一个固定时序关系的接口不易做得稳定。这就需要ADC接口定期启动对齐算法重新确定数据的延迟参数，这样其及时性就受到了影响。

发明内容

本发明要解决的技术问题是提供模数转换器的串行接口及其数据对齐方法和装置，能够提高数据对齐的及时性。

为解决上述技术问题，本发明提供了一种模数转换器的串行接口的数据对齐方法，包括以下步骤：持续接收该模数转换器的数据；检测该数据的持续跳变位中的至少一位的跳变沿，且计算该跳变沿与该数据的捕捉时钟沿的时间差，其中该持续跳变位即使在该模数转换器采集到的是噪声时也进行跳变；以及依据该时间差决定该数据的时间延迟。

可选地，检测该数据的持续跳变位中的至少一位的跳变沿，且计算该跳变沿与该数据的捕捉时钟沿的时间差的步骤包括：检测多个该跳变沿，且对每个该跳变沿计算出与捕捉时钟沿的时间差，然后求出多个时间差的平均值。

可选地，该依据该时间差决定该数据的时间延迟的步骤包括：比较该时间差与该捕捉时钟的半周期，当该时间差大于或等于该半周期时，则该时间延迟为在时间上向后移动该时间差与该捕捉时钟的半周期的差值，当该时间差小于该半周期时，将该时间延迟为在时间上向后移动该时间差与该捕捉时钟的半周期的和。

可选地，该依据该时间差决定该数据的时间延迟的步骤是实时进行。

可选地，该持续跳变位为一位或多位。

可选地，该持续跳变位为该数据中位数最低的一位或多位。

本发明还提出一种模数转换器的串行接口的数据对齐装置，包括跳变沿检测单元和状态机。跳变沿检测单元检测持续从该模数转换器接收的数据的持续跳变位中的至少一位的跳变沿，且计算该跳变沿与该数据的捕捉时钟沿的时间差，该持续跳变位即使在该模数转换器采集到的是噪声时也进行跳变。状态机依据该时间差决定该数据的时间延迟。

可选地，该跳变沿检测单元检测多个该跳变沿，且对每个该跳变沿计算出与该捕捉时钟沿的时间差，然后求出多个时间差的平均值。

可选地，该状态机比较该时间差与该捕捉时钟的半周期，当该时间差大于或等于该半周期时，则决定该时间延迟为在时间上向后移动该时间差与该捕捉时钟的半周期的差值，当该时间差小于该半周期时，则决定该时间延迟为在时间上向后移动该时间差与该捕捉时钟的半周期的和。

可选地，该状态机实时地决定该数据的时间延迟。

可选地，该持续跳变位为一位或多位。

可选地，该持续跳变位为该数据中位数最低的一位或多位。

本发明还提出一种模数转换器的串行接口，包括如上所述的数据对齐装置、数据接口以及锁相环。数据接口从该模数转换器持续接收数据，依据一捕捉时钟捕捉该数据，且依据该数据对齐装置提供的时间延迟调整该数据的时间延迟。锁相环向该数据对齐装置和该数据接口提供该捕捉时钟。

可选地，该数据接口实时地调整该数据的时间延迟。

可选地，该模数转换器包括多个路径，每个路径的数据位包含至少一位持续跳变位。

与现有技术相比，本发明具有以下优点：

(1)降低数据采集过程中段时间内在串行接口处出现的偶然扰动的影响，提高了系统稳定性。

(2)及时对齐可以消除温漂、器件老化、不同批次间的工艺离散性带来的接口时序不确定性，提高了系统的可靠性。

(3)及时对齐也可以保证系统不用额外分配时间在扫描之前进行串行接口的数据对齐。

(4)由于克服了众多的接口时序不确定性，即各种因素带来的ADC输出数据翻转时刻的随机偏差，接口数据率有了更多的提升空间，一个采集通道的数据可以通过更少的串行总线输出，有利于节省硬件资源。

附图说明

图1是本发明第一实施例的模数转换器的串行接口的实施环境。

图2是本发明第一实施例的数据对齐装置的结构框图。

图3是本发明第一实施例的模数转换数据的格式。

图4A、4B是本发明第一实施例的数据对齐时序图。

图5是本发明第二实施例的模数转换器的串行接口的实施环境。

图6是本发明第二实施例的模数转换数据的格式。

图7是本发明一实施例的数据对齐方法流程图。

具体实施方式

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

已知的数据对齐技术依赖于系统启动初期特别发送的校准数据，但是由于温漂、器件工艺离散性、器件老化、源同步时钟抖动、以及时钟接口电路自身的附加抖动等若干因素的影响，系统运行一段时间后需要定期对齐，而定期对齐的过程会损失数据捕捉的及时性。本发明的实施例将描述可以提高及时性的数据对齐装置。

第一实施例

图1是本发明第一实施例的模数转换器的串行接口的实施环境。参考图1所示，实施环境中包括模数转换器(ADC)10和串行接口20。ADC 10接收模拟输入信号，在采样时钟的作用下进行AD转换。在此，只要系统上电，不论模拟输入信号的信号源是否处于工作状态，ADC 10始终进行AD转换，且将始终有信号输出。ADC 10将经过AD转换的AD数据为串行数据，通过串行接口20输出。AD数据的格式如图3所示，包含N位，N为正整数且通常为8的倍数，其中第N位为最高有效位(MSB)，第1位为最低有效位(LSB)。

串行接口20会捕捉串行AD数据，将串行AD数据恢复为并行AD数据后输出。串行接口20中设有数据接口21、锁相环(PLL)22、数据对齐装置23、配置单元24和数据还原单元25。配置单元24通过控制下连接ADC 10，对其工作方式进行配置。PLL 22可以从ADC 10获得源同步时钟，且输出两路同步时钟，一路为还原ADC每个采样点帧数据的同步时钟，其频率与ADC采样时钟相同；另外一路为捕捉高速AD串行数据的数据捕捉时钟。假设ADC的采样精度定为N，捕捉时钟频率是采样时钟频率的M倍。若捕捉方式是双沿捕捉，则M＝N/2，若为单沿(上升或下降沿)捕捉，则M＝N。数据接口21在PLL 22提供的采样时钟的作用下捕捉串行的AD数据，并将其输出给数据还原单元25。

在串行接口中，尤其当串行接口是高速串行接口时，需要及时对数据进行对齐。为此，数据对齐装置23提供了以足够短的周期进行数据对齐的功能；数据对齐的周期可以根据具体场景的需求来决定，例如数据对齐的周期可以参考串行接口的工作频率。当然较佳地，期望数据对齐装置23能够实时地进行数据对齐，因此数据对齐装置23可以每个时钟周期进行数据对齐。数据对齐装置23会将数据对齐所需的延迟设置提供给数据接口21和数据还原单元25。数据接口21能够依据延迟设置调整数据的延迟。

数据还原单元25能够在采样时钟和延迟设置的协助下，还原从数据接口21输入的捕捉数据，恢复成并行的AD数据。

图2是本发明第一实施例的数据对齐装置的结构框图。参考图2所示，本实施例的数据对齐装置包括跳变沿检测单元31和状态机32。跳变沿检测单元31可以检测串行ADC数据的持续跳变位中的一位的跳变沿。持续跳变位是基于ADC 10的如下特性：ADC 10的模拟输入信号的均方根噪声电压值显著大于ADC 10中位数最低的一位或几位的电压。这样，在模拟输入信号没有有效输入时，即ADC 10只采集到噪声的情况下，也能保证ADC 10的最低若干位在时域上处于不断跳变(即数字电平在0和1之间翻转)的状态。因为信号和噪声是加性的关系，因此这几个数据位在有信号输入时就更加确定会翻转。因此在本发明的上下文中，持续跳变位是即使在ADC 10采集到的是噪声时也进行跳变的位。持续跳变位的位数与个别的ADC有关。本实施例需要持续跳变位有1位，例如LSB。跳变沿检测单元31可进一步计算跳变沿与数据的捕捉时钟沿的时间差Δt。

承上述，状态机32依据时间差Δt决定AD数据的时间延迟。具体地说，状态机32通过比较Δt与捕捉时钟周期T来判断是否处于最佳捕捉点，若不是则对数据接口21的时间延迟进行配置，使得捕捉时钟与AD数据处于最佳的数据捕捉位置。

较佳地，跳变沿检测单元31可等待多个数据跳变沿到来，每个跳变沿计算出一个与捕捉时钟沿的时间差，最后求出平均值Δt。

较佳地，状态机32通过比较Δt与捕捉时钟的半周期T/2来决定时间延迟。例如参考图4A、4B的数据对齐时序：

(1)若Δt≥T/2，AD数据时间上向后移动(Δt-T/2)。

(2)若Δt<T/2，AD数据时间上向后移动(Δt+T/2)。

较佳地，状态机32可以步进调节数据的延迟时间，具体地说，状态机32设置AD数据移动的步进单位T_step及步进数K。例如，当移动(Δt-T/2)，可移动K步，K为(Δt-T/2)/T_step就近取整，当移动(Δt+T/2)，可移动K步，K为(Δt+T/2)/T_step就近取整。

需要指出的是上述整个调整过程中采集并不中断。

本实施例的一个特点利用ADC数据在持续跳变位的翻转找到数据的跳变沿并进一步决定捕捉时钟沿与数据的时序关系，实现数据对齐。有利的是，由于利用了采集链路的模拟噪声进行对齐，不论系统是否有信号输入，这种对齐机制可以一直进行。因此本实施例可确保及时地进行数据对齐，从而适应各种外界不确定因素，使得捕捉时钟永远处于数据的最佳位置。当需要时，只需在很短的周期内(例如每个时钟周期)进行数据对齐，即可实现实时数据对齐。

相比之下，已知技术的定期数据对齐过程中，或者在没有有效信号时，无法进行数据对齐，不得不等到新的有效信号到来，利用一部分有效信号转换后的数据进行对齐；或者要定期中断有效信号的AD采集，然后让ADC或者校准电路自身产生用于位对齐的激励波形来进行对齐。这导致无法及时地捕捉对齐时采集到的这部分数据。

尽管本实施例有潜力实时地进行数据对齐，但是可以理解，本实施例可以不必在每个捕捉时钟沿都进行数据对齐，而是可以相隔若干个捕捉时钟沿进行一次数据对齐。

第二实施例

图5是本发明第二实施例的模数转换器的串行接口的实施环境。参考图5所示，本实施例与第一实施例的区别在于，受到诸如系统带宽、数字信号传输速率、或者接口器件工艺水平等的限制，ADC 10所在采集通道对应的AD数据被分成2个串行数据路径从ADC 10输出。此时需要保持串行接口20的数据对齐机制仍然有效。

为此，设置每个路径的数据位包含至少一位持续跳变位。参考图6所示，路径1包含信号的偶数位，即第2位，第4位，……第N-2位，第N位，而路径2包含信号的奇数位，即第1位，第3位，……第N-3位，第N-1位。在此，第1位为最低有效位(LSB)，第N位为最高有效位(MSB)。此时，由于第1位和第2位都为持续跳变位，因此每个路径都可以检测到跳变，从而及时进而实时进行对齐。

本实施例的其它细节可以参考第一实施例，在此不再赘述。

图6是本发明第一实施例的数据对齐方法流程图。参考图6所示，本实施例的方法包括如下步骤：

步骤61，持续接收ADC的数据。

步骤62，检测数据的持续跳变位中的至少一位的跳变沿，其中该持续跳变位即使在ADC采集到的是噪声时也进行跳变。

步骤63，计算跳变沿与该数据的捕捉时钟沿的时间差。

步骤64，依据该时间差决定数据的时间延迟。

可以理解，上述方法既可以在图2所示的数据对齐装置中实施，也可以在其它装置中实施。

本文中描述的各种实施例可在硬件中加以实施。对于硬件实施而言，本文中所描述的实施例可在一个或多个专用集成电路(ASIC)、数字信号处理器(DSP)、数字信号处理器件(DAPD)、可编程逻辑器件(PLD)、现场可编程门阵列(FPGA)、处理器、控制器、微控制器、微处理器、用于执行上述功能的其它电子装置或上述装置的选择组合来加以实施。

本发明的实施例可在诸如核磁共振成像(MRI)、超声波、CT扫描仪、数字X射线等医疗应用中实施为ADC串行接口，也可以在其它需要数据对齐的应用中实施为ADC串行接口。

虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (13)

1.一种模数转换器的串行接口的数据对齐方法，包括以下步骤：

持续接收该模数转换器的数据；

检测该数据的持续跳变位中的至少一位的跳变沿，且计算该跳变沿与该数据的捕捉时钟沿的时间差，其中该持续跳变位即使在该模数转换器采集到的是噪声时也进行跳变；以及

依据该时间差决定该数据的时间延迟；

其中，该依据该时间差决定该数据的时间延迟的步骤包括：比较该时间差与该捕捉时钟的半周期，当该时间差大于或等于该半周期时，则该时间延迟为在时间上向后移动该时间差与该捕捉时钟的半周期的差值，当该时间差小于该半周期时，将该时间延迟为在时间上向后移动该时间差与该捕捉时钟的半周期的和。

2.如权利要求1所述的方法，其特征在于，检测该数据的持续跳变位中的至少一位的跳变沿，且计算该跳变沿与该数据的捕捉时钟沿的时间差的步骤包括：检测多个该跳变沿，且对每个该跳变沿计算出与捕捉时钟沿的时间差，然后求出多个时间差的平均值。

3.如权利要求1所述的方法，其特征在于，该依据该时间差决定该数据的时间延迟的步骤是实时进行。

4.如权利要求1所述的方法，其特征在于，该持续跳变位为一位或多位。

5.如权利要求1所述的方法，其特征在于，该持续跳变位为该数据中位数最低的一位或多位。

6.一种模数转换器的串行接口的数据对齐装置，包括：

跳变沿检测单元，检测持续从该模数转换器接收的数据的持续跳变位中的至少一位的跳变沿，且计算该跳变沿与该数据的捕捉时钟沿的时间差，该持续跳变位即使在该模数转换器采集到的是噪声时也进行跳变；

状态机，依据该时间差决定该数据的时间延迟；

其中，该状态机比较该时间差与该捕捉时钟的半周期，当该时间差大于或等于该半周期时，则决定该时间延迟为在时间上向后移动该时间差与该捕捉时钟的半周期的差值，当该时间差小于该半周期时，则决定该时间延迟为在时间上向后移动该时间差与该捕捉时钟的半周期的和。

7.如权利要求6所述的装置，其特征在于，该跳变沿检测单元检测多个该跳变沿，且对每个该跳变沿计算出与该捕捉时钟沿的时间差，然后求出多个时间差的平均值。

8.如权利要求6所述的装置，其特征在于，该状态机实时地决定该数据的时间延迟。

9.如权利要求6所述的装置，其特征在于，该持续跳变位为一位或多位。

10.如权利要求6所述的装置，其特征在于，该持续跳变位为该数据中位数最低的一位或多位。

11.一种模数转换器的串行接口，包括：

如权利要求6-10任一项所述的数据对齐装置；

数据接口，从该模数转换器持续接收数据，依据一捕捉时钟捕捉该数据，且依据该数据对齐装置提供的时间延迟调整该数据的时间延迟；

锁相环，向该数据对齐装置和该数据接口提供该捕捉时钟。

12.如权利要求11所述的串行接口，其特征在于，该数据接口实时地调整该数据的时间延迟。

13.如权利要求11所述的串行接口，其特征在于，该模数转换器包括多个路径，每个路径的数据位包含至少一位持续跳变位。

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