CN105702225B - 栅极驱动电路及其驱动方法和显示装置 - Google Patents

Abstract

本发明属于显示技术领域，具体涉及栅极驱动电路及驱动方法和显示装置。该栅极驱动电路中：输入模块连接本级上拉节点、输入信号和电源，用于将本级上拉节点的电压上拉为高电平，本级上拉节点为输入模块与输出模块之间的连接点；输出模块连接本级上拉节点、第一时钟信号，用于在第一时钟信号和本级上拉节点的控制下通过输出端输出栅极驱动信号；复位模块连接重置信号、本级上拉节点和参考电压，用于在重置信号的控制下复位本级上拉节点的电压；保持模块连接输入信号、下一级上拉节点的信号、第一时钟信号、第二时钟信号、参考电压、本级上拉节点和输出模块，用于将本级上拉节点的电压和输出模块的输出信号持续下拉为低电平。该栅极驱动电路噪声小。

Description

栅极驱动电路及其驱动方法和显示装置

技术领域

本发明属于显示技术领域，具体涉及一种栅极驱动电路及其驱动方法和显示装置。

背景技术

现有技术中，显示屏中每一像素结构均包括薄膜晶体管(Thin Film Transistor，简称TFT)，其中的栅线驱动信号由驱动芯片(Driver IC)提供，通过时序控制器Tcon将矩形波形移位作为栅极驱动信号提供给显示屏的栅线。

随着薄膜晶体管技术的迅速发展，各个生产厂家正努力研究新技术以降低成本，从而提升产品的市场竞争力。阵列基板行驱动(Gate On Array，简称GOA)技术应运而生，其是将薄膜晶体管的栅极开关电路集成在阵列基板上，去掉栅极集成电路部分，从而节省了材料和工艺步骤，达到降低成本的目的。

现有的具有一个电容的GOA电路中，有的是通过一个时钟信号控制下拉节点PD，然后再通过下拉节点PD控制上拉节点PU和输出端OUT的下拉。但是，由于下拉节点PD的占空比为50％，所以输出端OUT在扫描周期一半时间内被下拉，另一半时间悬浮floating，导致输出端OUT的噪声比较大；有的通过电源VDD控制下拉节点PD，从而使下拉节点PD一直处于高电压状态，这样可以使上拉节点PU和输出端OUT一直被拉低，这样的结构虽然解决了噪声问题，但是不利于薄膜晶体管的寿命。

可见，设计一种噪声小，能保证薄膜晶体管具有较长寿命的驱动电路成为目前亟待解决的技术问题。

发明内容

本发明所要解决的技术问题是针对现有技术中存在的上述不足，提供一种栅极驱动电路及其驱动方法和显示装置，该栅极驱动电路噪声小，能保证薄膜晶体管具有较长寿命。

解决本发明技术问题所采用的技术方案是该栅极驱动电路，包括多个级联的栅极驱动单元，每一所述栅极驱动单元用于为一条栅线提供栅极驱动信号，所述栅极驱动单元包括输入模块、输出模块、复位模块和保持模块，其中：

所述输入模块，分别连接本级所述栅极驱动单元的上拉节点、输入信号和电源，用于将本级所述栅极驱动单元的所述上拉节点的电压上拉为高电平，本级所述栅极驱动单元的所述上拉节点为所述输入模块与输出模块之间的连接点；

所述输出模块，分别连接本级所述栅极驱动单元的所述上拉节点、第一时钟信号，用于在第一时钟信号和本级所述栅极驱动单元的所述上拉节点的控制下通过输出端输出栅极驱动信号；

所述复位模块，分别连接重置信号、本级所述栅极驱动单元的所述上拉节点和参考电压，用于在重置信号的控制下复位本级所述栅极驱动单元的所述上拉节点的电压；

所述保持模块，分别连接输入信号、下一级所述栅极驱动单元的所述上拉节点的信号、所述第一时钟信号、第二时钟信号、参考电压、本级所述栅极驱动单元的所述上拉节点和所述输出模块，用于将本级所述栅极驱动单元的所述上拉节点的电压和所述输出模块的输出信号持续下拉为低电平。

优选的是，所述输入模块包括第一晶体管，所述第一晶体管的栅极连接输入信号，第一极连接所述电源，第二极连接本级所述栅极驱动单元的所述上拉节点。

优选的是，所述复位模块包括第二晶体管，所述第二晶体管的栅极连接重置信号，第一极连接本级所述栅极驱动单元的所述上拉节点，第二极连接所述参考电压。

优选的是，所述输出模块包括第三晶体管和第一电容，其中：

所述第三晶体管，其栅极连接本级所述栅极驱动单元的所述上拉节点，第一极连接所述第一时钟信号，第二极连接所述第一电容的第二端；

所述第一电容，其第一端连接本级所述栅极驱动单元的所述上拉节点，所述第一电容的第二端与所述第三晶体管的第二极的连接端为所述输出端。

优选的是，所述保持模块包括第四晶体管、第五晶体管、第六晶体管和第七晶体管，其中：

所述第四晶体管，其栅极连接第二时钟信号，第一极连接输入信号，第二极连接本级所述栅极驱动单元的所述上拉节点；

所述第五晶体管，其栅极连接第一时钟信号，第一极连接本级所述栅极驱动单元的所述上拉节点，第二极连接下一级所述栅极驱动单元的所述上拉节点；

所述第六晶体管，其栅极连接第二时钟信号，第一极连接所述输出端，第二极连接参考电压；

所述第七晶体管，其栅极连接第二时钟信号，第一极连接所述输出端，第二极连接下一级所述栅极驱动单元的所述上拉节点的信号。

优选的是，在末端的所述栅极驱动单元中还包括关闭模块，所述关闭模块包括第八晶体管M8，所述第八晶体管的栅极连接控制信号，第一极连接本级所述栅极驱动单元的所述上拉节点，第二极连接参考信号。

一种阵列基板，包括上述的栅极驱动电路。

一种显示装置，包括上述的阵列基板。

一种上述的栅极驱动电路的驱动方法，包括输入阶段、输出阶段、复位阶段、保持阶段，其中：

在输入阶段：所述输入模块接收上一级所述栅极驱动单元的所述输出模块的输出信号作为输入信号，并将输入信号存储于本级所述栅极驱动单元的所述上拉节点；

在输出阶段：在第一时钟信号的控制下，通过所述输出模块的输出端输出高电平；

在复位阶段：以下一级所述栅极驱动单元的所述输出模块的输出信号作为重置信号，拉低本级所述栅极驱动单元的所述上拉节点的电压；

在保持阶段：在第一时钟信号和第二时钟信号的控制下，保持拉低本级所述栅极驱动单元的所述上拉节点和所述输出端的电压。

优选的是，在输入阶段：输入信号为高电平，第一晶体管打开，本级所述栅极驱动单元的上拉节点为高电平；第三晶体管打开，第一时钟信号为低电平，输出端输出低电平；第二时钟信号为高电平，第四晶体管、第六晶体管打开，本级所述栅极驱动单元的上拉节点为高电平，输出端被拉低；第一时钟信号为低电平，第五晶体管、第七晶体管关闭；

在输出阶段：由于第一电容的自举作用，本级所述栅极驱动单元的上拉节点电平继续升高，第三晶体管打开，第一时钟信号为高电平，输出端输出高电平作为本级所述栅极驱动单元的栅极驱动信号；同时，第五晶体管、第七晶体管打开，此时，下一级所述栅极驱动单元的上拉节点为高电平，本级所述栅极驱动单元的上拉节点仍为高电平；

在复位阶段：重置信号为高电平，第二晶体管打开，本级所述栅极驱动单元的上拉节点被拉低，第二时钟信号为高电平，第四晶体管、第六晶体管打开，本级所述栅极驱动单元的上拉节点和输出端被拉低；第一时钟信号为低电平，第五晶体管、第七晶体管关闭；

在保持阶段：第二时钟信号为低电平，第四晶体管、第六晶体管关闭，第一时钟信号为高电平，第五晶体管、第七晶体管打开，本级所述栅极驱动单元的上拉节点和输出端被拉低；之后第二时钟信号和第一时钟信号交替为高低电平，分别控制第四晶体管、第六晶体管和第五晶体管、第七晶体管，本级所述栅极驱动单元的上拉节点和输出端保持被拉低。

优选的是，所述第一时钟信号和所述第二时钟信号为一对时序相同、相位相反的矩形脉冲波，其高低电平各占50％；并且，所述第二时钟信号的高电平先于所述第一时钟信号。

优选的是，还包括关闭阶段，所述关闭阶段中，第八晶体管打开，本级所述栅极驱动单元的上拉节点和输出端保持被拉低；

其中：

从帧开始信号STV开启，到末端的所述栅极驱动单元的输出端输出高电平，控制信号均为低电平；当末端的栅极驱动单元的输出端输出高电平后，一直到下一个帧开始信号有效，控制信号为高电平。

本发明的有益效果是：该栅极驱动电路及其相应的栅极驱动方法，使本级所述栅极驱动单元的上拉节点PU和输出端OUT一直被拉低，相对于现有技术中晶体管100％开启时间的情况或者50％时间悬浮的情况，有效地解决了噪声问题，而且有利于薄膜晶体管的寿命。

附图说明

图1为本发明实施例1中栅极驱动电路的模块结构示意图；

图2为本发明实施例1中栅极驱动单元的电路原理图；

图3为本发明实施例2中栅极驱动单元的一种时序波形图；

图4为图2的单向驱动的电路原理图；

图5为本发明实施例1栅极驱动电路中具有末端栅极驱动单元的电路原理图；

图中：

1－输入模块；2－保持模块；3－复位模块；4－输出模块；5－关闭模块。

具体实施方式

为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明栅极驱动电路及其驱动方法、显示装置作进一步详细描述。

实施例1：

本实施例提供一种栅极驱动电路，该栅极驱动电路噪声小，能保证薄膜晶体管具有较长寿命。

如图1所示的一种栅极驱动电路，包括多个级联的栅极驱动单元，每一栅极驱动单元用于为一条栅线提供栅极驱动信号。其中，如图2所示，栅极驱动单元包括输入模块1、输出模块4、复位模块3和保持模块2，其中：

输入模块1，分别连接本级栅极驱动单元的上拉节点PU(以下简称本级上拉节点)、输入信号INPUT和电源VDD，用于将本级上拉节点PU的电压上拉为高电平，本级上拉节点PU为输入模块1与输出模块4之间的连接点；

输出模块4，分别连接本级上拉节点PU、第一时钟信号CLK，用于在第一时钟信号CLK和本级上拉节点PU的控制下通过输出端OUT输出栅极驱动信号；

复位模块3，分别连接重置信号RESET、本级上拉节点PU和参考电压VGL，用于在重置信号RESET的控制下复位本级上拉节点PU的电压；

保持模块2，分别连接输入信号INPUT、下一级栅极驱动单元的上拉节点的信号N+1PU、第一时钟信号CLK、第二时钟信号CLKB、参考电压VGL、本级上拉节点PU和输出模块4，用于将本级上拉节点PU的电压和输出模块4的输出信号持续下拉为低电平。

其中，输入模块1包括第一晶体管M1，第一晶体管M1的栅极连接输入信号INPUT，第一极连接电源VDD，第二极连接本级上拉节点PU。

输出模块4包括第三晶体管M3和第一电容C1，其中：

第三晶体管M3，其栅极连接本级上拉节点PU，第一极连接第一时钟信号CLK，第二极连接第一电容的第二端；

第一电容C1，其第一端连接本级上拉节点PU，第一电容C1的第二端与第三晶体管M3的第二极的连接端为输出模块4的输出端OUT。

保持模块2包括第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7，其中：

第四晶体管M4，其栅极连接第二时钟信号CLKB，第一极连接输入信号INPUT，第二极连接本级上拉节点PU；

第五晶体管M5，其栅极连接第一时钟信号CLK，第一极连接本级上拉节点PU，第二极连接下一级栅极驱动单元的上拉节点N+1PU；

第六晶体管M6，其栅极连接第二时钟信号CLKB，第一极连接输出端OUT，第二极连接参考电压VGL；

第七晶体管M7，其栅极连接第二时钟信号CLKB，第一极连接输出端OUT，第二极连接下一级栅极驱动单元的上拉节点N+1PU的信号。

复位模块3包括第二晶体管M2，第二晶体管M2的栅极连接重置信号RESET，第一极连接本级上拉节点PU，第二极连接参考电压VGL。在某些应用中，将第二晶体管M2去掉，即可形成仅为单向扫描的栅极驱动方式。

一种上述栅极驱动电路的简化结构如图4所示，可将电源VDD用输入信号INPUT代替。此时可通过调节各个晶体管的尺寸减小上升时间Tr(Rise Time)、下降时间Tf(FallTime)和噪声。通常情况下，晶体管的尺寸越大，上升时间和下降时间越小，但是尺寸越大边框也随之越大，因此在具体应用中可根据边框尺寸与噪声品质综合衡量而决定晶体管的尺寸，这里不做限定。

其中，第一晶体管M1至第七晶体管M7均为P型晶体管，此时，其第一极可以是漏极，第二极可以是源极；或者，第一晶体管M1至第七晶体管M7均为N型晶体管，此时，其第一极可以是源极，第二极可以是漏极；或者，第一晶体管T1至第七晶体管T7混合选用N型晶体管和P型晶体管，只需同时将选定类型的第一晶体管T1-第七晶体管T7的端口极性按本实施例第一晶体管T1-第七晶体管T7的端口极性在连接上做相应的改变即可，这里不再详述。

本实施例中的栅极驱动电路，其中的每一栅极驱动单元仅包括七个晶体管和一个电容，不仅容易实现控制，而且有利于显示面板实现窄边框设计。

相应的，本实施例还提供一种栅极驱动电路的驱动方法，其包括输入阶段、输出阶段、复位阶段、保持阶段，其中：

在输入阶段I：输入模块1接收上一级栅极驱动单元的输出模块4的输出信号作为输入信号INPUT，并将输入信号INPUT存储于本级上拉节点PU；

在输出阶段II：在第一时钟信号CLK的控制下，通过输出模块4的输出端OUT输出高电平；

在复位阶段III：以下一级栅极驱动单元的输出模块4的输出信号作为重置信号RESET，拉低本级上拉节点PU的电压；

在保持阶段IV：在第一时钟信号CLK和第二时钟信号CLKB的控制下，保持拉低本级上拉节点PU和输出端OUT的电压。

其中，第一时钟信号CLK和第二时钟信号CLKB为一对时序相同、相位相反的矩形脉冲波，其高低电平各占50％；并且，第二时钟信号CLKB的高电平先于第一时钟信号CLK。

参考图3的各输入信号INPUT、本级上拉节点PU和输出端OUT的时序波形。本实施例中栅极驱动电路的驱动方法中，各阶段中时序信号以及晶体管的状态具体如下：

在输入阶段I：输入信号INPUT为高电平，第一晶体管M1打开，本级上拉节点PU为高电平；第三晶体管M3打开，第一时钟信号CLK为低电平，输出端OUT输出低电平；第二时钟信号CLKB为高电平，第四晶体管M4、第六晶体管M6打开，本级上拉节点PU为高电平，输出端OUT被拉低；第一时钟信号CLK为低电平，第五晶体管M5、第七晶体管M7关闭；

在输出阶段II：由于第一电容C1的自举作用，本级上拉节点PU的电平继续升高，第三晶体管M3打开，第一时钟信号CLK为高电平，输出端OUT输出高电平作为本级栅极驱动单元的栅极驱动信号；同时，由于第一时钟信号CLK为高电平，第五晶体管M5、第七晶体管M7打开，此时，下一级栅极驱动单元(即第N+1个GOA单元)的上拉节点N+1PU为高电平，本级栅极驱动单元的本级上拉节点PU仍为高电平；

在复位阶段III：重置信号RESET为高电平，第二晶体管M2打开，本级上拉节点PU被拉低，第二时钟信号CLKB为高电平，第四晶体管M4、第六晶体管M6打开，本级上拉节点PU和输出端OUT被拉低；第一时钟信号CLK为低电平，第五晶体管M5、第七晶体管M7关闭；

在保持阶段IV：第二时钟信号CLKB为低电平，第四晶体管M4、第六晶体管M6关闭，第一时钟信号CLK为高电平，第五晶体管M5、第七晶体管M7打开，本级上拉节点PU和输出端OUT被拉低。

之后，第二时钟信号CLKB和第一时钟信号CLK交替为高低电平，分别控制第四晶体管M4、第六晶体管M6和第五晶体管M5、第七晶体管M7的打开和关闭，本级上拉节点PU和输出端OUT保持被拉低。

本实施例中的栅极驱动电路通过第一时钟信号CLK和第二时钟信号CLKB交替控制本级上拉节点PU和输出端OUT的下拉，从而实现消除噪声的效果，稳定行输出信号的作用。

另外，当有消隐时钟信号(Dummy CLK)存在时，末端的栅极驱动单元无法正常复位，此时如图5所示，在栅极驱动单元中还包括关闭模块5，关闭模块5包括第八晶体管M8，其栅极连接控制信号GCL，第一极连接本级上拉节点PU，第二极连接参考信号VGL。

相应的，该栅极驱动电路的驱动方法还包括关闭阶段，也即，增加一个第八晶体管M8并连接相应的控制信号GCL，从帧开始信号STV开启，到末端的栅极驱动单元的输出端OUT输出高电平，GCL均为低电平；当末端的栅极驱动单元的输出端OUT输出高电平后，一直到下一个STV有效，GCL为高电平，第八晶体管M8打开，将本级上拉节点PU拉低，从而使输出端OUT也为低电平。

本实施例中的栅极驱动电路及其相应的驱动方法，使本级上拉节点PU和输出端OUT一直被拉低，相对于现有技术中晶体管100％开启时间的情况或者50％时间悬浮的情况，本实施例中的晶体管除开启时间之外的时间均为拉低状态，因此消除了因漏电流造成的噪声，有效地解决了噪声问题，而且有利于薄膜晶体管的寿命。

实施例2：

本实施例提供一种包括实施例1的栅极驱动电路的阵列基板以及相应的显示装置。

该显示装置可以为：液晶面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

由于其采用的栅极驱动电路及其相应的栅极驱动电路具有较优的性能和较长的寿命，因此该阵列基板具有较优的性能和较长的寿命，相应的显示装置具有更好的画面品质和更长的寿命。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (12)

1.一种栅极驱动电路，包括多个级联的栅极驱动单元，每一所述栅极驱动单元用于为一条栅线提供栅极驱动信号，其特征在于，所述栅极驱动单元包括输入模块、输出模块、复位模块和保持模块，其中：

所述输入模块，分别连接本级所述栅极驱动单元的上拉节点、输入信号和电源，用于将本级所述栅极驱动单元的所述上拉节点的电压上拉为高电平，本级所述栅极驱动单元的所述上拉节点为所述输入模块与输出模块之间的连接点；

所述输出模块，分别连接本级所述栅极驱动单元的所述上拉节点、第一时钟信号，用于在第一时钟信号和本级所述栅极驱动单元的所述上拉节点的控制下通过输出端输出栅极驱动信号；

所述复位模块，分别连接重置信号、本级所述栅极驱动单元的所述上拉节点和参考电压，用于在重置信号的控制下复位本级所述栅极驱动单元的所述上拉节点的电压；

所述保持模块，分别连接输入信号、下一级所述栅极驱动单元的所述上拉节点的信号、所述第一时钟信号、第二时钟信号、参考电压、本级所述栅极驱动单元的所述上拉节点和所述输出模块，用于将本级所述栅极驱动单元的所述上拉节点的电压和所述输出模块的输出信号持续下拉为低电平。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述输入模块包括第一晶体管，所述第一晶体管的栅极连接输入信号，第一极连接所述电源，第二极连接本级所述栅极驱动单元的所述上拉节点。

3.根据权利要求1所述的栅极驱动电路，其特征在于，所述复位模块包括第二晶体管，所述第二晶体管的栅极连接重置信号，第一极连接本级所述栅极驱动单元的所述上拉节点，第二极连接所述参考电压。

4.根据权利要求1所述的栅极驱动电路，其特征在于，所述输出模块包括第三晶体管和第一电容，其中：

所述第三晶体管，其栅极连接本级所述栅极驱动单元的所述上拉节点，第一极连接所述第一时钟信号，第二极连接所述第一电容的第二端；

所述第一电容，其第一端连接本级所述栅极驱动单元的所述上拉节点，所述第一电容的第二端与所述第三晶体管的第二极的连接端为所述输出端。

5.根据权利要求1所述的栅极驱动电路，其特征在于，所述保持模块包括第四晶体管、第五晶体管、第六晶体管和第七晶体管，其中：

所述第四晶体管，其栅极连接第二时钟信号，第一极连接输入信号，第二极连接本级所述栅极驱动单元的所述上拉节点；

所述第五晶体管，其栅极连接第一时钟信号，第一极连接本级所述栅极驱动单元的所述上拉节点，第二极连接下一级所述栅极驱动单元的所述上拉节点；

所述第六晶体管，其栅极连接第二时钟信号，第一极连接所述输出端，第二极连接参考电压；

所述第七晶体管，其栅极连接第二时钟信号，第一极连接所述输出端，第二极连接下一级所述栅极驱动单元的所述上拉节点的信号。

6.根据权利要求1所述的栅极驱动电路，其特征在于，在末端的所述栅极驱动单元中还包括关闭模块，所述关闭模块包括第八晶体管M8，所述第八晶体管的栅极连接控制信号，第一极连接本级所述栅极驱动单元的所述上拉节点，第二极连接参考信号。

7.一种阵列基板，其特征在于，包括权利要求1-6任一项所述的栅极驱动电路。

8.一种显示装置，其特征在于，包括权利要求7所述的阵列基板。

9.一种权利要求1-6任一项所述的栅极驱动电路的驱动方法，其特征在于，包括输入阶段、输出阶段、复位阶段、保持阶段，其中：

在输入阶段：所述输入模块接收上一级所述栅极驱动单元的所述输出模块的输出信号作为输入信号，并将输入信号存储于本级所述栅极驱动单元的所述上拉节点；

在输出阶段：在第一时钟信号的控制下，通过所述输出模块的输出端输出高电平；

在复位阶段：以下一级所述栅极驱动单元的所述输出模块的输出信号作为重置信号，拉低本级所述栅极驱动单元的所述上拉节点的电压；

在保持阶段：在第一时钟信号和第二时钟信号的控制下，保持拉低本级所述栅极驱动单元的所述上拉节点和所述输出端的电压。

10.根据权利要求9所述的栅极驱动电路的驱动方法，其特征在于，在采用权利要求2-5任一项中的所述的栅极驱动电路的结构时，

在输入阶段：输入信号为高电平，第一晶体管打开，本级所述栅极驱动单元的上拉节点为高电平；第三晶体管打开，第一时钟信号为低电平，输出端输出低电平；第二时钟信号为高电平，第四晶体管、第六晶体管打开，本级所述栅极驱动单元的上拉节点为高电平，输出端被拉低；第一时钟信号为低电平，第五晶体管、第七晶体管关闭；

在输出阶段：由于第一电容的自举作用，本级所述栅极驱动单元的上拉节点电平继续升高，第三晶体管打开，第一时钟信号为高电平，输出端输出高电平作为本级所述栅极驱动单元的栅极驱动信号；同时，第五晶体管、第七晶体管打开，此时，下一级所述栅极驱动单元的上拉节点为高电平，本级所述栅极驱动单元的上拉节点仍为高电平；

在复位阶段：重置信号为高电平，第二晶体管打开，本级所述栅极驱动单元的上拉节点被拉低，第二时钟信号为高电平，第四晶体管、第六晶体管打开，本级所述栅极驱动单元的上拉节点和输出端被拉低；第一时钟信号为低电平，第五晶体管、第七晶体管关闭；

在保持阶段：第二时钟信号为低电平，第四晶体管、第六晶体管关闭，第一时钟信号为高电平，第五晶体管、第七晶体管打开，本级所述栅极驱动单元的上拉节点和输出端被拉低；之后第二时钟信号和第一时钟信号交替为高低电平，分别控制第四晶体管、第六晶体管和第五晶体管、第七晶体管，本级所述栅极驱动单元的上拉节点和输出端保持被拉低。

11.根据权利要求9所述的栅极驱动电路的驱动方法，其特征在于，所述第一时钟信号和所述第二时钟信号为一对时序相同、相位相反的矩形脉冲波，其高低电平各占50％；并且，所述第二时钟信号的高电平先于所述第一时钟信号。

12.根据权利要求10所述的栅极驱动电路的驱动方法，其特征在于，在采用还包括权利要求6中的所述的栅极驱动电路的结构时，

还包括关闭阶段，所述关闭阶段中，第八晶体管打开，本级所述栅极驱动单元的上拉节点和输出端保持被拉低；其中：

从帧开始信号STV开启，到末端的所述栅极驱动单元的输出端输出高电平，控制信号均为低电平；当末端的栅极驱动单元的输出端输出高电平后，一直到下一个帧开始信号有效，控制信号为高电平。