CN105553449B - 摆率自校准驱动电路、驱动器摆率校准电路及其校准方法 - Google Patents
摆率自校准驱动电路、驱动器摆率校准电路及其校准方法 Download PDFInfo
- Publication number
- CN105553449B CN105553449B CN201511019634.2A CN201511019634A CN105553449B CN 105553449 B CN105553449 B CN 105553449B CN 201511019634 A CN201511019634 A CN 201511019634A CN 105553449 B CN105553449 B CN 105553449B
- Authority
- CN
- China
- Prior art keywords
- time delay
- comparator
- slew rate
- driver
- oscillation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electronic Switches (AREA)
- Pulse Circuits (AREA)
Abstract
本发明公开了一种摆率自校准驱动电路、驱动器摆率校准电路及其校准方法。驱动器输出信号的摆率由设定的起始电压和终止电压的差值以及两个振荡/延时模块的延时差决定，即驱动器输出信号的摆率能自适应地调整至目标摆率，有效克服了工艺、温度和电源变化给驱动器输出信号的摆率带来的偏差，使电子器件更加稳定，高效地工作。其中，振荡/延时模块除用于信号延迟外，还复用为环形振荡器，通过调节环形振荡器的输出频率对信号的延迟量进行精确校准，通过计数器调整开启的驱动器单元数量，进而调整驱动器的驱动强度，在驱动器输出信号上升/下降的过程中动态调整摆率，将其精确地调整至目标摆率，大幅提高了摆率校准的精度。
Description
技术领域
本发明属于电子电路技术领域，更具体地，涉及一种摆率自校准驱动电路、驱动器摆率校准电路及其校准方法，能使电子器件驱动器的输出信号摆率自适应且精确地调节到目标值。
背景技术
电子器件驱动器通常被用于器件之间的信号传送，所要传送的信号具有摆率的要求，即信号在不同器件之间进行转换的速率，驱动器需要根据摆率的要求进行设计。电子器件的性能受工艺，温度和电源电压的影响非常明显，实际工作中，驱动器的摆率可能与设计要求的值有很大的偏差。当驱动器输出信号的实际摆率大于设计要求的摆率时，驱动器发出的高速信号会散发出更多的电磁辐射，这些电磁干扰(EMI)会影响其它元件或电路的正常工作，导致其它元件工作过程中的数据损失或性能下降；而当驱动器输出信号的实际摆率小于设计要求的摆率时，可能会延长信号在不同信号电平之间的转换时间，而影响器件的工作频率。因此，高速数据通信协议，例如USB3.0、SATA3、PCIE2等都对发射机等的驱动器摆率提出了要求。因此，有必要提出一种可自动调整驱动器输出信号摆率的电路，使输出信号的摆率与目标摆率一致。
发明内容
针对现有技术的以上缺陷或改进需求，本发明提供了一种摆率自校准驱动电路、驱动器摆率校准电路及其校准方法，能使驱动器输出信号的摆率自适应地调整至目标摆率，且摆率校准的精度高，有效克服了工艺、温度和电源变化给驱动器输出信号的摆率带来的偏差，使电子器件更加稳定、高效地工作。
为实现上述目的，按照本发明的一个方面，提供了一种驱动器摆率校准电路，其特征在于，包括第一比较器、第二比较器、第一振荡/延时模块、第二振荡/延时模块、鉴相器和计数器；其中，所述第一比较器的第一输入端用于连接驱动器的输出端，所述第一比较器的第二输入端用于输入第一参考电平REF1，所述第一比较器的输出端通过第一传输门连接所述第一振荡/延时模块的输入端；所述第二比较器的第一输入端用于连接驱动器的输出端，所述第二比较器的第二输入端用于输入第二参考电平REF2，所述第二比较器的输出端通过第二传输门连接所述第二振荡/延时模块的输入端；所述第一振荡/延时模块的输出端和所述第二振荡/延时模块的输出端通过所述鉴相器连接所述计数器，所述计数器的输出端用于连接驱动器；
所述第一振荡/延时模块包括由奇数个反相延迟单元串联构成的第一延时链和与所述第一延时链并联的第三传输门，所述第二振荡/延时模块包括由奇数个反相延迟单元串联构成的第二延时链和与所述第二延时链并联的第四传输门；所述第一振荡/延时模块用于使所述第一比较器的输出信号产生延迟量T1，还用于复用为第一环形振荡器，通过调节第一环形振荡器的输出频率对延迟量T1进行校准，所述第二振荡/延时模块用于使所述第二比较器的输出信号产生延迟量T2，还用于复用为第二环形振荡器，通过调节第二环形振荡器的输出频率对延迟量T2进行校准。
优选地，第一参考电平REF1预设为驱动器的输出信号的目标摆率的起始电压，第二参考电平REF2预设为驱动器的输出信号的目标摆率的终止电压；所述鉴相器用于在所述第一振荡/延时模块和所述第一振荡/延时模块的输出信号存在相位差时，根据相位差的大小，控制所述计数器递增计数或递减计数；所述驱动器摆率校准电路根据所述计数器的计数值调整驱动器的驱动强度，将驱动器的输出信号摆率调节至目标值
优选地，在所述第一比较器较所述第二比较器先发生跳变时，设定延迟量T1大于延迟量T2；在所述第二比较器较所述第一比较器先发生跳变时，设定延迟量T2大于延迟量T1。
优选地，通过调整流入第一延时链的反相延迟单元的电源端口的电流大小，调节第一环形振荡器的输出频率；通过调整流入第二延时链的反相延迟单元的电源端口的电流大小，调节第二环形振荡器的输出频率。
按照本发明的另一方面，提供了一种摆率自校准驱动电路，其特征在于，包括驱动器和上述驱动器摆率校准电路。
优选地，所述驱动器包括多相位时钟产生器和并联的多个驱动器单元，所述并联的多个驱动器单元的输入端用作所述驱动器的输入端，用于输入需要传送的信号源，所述并联的多个驱动器单元的输出端用作所述驱动器的输出端，所述计数器的输出端连接所述多相位时钟产生器的输入端，所述多相位时钟产生器的多个输出端分别连接所述多个驱动器单元的使能端；所述多相位时钟产生器用于根据所述计数器的计数值产生不同相位的时钟信号，以控制所述多个驱动器单元开启或关闭。
优选地，通过所述计数器的计数值控制生成的不同相位的时钟信号的数量，进而控制开启的驱动器单元的数量，使对应的驱动器单元依次开启，从而调节所述驱动器的输出信号摆率。
按照本发明的又一方面，提供了一种用上述驱动器摆率校准电路进行摆率校准的方法，其特征在于，包括如下步骤：
(1)使第一传输门关断，第三传输门导通，第一振荡/延时模块构成第一环形振荡器，使第二传输门关断，第四传输门导通，第二振荡/延时模块构成第二环形振荡器，通过调节第一环形振荡器和第二环形振荡器的输出频率差，校准第一延时链和第二延时链的延时差；
(2)将驱动器的输出信号分别输入至第一比较器的第一输入端和第二比较器的第一输入端，向第一比较器的第二输入端输入第一参考电平REF1，第二比较器的第二输入端输入第二参考电平；其中，第一参考电平REF1为驱动器输出信号的目标摆率的起始电压，第二参考电平REF2为驱动器输出信号的目标摆率的终止电压；
(3)使第一传输门和第二传输门导通，第三传输门和第四传输门关断，利用第一延时链使第一比较器的输出信号产生延迟量T1，利用第二延时链使第二比较器的输出信号产生延迟量T2；
(4)在第一延时链和第二延时链的输出信号存在相位差时，根据相位差大小，控制计数器递增计数或递减计数；
(5)根据计数器的计数值调整驱动器的驱动强度，将驱动器的输出信号摆率调整至
按照本发明的又一方面，提供了一种上述摆率自校准驱动电路进行摆率校准的方法，其特征在于，包括如下步骤：
(1)使第一传输门关断，第三传输门导通，第一振荡/延时模块构成第一环形振荡器，使第二传输门关断，第四传输门导通，第二振荡/延时模块构成第二环形振荡器，通过调节第一环形振荡器和第二环形振荡器的输出频率差，校准第一延时链和第二延时链的延时差；
(2)将驱动器的输出信号分别输入至第一比较器的第一输入端和第二比较器的第一输入端，向第一比较器的第二输入端输入第一参考电平REF1，第二比较器的第二输入端输入第二参考电平；其中，第一参考电平REF1为驱动器输出信号的目标摆率的起始电压，第二参考电平REF2为驱动器输出信号的目标摆率的终止电压；
(3)使第一传输门和第二传输门导通，第三传输门和第四传输门关断，利用第一延时链使第一比较器的输出信号产生延迟量T1，利用第二延时链使第二比较器的输出信号产生延迟量T2；
(4)在第一延时链和第二延时链的输出信号存在相位差时，根据相位差大小，控制计数器递增计数或递减计数；
(5)多相位时钟产生器根据计数器的计数值调整产生的不同相位的时钟信号的数量，使对应数量的驱动器单元依次开启，从而将驱动器的输出信号摆率调整至
总体而言，通过本发明所构思的以上技术方案与现有技术相比，具有以下有益效果：通过设定驱动器输出信号的目标摆率的起始电压和终止电压，以及两个振荡/延时模块的延时差，使驱动器输出信号的摆率由设定的起始电压和终止电压的差值以及两个振荡/延时模块的延时差决定，即驱动器输出信号的摆率能自适应地调整至目标摆率，有效克服了工艺、温度和电源变化给驱动器输出信号的摆率带来的偏差，使电子器件更加稳定，高效地工作。其中，振荡/延时模块除用于信号延迟外，还复用为环形振荡器，通过调节环形振荡器的输出频率对信号的延迟量进行精确校准，通过计数器调整开启的驱动器单元数量，进而调整驱动器的驱动强度，在驱动器输出信号上升/下降的过程中动态调整摆率，将其精确地调整至目标摆率，大幅提高了摆率校准的精度。
附图说明
图1是本发明实施例的摆率自校准驱动电路的结构示意图；
图2是用本发明实施例的驱动器摆率校准电路进行摆率校准的方法流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
如图1所示，本发明实施例的摆率自校准驱动电路包括驱动器101和驱动器摆率校准电路。
其中，驱动器摆率校准电路包括第一比较器301、第二比较器302、第一振荡/延时模块401、第二振荡/延时模块402、鉴相器500和计数器600。其中，第一比较器301的第一输入端用于连接驱动器101的输出端20，第一比较器301的第二输入端31用于输入第一参考电平REF1，第一比较器301的输出端通过第一传输门4014连接第一振荡/延时模块401的输入端；第二比较器302的第一输入端用于连接驱动器101的输出端20，第二比较器302的第二输入端32用于输入第二参考电平REF2，第二比较器302的输出端通过第二传输门4024连接第二振荡/延时模块402的输入端；第一振荡/延时模块401的输出端和第二振荡/延时模块402的输出端分别连接鉴相器500的第一输入端和第二输入端，鉴相器500的第一输出端和第二输出端分别连接计数器600的第一输入端和第二输入端，计数器600的输出端用于连接驱动器101。
更进一步地，第一振荡/延时模块401包括由奇数个反相延迟单元4012串联构成的第一延时链4015和与第一延时链4015并联的第三传输门4013，第二振荡/延时模块402包括由奇数个反相延迟单元4022串联构成的第二延时链4025和与第二延时链4025并联的第四传输门4023。第一振荡/延时模块401和第二振荡/延时模块402复用为振荡器和延时链。
工作时，第一参考电平REF1预设为驱动器100的输出信号的目标摆率的起始电压，第二参考电平REF2预设为驱动器100的输出信号的目标摆率的终止电压；第一传输门4014导通且第三传输门4013关断，第一振荡/延时模块401用作延时链，使第一比较器301的输出信号产生延迟量T1，第二传输门4024导通且第四传输门4023关断，第二振荡/延时模块402用作延时链，使第二比较器302的输出信号产生延迟量T2；鉴相器500的第一输入端的信号和第二输入端的信号有相位差时，鉴相器500根据相位差大小，通过鉴相器500的第一输出端控制计数器600递增计数，通过鉴相器500的第二输出端控制计数器600递减计数；计数器600将计数值输出至驱动器101，根据计数值调整驱动器101的驱动强度，从而将驱动器101的输出信号摆率调节至目标值，即使驱动器101的输出信号摆率
具体地，在第一比较器301较第二比较器302先发生跳变时，第一延时链4015的延时量大于第二延时链4025的延时量；在第二比较器302较第一比较器301先发生跳变时，第二延时链4025的延时量大于第一延时链4015的延时量。
由于受工艺、电源电压和温度等因素的影响，第一延时链4015和第二延时链4025的延时在不同批次的芯片上会有较大差异，因此，需要对第一延时链4015和第二延时链4025的延时量进行校准，使其产生所需的延时量。具体地，使第一传输门4014关断且第三传输门4013导通，第一振荡/延时模块401构成第一环形振荡器，通过精确调节第一环形振荡器的输出频率，对第一延时链4015的延时量进行精确校准；类似地，使第二传输门4024关断且第四传输门4023导通，第二振荡/延时模块402构成第二环形振荡器，通过精确调节第二环形振荡器的输出频率，对第二延时链4025的延时量进行精确校准。优选地，通过控制第一电流源4011，调整流入反相延迟单元4012的电源端口的电流大小，调节第一环形振荡器的输出频率；通过控制第二电流源4021，调整流入反相延迟单元4022的电源端口的电流大小，调节第二环形振荡器的输出频率。
如图1所示，在本发明的一个实施例中，驱动器101包括多相位时钟产生器1011和并联的多个驱动器单元1012，并联的多个驱动器单元1012的输入端用作驱动器101的输入端10，用于输入需要传送的信号源，并联的多个驱动器单元1012的输出端用作驱动器101的输出端20，计数器600的输出端连接多相位时钟产生器1011的输入端，多相位时钟产生器1011的多个输出端分别连接多个驱动器单元1012的使能端。多相位时钟产生器1011用于产生不同相位的时钟信号，并分别从多相位时钟产生器1011的多个输出端将这些不同相位的时钟信号发送至对应的驱动器单元1012的使能端，使对应的驱动器单元1012依次开启。多相位时钟产生器1011产生的不同相位的时钟信号的比特率与需要传送的信号源相同。
具体地，通过计数器600的计数值控制多相位时钟产生器1011产生的不同相位的时钟信号的数量，进而控制开启的驱动器单元1012的数量，从而调节驱动器101的输出端20的输出信号摆率。在本发明的一个实施例中，在计数器600和驱动器101间设置控制器，用于根据计数器600的计数值，产生一组控制码，通过控制码控制多相位时钟产生器1011每周期输出的不同相位的时钟信号的数量。
具体地，在计数器100的输出一定时，多个驱动器单元1012在多相位时钟产生器1011产生的不同相位的时钟信号的作用下依次开启，能使得驱动器101的输出端20的输出信号摆率的变化小于单个驱动器单元1012的开关状态变化带来的摆率变化，因而能显著提高驱动器101的输出端20的输出信号摆率的调节精度。
更进一步地，如图2所示，用上述摆率自校准驱动电路进行摆率校准的方法包括如下步骤：
(1)使第一传输门4014关断，第三传输门4013导通，第一振荡/延时模块401构成第一环形振荡器，使第二传输门4024关断，第四传输门4023导通，第二振荡/延时模块402构成第二环形振荡器，通过调节第一环形振荡器和第二环形振荡器的输出频率差，精确校准第一延时链4015和第二延时链4025的延时差。
(2)将驱动器101的输出信号分别输入至第一比较器301的第一输入端和第二比较器302的第一输入端，向第一比较器301的第二输入端31输入第一参考电平REF1，第二比较器302的第二输入端32输入第二参考电平REF2；其中，第一参考电平REF1为驱动器100的输出信号的目标摆率的起始电压，第二参考电平REF2为驱动器100的输出信号的目标摆率的终止电压。
(3)使第一传输门4014和第二传输门4024导通，第三传输门4013和第四传输门4023关断，利用第一延时链4015使第一比较器301的输出信号产生延迟量T1，利用第二延时链4025使第二比较器302的输出信号产生延迟量T2。
(4)在第一延时链4015和第二延时链4025的输出信号存在相位差时，鉴相器500根据相位差大小，控制计数器600递增计数或递减计数。
(5)多相位时钟产生器1011根据计数器600的计数值调整产生的不同相位的时钟信号的数量，使对应数量的驱动器单元1012依次开启，从而将驱动器101的输出信号摆率调整至
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (2)
1.一种用驱动器摆率校准电路进行摆率校准的方法，所述驱动器摆率校准电路包括第一比较器、第二比较器、第一振荡/延时模块、第二振荡/延时模块、鉴相器和计数器；其中，所述第一比较器的第一输入端用于连接驱动器的输出端，所述第一比较器的第二输入端用于输入第一参考电平REF1，所述第一比较器的输出端通过第一传输门连接所述第一振荡/延时模块的输入端；所述第二比较器的第一输入端用于连接驱动器的输出端，所述第二比较器的第二输入端用于输入第二参考电平REF2，所述第二比较器的输出端通过第二传输门连接所述第二振荡/延时模块的输入端；所述第一振荡/延时模块的输出端和所述第二振荡/延时模块的输出端通过所述鉴相器连接所述计数器，所述计数器的输出端用于连接驱动器；所述第一振荡/延时模块包括由奇数个反相延迟单元串联构成的第一延时链和与所述第一延时链并联的第三传输门，所述第二振荡/延时模块包括由奇数个反相延迟单元串联构成的第二延时链和与所述第二延时链并联的第四传输门；所述第一振荡/延时模块用于使所述第一比较器的输出信号产生延迟量T1，还用于复用为第一环形振荡器，通过调节第一环形振荡器的输出频率对延迟量T1进行校准，所述第二振荡/延时模块用于使所述第二比较器的输出信号产生延迟量T2，还用于复用为第二环形振荡器，通过调节第二环形振荡器的输出频率对延迟量T2进行校准；其特征在于，所述方法包括如下步骤：
(1)使第一传输门关断，第三传输门导通，第一振荡/延时模块构成第一环形振荡器，使第二传输门关断，第四传输门导通，第二振荡/延时模块构成第二环形振荡器，通过调节第一环形振荡器和第二环形振荡器的输出频率差，校准第一延时链和第二延时链的延时差；
(2)将驱动器的输出信号分别输入至第一比较器的第一输入端和第二比较器的第一输入端，向第一比较器的第二输入端输入第一参考电平REF1，第二比较器的第二输入端输入第二参考电平；其中，第一参考电平REF1为驱动器输出信号的目标摆率的起始电压，第二参考电平REF2为驱动器输出信号的目标摆率的终止电压；
(3)使第一传输门和第二传输门导通，第三传输门和第四传输门关断，利用第一延时链使第一比较器的输出信号产生延迟量T1，利用第二延时链使第二比较器的输出信号产生延迟量T2；
(4)在第一延时链和第二延时链的输出信号存在相位差时，根据相位差大小，控制计数器递增计数或递减计数；
(5)根据计数器的计数值调整驱动器的驱动强度，将驱动器的输出信号摆率调整至
2.一种摆率自校准驱动电路进行摆率校准的方法，所述摆率自校准驱动电路包括驱动器和驱动器摆率校准电路，所述驱动器摆率校准电路包括第一比较器、第二比较器、第一振荡/延时模块、第二振荡/延时模块、鉴相器和计数器；其中，所述第一比较器的第一输入端用于连接驱动器的输出端，所述第一比较器的第二输入端用于输入第一参考电平REF1，所述第一比较器的输出端通过第一传输门连接所述第一振荡/延时模块的输入端；所述第二比较器的第一输入端用于连接驱动器的输出端，所述第二比较器的第二输入端用于输入第二参考电平REF2，所述第二比较器的输出端通过第二传输门连接所述第二振荡/延时模块的输入端；所述第一振荡/延时模块的输出端和所述第二振荡/延时模块的输出端通过所述鉴相器连接所述计数器，所述计数器的输出端用于连接驱动器；所述第一振荡/延时模块包括由奇数个反相延迟单元串联构成的第一延时链和与所述第一延时链并联的第三传输门，所述第二振荡/延时模块包括由奇数个反相延迟单元串联构成的第二延时链和与所述第二延时链并联的第四传输门；所述第一振荡/延时模块用于使所述第一比较器的输出信号产生延迟量T1，还用于复用为第一环形振荡器，通过调节第一环形振荡器的输出频率对延迟量T1进行校准，所述第二振荡/延时模块用于使所述第二比较器的输出信号产生延迟量T2，还用于复用为第二环形振荡器，通过调节第二环形振荡器的输出频率对延迟量T2进行校准；所述驱动器包括多相位时钟产生器和并联的多个驱动器单元，所述并联的多个驱动器单元的输入端用作所述驱动器的输入端，用于输入需要传送的信号源，所述并联的多个驱动器单元的输出端用作所述驱动器的输出端，所述计数器的输出端连接所述多相位时钟产生器的输入端，所述多相位时钟产生器的多个输出端分别连接所述多个驱动器单元的使能端；所述多相位时钟产生器用于根据所述计数器的计数值产生不同相位的时钟信号，以控制所述多个驱动器单元开启或关闭；其特征在于，所述方法包括如下步骤：
(1)使第一传输门关断，第三传输门导通，第一振荡/延时模块构成第一环形振荡器，使第二传输门关断，第四传输门导通，第二振荡/延时模块构成第二环形振荡器，通过调节第一环形振荡器和第二环形振荡器的输出频率差，校准第一延时链和第二延时链的延时差；
(2)将驱动器的输出信号分别输入至第一比较器的第一输入端和第二比较器的第一输入端，向第一比较器的第二输入端输入第一参考电平REF1，第二比较器的第二输入端输入第二参考电平；其中，第一参考电平REF1为驱动器输出信号的目标摆率的起始电压，第二参考电平REF2为驱动器输出信号的目标摆率的终止电压；
(3)使第一传输门和第二传输门导通，第三传输门和第四传输门关断，利用第一延时链使第一比较器的输出信号产生延迟量T1，利用第二延时链使第二比较器的输出信号产生延迟量T2；
(4)在第一延时链和第二延时链的输出信号存在相位差时，根据相位差大小，控制计数器递增计数或递减计数；
(5)多相位时钟产生器根据计数器的计数值调整产生的不同相位的时钟信号的数量，使对应数量的驱动器单元依次开启，从而将驱动器的输出信号摆率调整至
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201511019634.2A CN105553449B (zh) | 2015-12-31 | 2015-12-31 | 摆率自校准驱动电路、驱动器摆率校准电路及其校准方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201511019634.2A CN105553449B (zh) | 2015-12-31 | 2015-12-31 | 摆率自校准驱动电路、驱动器摆率校准电路及其校准方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105553449A CN105553449A (zh) | 2016-05-04 |
| CN105553449B true CN105553449B (zh) | 2018-09-07 |
Family
ID=55832421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201511019634.2A Active CN105553449B (zh) | 2015-12-31 | 2015-12-31 | 摆率自校准驱动电路、驱动器摆率校准电路及其校准方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105553449B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108566196B (zh) * | 2018-04-17 | 2020-07-28 | 西安交通大学 | 一种应用于输出信号压摆率控制的cmos驱动器 |
| CN109257042B (zh) * | 2018-09-20 | 2022-08-12 | 西安空间无线电技术研究所 | 一种缓解set效应的vco环振电路 |
| CN111162449B (zh) * | 2020-02-26 | 2021-08-20 | 歌尔光学科技有限公司 | 激光器工作电路及3d相机 |
| TWI808464B (zh) * | 2021-08-10 | 2023-07-11 | 強弦科技股份有限公司 | 一種功率驅動級的調變電路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW483256B (en) * | 1998-06-09 | 2002-04-11 | Siemens Ag | Clock latency compensation circuit for DDR timing |
| US6777974B2 (en) * | 2000-01-20 | 2004-08-17 | Infineon Technologies Ag | Arrangement and method for adjustment of the slope times for one or more drivers and a driver circuit |
| CN101478306A (zh) * | 2008-01-03 | 2009-07-08 | 南亚科技股份有限公司 | 补偿驱动电路回转率的装置和方法 |
| CN102684650A (zh) * | 2011-03-11 | 2012-09-19 | 苏州芯动科技有限公司 | 自动校准摆率控制方法 |
-
2015
- 2015-12-31 CN CN201511019634.2A patent/CN105553449B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW483256B (en) * | 1998-06-09 | 2002-04-11 | Siemens Ag | Clock latency compensation circuit for DDR timing |
| US6777974B2 (en) * | 2000-01-20 | 2004-08-17 | Infineon Technologies Ag | Arrangement and method for adjustment of the slope times for one or more drivers and a driver circuit |
| CN101478306A (zh) * | 2008-01-03 | 2009-07-08 | 南亚科技股份有限公司 | 补偿驱动电路回转率的装置和方法 |
| CN102684650A (zh) * | 2011-03-11 | 2012-09-19 | 苏州芯动科技有限公司 | 自动校准摆率控制方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105553449A (zh) | 2016-05-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN105553449B (zh) | 摆率自校准驱动电路、驱动器摆率校准电路及其校准方法 | |
| CN103684438B (zh) | 延迟锁相环 | |
| CN104299640B (zh) | 压摆率自适应调整的输出电路 | |
| CN104467819A (zh) | 延迟锁相环、压控延迟线和延时单元 | |
| US9413370B2 (en) | Anti process variation self-adjustable on-chip oscillator | |
| US7570094B2 (en) | Automatic duty cycle correction circuit with programmable duty cycle target | |
| US8451064B2 (en) | Voltage-controlled oscillator module having adjustable oscillator gain and related operating methods | |
| CN102394643A (zh) | 一种基于数字延迟锁相环的数字脉宽调制器 | |
| CN104124945B (zh) | 占空比校准电路 | |
| CN105577142A (zh) | 时钟占空比调整装置及方法 | |
| CN103427798A (zh) | 一种多相位时钟产生电路 | |
| CN105656461A (zh) | 延迟线电路 | |
| CN108922571A (zh) | 一种ddr内存的读数据信号处理电路及读数据处理方法 | |
| CN104980126A (zh) | 一种时钟占空比调整电路及多相位时钟产生器 | |
| CN112711296A (zh) | 一种校准系统 | |
| CN105680818A (zh) | 一种芯片片上电阻自校正电路及方法 | |
| WO2018121358A1 (zh) | 片上时钟电路和片上时钟信号的生成方法 | |
| JP6161633B2 (ja) | デューティ・サイクル調整回路および方法 | |
| CN104822197A (zh) | 一种模拟调光控制方法、控制电路及应用其的led驱动电路 | |
| CN104935325B (zh) | 接口电路中的输出电路 | |
| CN104135282B (zh) | 多相时钟发生器实现高分辨率的方法 | |
| CN104124964A (zh) | 一种延时锁相环及提高延时锁相环精度的方法 | |
| CN105811971A (zh) | 基于计数器的可变频时钟源和fpga器件 | |
| CN202634363U (zh) | 一种用于振荡器的修调电路 | |
| CN205407759U (zh) | 时钟占空比调整装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20201210 Address after: Room 9011, 9 / F, South Tower, international business center (ICC), 3000 Huandao East Road, Hengqin New District, Zhuhai City, Guangdong Province Patentee after: Core microelectronics technology (Zhuhai) Co., Ltd Address before: 215123 D 608, science and Technology Park, West Jiaotong University, 99 Ren Yan Road, Suzhou Industrial Park, Jiangsu Patentee before: INNOSILICON TECHNOLOGIES Co.,Ltd. |
|
| TR01 | Transfer of patent right |