CN105374675B - 半导体结构的形成方法 - Google Patents
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Abstract
一种半导体结构的形成方法，所述半导体结构的形成方法包括：提供半导体衬底；在所述半导体衬底表面形成具有开口的掩膜层；在第一刻蚀阶段内，以所述掩膜层为掩膜，采用博世刻蚀工艺刻蚀所述半导体衬底，形成通孔，所述博世刻蚀工艺包括循环进行的多个处理周期，每个处理周期包括一个刻蚀步骤和一个沉积步骤，一个处理周期的总时间为博世刻蚀的循环时间，所述博世刻蚀的循环时间大于或等于10s，使得在刻蚀过程中，随着所述通孔的深度不断增加，所述通孔的顶部宽度始终大于掩膜层的开口宽度。所述半导体结构的形成方法，可以提高通孔顶部侧壁的形貌质量。
Description
本申请是2013年12月3日提交中国专利局、申请号为201310646324.8、发明名称为“半导体结构的形成方法”的中国专利申请的分案。
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体结构的形成方法。
背景技术
随着半导体技术不断发展，目前半导体器件的特征尺寸已经变得非常小，希望在二维的封装结构中增加半导体器件的数量变得越来越困难，因此三维封装成为一种能有效提高芯片集成度的方法。目前的三维封装包括基于金线键合的芯片堆叠(Die Stacking)、封装堆叠(Package Stacking)和基于硅通孔(Through Silicon Via，TSV)的三维(3D)堆叠。其中，利用硅通孔的三维堆叠技术具有以下三个优点：(1)高密度集成；(2)大幅地缩短电互连的长度，从而可以很好地解决出现在二维系统级芯片(SOC)技术中的信号延迟等问题；(3)利用硅通孔技术，可以把具有不同功能的芯片(如射频、内存、逻辑、MEMS等)集成在一起来实现封装芯片的多功能。因此，所述利用硅通孔互连结构的三维堆叠技术日益成为一种较为流行的芯片封装技术。
在硅通孔技术应用中，通常要对硅等材料进行深通孔刻蚀，通过刻蚀形成的深通孔在芯片和芯片之间、硅片与硅片之间制作垂直导通，从而实现芯片和芯片之间的互连。现有刻蚀硅通孔时通常采用Bosch(博世)刻蚀工艺，形成硅通孔，Bosch(博世)刻蚀工艺包括等离子体刻蚀步骤和侧壁聚合物沉积步骤，通过循环进行上述步骤可以形成深度较大，侧壁较垂直的硅通孔。
但是现有技术采用博世刻蚀工艺形成的硅通孔顶部的侧壁表面经常会出现毛糙现象，会导致在硅通孔内填充导电材料的质量较差，从而影响半导体器件中的电连接性能。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，避免硅通孔的顶部的侧壁表面出现毛糙现象，提高硅通孔的形貌质量。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底；在所述半导体衬底表面形成具有开口的掩膜层；在第一刻蚀阶段内，以所述掩膜层为掩膜，采用博世刻蚀工艺刻蚀所述半导体衬底，形成通孔，所述博世刻蚀工艺包括循环进行的多个处理周期，每个处理周期包括一个刻蚀步骤和一个沉积步骤，一个处理周期的总时间为博世刻蚀的循环时间，所述博世刻蚀的循环时间大于或等于10s，使得在刻蚀过程中，随着所述通孔的深度不断增加，所述通孔的顶部宽度始终大于掩膜层的开口宽度。
可选的，第一刻蚀阶段内，所述博世刻蚀工艺的循环时间为10s～120s。
可选的，第一刻蚀阶段中，所述掩膜层开口的一侧侧壁的底部与同一侧的通孔的侧壁顶部之间的距离为底切值，所述底切值大于0um小于6um。
可选的，所述博世刻蚀的第一个处理周期后形成的底切值大于1.8um。
可选的，所述博世刻蚀的第一个处理周期中，先进行刻蚀步骤，然后进行沉积步骤。
可选的，所述博世刻蚀中的刻蚀步骤采用的刻蚀气体为SF6，刻蚀温度为-10℃～50℃，反应腔压强为60mTorr～180mTorr，源射频功率为1000W～3000W，偏置射频功率为40W～200W，SF6的流量为600sccm～2000sccm，单次刻蚀步骤的时间为8s～100s。
可选的，所述博世刻蚀中的沉积步骤采用的沉积气体为C4F8、C4F6、CHF3、CH2F2、C5F8或COS中的一种或几种，沉积温度为-10℃～50℃，反应腔压强为30mTorr～100mTorr，源射频功率为1000W～3000W，偏置射频功率为5W～200W，沉积气体的流量为300sccm～1000sccm，单次沉积步骤的时间为2s～20s。
可选的，第一刻蚀阶段内所述掩膜层的开口宽度小于待形成通孔的宽度。
可选的，还包括：在第一刻蚀阶段之后进行第二刻蚀阶段，所述第二刻蚀阶段中，通孔顶部侧壁表面形成有稳定存在的聚合物层。
可选的，在所述第二刻蚀阶段内改变所述博世刻蚀的循环时间，继续刻蚀所述通孔至预设深度。
可选的，在第二刻蚀阶段内，所述掩膜层的开口逐渐增大至大于所述通孔的顶部开口宽度。
可选的，所述掩膜层的材料为光刻胶、无定形碳、SiO2、SiN、SiON、TiN、TaN、SiN、SiCN、SiC或BN。
为了解决上述问题，本发明的技术方案还提供另一种解决上述问题的半导体结构的形成方法，包括：提供半导体衬底；在所述半导体衬底表面形成具有开口的掩膜层；在第一刻蚀阶段内，以所述掩膜层为掩膜刻蚀所述半导体衬底，在所述半导体衬底内形成通孔，所述通孔的深度不断增加的同时保持所述通孔的顶部宽度始终大于掩膜层的开口宽度。
可选的，第一刻蚀阶段中，所述掩膜层开口的一侧侧壁的底部与同一侧的通孔的侧壁顶部之间的距离为底切值，所述底切值大于0um小于6um。
可选的，采用博世刻蚀工艺刻蚀所述半导体衬底，所述博世刻蚀工艺包括循环进行的多个处理周期，每个处理周期包括一个刻蚀步骤和一个沉积步骤，一个处理周期的总时间为博世刻蚀的循环时间。
可选的，在第一刻蚀阶段内，所述博世刻蚀的循环时间大于或等于10s，使得所述通孔的顶部宽度始终大于掩膜层的开口宽度。
可选的，所述第一刻蚀阶段内，所述博世刻蚀工艺的循环时间为10s～120s。
可选的，所述博世刻蚀的第一个处理周期后形成的底切值大于1.8um。
可选的，所述博世刻蚀的第一个处理周期中，先进行刻蚀步骤，然后进行沉积步骤。
可选的，还包括：第一刻蚀阶段之后进行第二刻蚀阶段，所述第二刻蚀阶段中，通孔顶部侧壁表面形成有稳定存在的聚合物层。
可选的，在第二刻蚀阶段内，所述掩膜层的开口逐渐增大至大于通孔的顶部开口宽度。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案中，采用博世刻蚀工艺刻蚀半导体衬底，形成通孔。所述博世刻蚀工艺的循环时间大于或等于10s，使得在刻蚀过程中，随着所述通孔的深度不断增加，所述通孔的顶部宽度始终大于掩膜层的开口宽度。本发明的技术方案中，在博世刻蚀工艺中采用较大的循环时间可以增加在刻蚀开始阶段形成的通孔的底切值，随着刻蚀过程的不断进行，由于所述掩膜层的横向消耗，导致掩膜层的开口宽口不断增大，而所述底切值则逐渐下降。但是由于所述最初的底切值较大，能够在所述第一刻蚀阶段内，始终保持所述底切值大于0，使得所述掩膜层的开口宽度始终大于所述通孔的顶部宽度，从而可以避免对通孔的顶部侧壁造成损伤，提高形成的通孔的顶部侧壁形貌质量。
进一步，所述博世循环工艺的第一个处理周期中，首先进行刻蚀步骤，然后进行沉积步骤，使得刻蚀开始阶段形成的底切值尽可能大。
进一步的，所述博世刻蚀工艺的刻蚀步骤和循环步骤需要不同的反应气体和反应条件，现有技术中，所述博世刻蚀的循环时间较短，一般小于10s，例如1.5s～9s，从而使得刻蚀硅通孔需要的处理周期较多，需要频繁的更换反应腔内的反应气体和对应的反应条件，并且更换后还需要一定的缓冲时间，使反应腔内的气体分部分布均匀、反应条件稳定后才可以开始所述刻蚀步骤或者沉积步骤；而本发明的技术方案中，所述博世刻蚀工艺的循环时间较大，刻蚀同样深度的硅通孔需要的处理周期较少，从而更换反应腔内反应气体和反应条件的时间次数和时间减少，从而可以降低刻蚀硅通孔所需要的时间，提高形成硅通孔的效率。
附图说明
图1是本发明的现有技术形成硅通孔的结构示意图。
图2至图6是本实施例中硅通孔的形成过程的结构示意图。
具体实施方式
如背景技术中所述，现有技术中形成的硅通孔的顶部的侧壁表面较为毛糙，会导致在所述硅通孔内形成的导电材料的质量较差，影响最终形成的半导体器件内的电连接性能。
请参考图1，研究发现，导致所述硅通孔顶部的主要原因是由于在刻蚀过程中，掩膜层20会随着刻蚀过程有横向的消耗，导致掩膜层20的开口变大，暴露出通孔30顶部附近的半导体衬底10，并且，往往这个时候，在通孔30顶部侧壁表面还没有形成稳定的聚合物层对所述通孔顶部的侧壁进行保护，所以，导致在刻蚀过程中，对所述硅通孔的顶部侧壁造成条纹凹陷、孔洞等损伤。
本发明的实施例中，在刻蚀所述硅通孔的第一阶段的刻蚀过程中，使所述掩膜层的开口宽度始终小于形成的凹槽的顶部开口宽度，从而使所述硅通孔的侧壁顶部始终被掩膜层覆盖，提高硅通孔顶部侧壁的形貌。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图2，提供半导体衬底100。
所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是晶体硅材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。本实施例中，所述半导体衬底100的材料为单晶硅。后续在所述半导体衬底100内形成硅通孔。
请参考图3，在所述半导体衬底100表面形成具有开口201的掩膜层200。
所述掩膜层200作为后续刻蚀半导体衬底100时的掩膜。所述掩膜层200为单层结构或多层堆叠结构。掩膜层200的材料可以是光刻胶、无定形碳、SiO2、SiN、SiON、TiN、TaN、SiN、SiCN、SiC或BN。本实施例中，所述掩膜层200的材料为氮化硅。形成所述掩膜层200的方法包括：在所述半导体衬底100上形成掩膜材料层，然后在所述掩膜材料层表面形成图形化光刻胶层，以所述图形化光刻胶层为掩膜刻蚀所述掩膜材料层形成开口201。所述开口201暴露出部分半导体衬底100的表面。所述开口201的宽度为3微米～20微米。
由于掩膜层200在后续的刻蚀过程中，会在厚度方向以及水平方向上存在一定程度的损耗，所以可以使所述掩膜层200内的开口201的宽度小于待形成硅通孔的宽度。
所述掩膜层200的厚度可以是2微米～6微米，所述掩膜层200的厚度较大，以确保在刻蚀过程中，所述掩膜层200在厚度方向上不会被消耗掉，从而可以对半导体衬底100的其他区域表面起到较好的保护作用。
本实施例中所述掩膜层200的材料为光刻胶层，厚度为4.6微米，可以采用旋涂工艺形成所述掩膜层。
请参考图4，在第一刻蚀阶段内，以所述掩膜200为掩膜，刻蚀所述半导体衬底100，形成通孔101，随着刻蚀过程的不断进行，所述通孔101的深度不断增加，同时保持所述通孔101的顶部宽度始终大于掩膜层200的开口201宽度。
在所述第一刻蚀阶段中，所述掩膜层200的开口201的一侧侧壁的底部与紧贴所述掩膜层的同一侧的通孔101的侧壁顶部之间的距离为底切值A，所述底切值A的范围为0um～6um。
本实施例中，采用博世刻蚀工艺刻蚀所述半导体衬底100，形成硅通孔101，所述博世刻蚀工艺包括循环进行的多个处理周期，每个处理周期包括一个刻蚀步骤和一个沉积步骤，一个处理周期的总时间为博世刻蚀的循环时间，所述博世刻蚀的循环时间大于或等于10s，使得在刻蚀过程中，随着所述通孔101的深度不断增加，所述通孔101宽度始终大于掩膜层200的开口201宽度。
发明人研究发现，增大博世刻蚀的循环时间可以增加在刻蚀开始阶段形成的底切值，与现有技术相比，本发明的实施例中的博世刻蚀的循环时间大大增加，从而可以在刻蚀的开始阶段使形成的通孔具有较大的底切值A。本实施例中，在所述博世刻蚀的第一个处理周期之后，形成的硅通孔101的底切值A大于1.8um；后续随着刻蚀过程的不断进行，由于所述掩膜层200的横向消耗，导致所述开口201的宽口不断增大，而所述底切值A则逐渐减少。但是由于所述最初的底切值A较大，能够在所述第一刻蚀阶段内，始终保持所述底切值大于0，使得所述掩膜层200的开口201宽度始终大于所述通孔101的顶部宽度，从而可以避免对通孔101的顶部侧壁造成损伤。
研究发现，虽然循环时间增大会导致对通孔侧壁的横向刻蚀量变大，但是所述横向刻蚀量的大小并不是随着循环时间的增大而同比例增大的，循环时间越大，横向刻蚀量随循环时间变化的变化率越小，所以，在本发明的实施例中，并不会因为采用较大的循环时间而导致产生过大的横向刻蚀量，而使最终形成的通孔的尺寸不准确。比如在循环时间为75秒时其对侧壁的刻蚀(只有3-4um)并不是其循环时间为5秒时侧壁刻蚀量(约1um)的15倍，所以在采用本发明超长刻蚀循环时不仅能获得更快的刻蚀速率，还降低了对快速切换的硬件要求，同时不大幅增加对侧壁的刻蚀。
本发明的实施例中，所述博世刻蚀工艺的循环时间可以为10s～120s。其中，所述博世刻蚀工艺中的刻蚀步骤的时间可以大于沉积步骤的时间，例如所述刻蚀步骤的时间可以是沉积步骤时间的2倍～5倍。
具体的，所述刻蚀步骤中，所述第一阶段的博世刻蚀中的刻蚀步骤采用的刻蚀气体为SF6，刻蚀温度为-10℃～50℃，反应腔压强为60mTorr～180mTorr，源射频功率为1000W～3000W，偏置射频功率为40W～200W，SF6的流量为600sccm～2000sccm，单次刻蚀步骤的时间为8s～100s；所述单次刻蚀中的沉积步骤采用的沉积气体为C4F8、C4F6、CHF3、CH2F2、C5F8或COS中的一种或几种，沉积温度为-10℃～50℃，反应腔压强为30mTorr～100mTorr，源射频功率为1000W～3000W，偏置射频功率为5W～200W，沉积气体的流量为300sccm～1000sccm，单次沉积步骤的时间为2s～20s。
具体的，本实施例中，所述第一刻蚀阶段的博世刻蚀的循环时间为75s，其中刻蚀步骤的时间为55s，沉积步骤的时间为20s，并且本实施例中，在所述第一个处理周期中首先进行刻蚀步骤，然后进行沉积步骤，使得刻蚀开始阶段形成的底切值尽可能大，本实施例中，所述第一个处理周期后形成的底切值A为4.5微米。
随着刻蚀过程的不断进行，所述通孔101的深度将会不断增加，而所述掩膜层200的开口201的宽度也不断增加，导致所述底切值不断减小。
请参考图5，保持所述循环时间不变，刻蚀所述半导体衬底100至预设深度，形成所述通孔101a。
本实施例中，刻蚀所述半导体衬底100的总时间为56min，形成的通孔101a的深度为420微米，最终形成所述通孔101a之后的底切值A’为1微米，小于初始的底切值A，所以在整个博世刻蚀过程中，所述通孔101a的顶部侧壁始终位于掩膜层200的下方，受到所述掩膜层200的保护，从而可以确保所述通孔101a的顶部侧壁表面平坦，从而提高后续在所述通孔101a内填充的导电材料的质量。
在具体的刻蚀过程中，所述博世刻蚀的刻蚀步骤和循环步骤需要不同的反应气体和反应条件，现有技术中，所述博世刻蚀的循环时间较短，一般小于10s，例如1.5s～9s，从而使得刻蚀硅通孔需要的处理周期较多，需要频繁的更换反应腔内的反应气体和对应的反应条件，并且更换后还需要一定的缓冲时间，使反应腔内的气体分部分布均匀、反应条件稳定后才可以开始所述刻蚀步骤或者沉积步骤；而本发明的实施例中，保持其他反应条件的情况下，所述博世刻蚀的循环时间较大，刻蚀同样深度的硅通孔需要的处理周期较少，从而更换反应腔内反应气体和反应条件的时间次数和时间减少，从而可以降低刻蚀硅通孔所需要的时间，提高形成硅通孔的效率。
由于所述循环时间较大，会产生较大的底切值，所以最终形成的硅通孔的宽度大于最初的掩膜层200的开口201的宽度，所以，可以在形成所述掩膜层200的过程中，使所述开口201小于待形成的硅通孔的宽度，通过刻蚀过程中形成的底切值的大小调整，使最终形成的通孔的宽度等于预设宽度。
在本发明的其他实施例中，在第一个处理周期形成较大的底切值之后，可以在后续刻蚀中改变处理周期的循环时间，例如逐渐减小循环时间避免在刻蚀过程中出现形成的通孔的宽度两头小中间大，或者逐渐增大所述循环时间表面通孔底部宽度减小或出现刻蚀停止问题。
在本发明的其他实施例中，也可以通过具有较高横向刻蚀速率的干法刻蚀工艺刻蚀半导体衬底，形成具有较大底切值的凹槽之后，再采用博世刻蚀工艺，沿所述凹槽继续刻蚀半导体衬底至预设深度，形成通孔；所述刻蚀过程中，同样可以使掩膜层开口的宽度始终大于通孔顶部的宽度。
在本发明的其他实施例中，也可以通过提高所述博世刻蚀中的刻蚀步骤中的刻蚀气体的浓度，在刻蚀所述半导体衬底的过程形成较大的底切值；还可以同时采用较大的循环时间以及较大的刻蚀气体浓度，在刻蚀所述半导体衬底的过程形成较大的底切值，从而提高形成的通孔的顶部侧壁的形貌质量。
在本发明的其他实施例中，所述通孔的刻蚀过程还包括第一刻蚀阶段之后的第二刻蚀阶段。
由于所述博世刻蚀是循环进行的刻蚀过程和沉积过程，所述刻蚀步骤对半导体衬底进行刻蚀，而沉积过程则在所述半导体衬底表面形成聚合物层，由于刻蚀步骤中，等离子体对通孔底部的轰击能量较大，从而所述通孔底部的聚合物层会被去除，而通孔侧壁上的聚合物层则被去除的较少，在刻蚀过程的开始阶段，所述通孔侧壁上的聚合物层厚度较薄，分布不均匀，所以，如果所述掩膜层的开口在刻蚀过程中逐渐增大，暴露出通孔顶部的半导体衬底的表面后，所述通孔顶部的侧壁上的聚合物层的对侧壁的保护还不充分，所述在后续刻蚀过程中，所述通孔顶部的侧壁容易受到损伤。
而随着所述第一刻蚀阶段过程的进行，所述通孔的深度不断加深的同时，在所述通孔顶部的侧壁表面的聚合物的厚度也会不断增加，在所述通孔侧壁表面形成较为厚度均匀的聚合物层300，所述聚合物层300的厚度可以是0.01微米～10微米。
请参考图6，在所述第一刻蚀阶段之后，进行第二刻蚀阶段，继续刻蚀半导体衬底100形成通孔101b，同时，所述掩膜层200的开口201的宽度也逐渐增大至大于所述通孔101b的顶部开口宽度。
由于所述通孔101b顶部的侧壁表面形成有聚合物层300，所述聚合物层300对所述通孔101b顶部的侧壁表面进行保护，所以，虽然随着第二刻蚀阶段的进行，所述通孔101b的顶部侧壁不再位于所述掩膜层200下方，所述聚合物层300仍然可以避免所述通孔101b的顶部侧壁受到刻蚀过程中的等离子体的损伤，依然具有较高的顶部侧壁形貌。即便形成所述通孔101b的工艺时间较长，形成的通孔的顶部侧壁也依然具有较好的形貌。
在本发明的其他实施例中，所述第二刻蚀阶段中的循环时间可以与第一刻蚀阶段中的循环时间一致，也可以根据刻蚀形成的通孔形貌需要增大或者减小所述循环时间。所述第二刻蚀阶段的循环时间可以是10s～120s。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (5)
1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底表面形成具有开口的掩膜层；
在第一刻蚀阶段内，以所述掩膜层为掩膜，采用博世刻蚀工艺刻蚀所述半导体衬底，在所述半导体衬底内形成通孔，所述通孔的深度不断增加的同时保持所述通孔的顶部宽度始终大于掩膜层的开口宽度，所述博世刻蚀的循环时间为10s～120s；
第一刻蚀阶段之后进行第二刻蚀阶段，所述第二刻蚀阶段中，通孔顶部侧壁表面形成有稳定存在的聚合物层，在第二刻蚀阶段内，所述掩膜层的开口逐渐增大至大于通孔的顶部开口宽度。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，第一刻蚀阶段中，所述掩膜层开口的一侧侧壁的底部与同一侧的通孔的侧壁顶部之间的距离为底切值，所述底切值大于0um小于6um。
3.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述博世刻蚀工艺包括循环进行的多个处理周期，每个处理周期包括一个刻蚀步骤和一个沉积步骤，一个处理周期的总时间为博世刻蚀的循环时间。
4.根据权利要求3所述的半导体结构的形成方法，其特征在于，所述博世刻蚀的第一个循环步骤后形成的底切值大于1.8um。
5.根据权利要求3所述的半导体结构的形成方法，其特征在于，所述博世刻蚀的第一个处理周期中，先进行刻蚀步骤，然后进行沉积步骤。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1828842A (zh) * | 2004-10-15 | 2006-09-06 | 国际商业机器公司 | 形成半导体结构的方法以及半导体结构 |
| CN101188188A (zh) * | 2006-11-15 | 2008-05-28 | 联华电子股份有限公司 | 图案化的方法 |
| CN101459074A (zh) * | 2007-12-13 | 2009-06-17 | 中芯国际集成电路制造(上海)有限公司 | 刻蚀方法和双镶嵌结构的形成方法 |
| CN101958244A (zh) * | 2009-07-21 | 2011-01-26 | 中微半导体设备(上海)有限公司 | 深反应离子刻蚀方法及其气体流量控制装置 |
Family Cites Families (5)
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|---|---|---|---|---|
| DE4241045C1 (de) * | 1992-12-05 | 1994-05-26 | Bosch Gmbh Robert | Verfahren zum anisotropen Ätzen von Silicium |
| US6406982B2 (en) * | 2000-06-05 | 2002-06-18 | Denso Corporation | Method of improving epitaxially-filled trench by smoothing trench prior to filling |
| KR20080071809A (ko) * | 2007-01-31 | 2008-08-05 | 삼성전자주식회사 | 반도체 소자의 형성 방법 |
| US8178386B2 (en) * | 2007-09-14 | 2012-05-15 | Macronix International Co., Ltd. | Phase change memory cell array with self-converged bottom electrode and method for manufacturing |
| WO2009090520A1 (en) * | 2008-01-16 | 2009-07-23 | Nxp B.V. | High aspect ratio holes or trenches |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1828842A (zh) * | 2004-10-15 | 2006-09-06 | 国际商业机器公司 | 形成半导体结构的方法以及半导体结构 |
| CN101188188A (zh) * | 2006-11-15 | 2008-05-28 | 联华电子股份有限公司 | 图案化的方法 |
| CN101459074A (zh) * | 2007-12-13 | 2009-06-17 | 中芯国际集成电路制造(上海)有限公司 | 刻蚀方法和双镶嵌结构的形成方法 |
| CN101958244A (zh) * | 2009-07-21 | 2011-01-26 | 中微半导体设备(上海)有限公司 | 深反应离子刻蚀方法及其气体流量控制装置 |
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