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CN105210193B - 具有埋置阱区和外延层的场效应晶体管器件 - Google Patents

具有埋置阱区和外延层的场效应晶体管器件 Download PDF

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CN105210193B CN201480022375.6A CN201480022375A CN105210193B CN 105210193 B CN105210193 B CN 105210193B CN 201480022375 A CN201480022375 A CN 201480022375A CN 105210193 B CN105210193 B CN 105210193B
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Abstract

一种形成晶体管器件的方法，包括：提供具有第一导电类型和上表面的漂移层，在漂移层中并且邻近其上表面形成第一区，第一区具有与第一导电类型相反的第二导电类型并且被彼此间隔开，在包括源区的漂移层上形成体层，在第一区的相应的一个之上的体层中形成间隔开的源区，在源区之间的体层中形成垂直导电区，垂直导电区具有第一导电类型并且在垂直导电区和源区的相应的一个之间的体层中限定沟道区，在体层上形成栅绝缘体，在栅绝缘体上形成栅接触。

Description

具有埋置阱区和外延层的场效应晶体管器件
相关申请的交叉引用
本申请涉及题目为“FIELD EFFECT TRANSISTOR DEVICES WITH REGROWN LAYERS”的代理人卷号为5308-1919的美国申请No.___，题目为“FIELD EFFECT TRANSISTORDEVICES WITH PROTECTIVE REGIONS”的代理人卷号为5308-1920的美国申请No.___和题目为“FIELD EFFECT TRANSISTOR DEVICES WITH BURIED WELL PROTECTION”的代理人卷号为5308-1921的美国申请No.___，所有这些申请都与本申请同时提交。每个上述申请的公开通过引用其全部内容并入此处。
技术领域
本发明涉及电子器件和制造方法。更具体地，本发明涉及高功率绝缘栅晶体管和制造方法。
背景技术
功率半导体器件广泛用于调节大电流、高电压和/或高频信号。现代的功率器件一般由单晶硅半导体材料制造。一种广泛使用的功率器件是功率金属氧化物半导体场效应晶体管(MOSFET)。在功率MOSFET中，控制信号被提供给栅电极，栅电极被居于中间的二氧化硅绝缘体与半导体表面间隔开。电流传导通过多数载流子的传输产生，而不存在双极型晶体管的操作中使用的少数载流子注入。
MOSFET可以在碳化硅(SiC)层上形成。碳化硅(SiC)的电子和物理特性的组合使其作为对于高温、高电压、高频和/或高功率电子电路的半导体材料有吸引力。这些特性包括3.2eV的带隙、4MV/cm电场击穿、4.9W/cm-K热导率和2.0x107cm/s电子漂移速率。
因此，这些特性可以允许基于碳化硅的MOSFET功率器件与基于硅的MOSFET功率器件相比，可以在更高的温度、更高的功率水平、更高的频率(例如，无线电、S波段、X波段)操作，和/或具有更低的比导通电阻和/或更高的阻断电压。以碳化硅制造的功率MOSFET在Palmour的题目为“Power MOSFET in Silicon Carbide”的美国专利No.5,506,421中描述,并且该专利已经转让给本发明的受让人。
尽管碳化硅理论上能够承受高的反向电压，但是可能期望保护碳化硅器件的某些特征或部分(例如栅绝缘体、器件边缘等)免受高电场，因为在这些位置更可能发生击穿。
发明内容
形成晶体管器件的方法，包括：提供具有第一导电类型的漂移层，该漂移层具有上表面，在漂移层中并且邻近其上表面形成第一区，该第一区具有与第一导电类型相反的第二导电类型并且被彼此间隔开，在包括源区的漂移层上形成体层，该体层具有第二导电类型，在第一区的各个第一区之上在体层中形成间隔开的源区，在源区之间的体层中形成垂直导电区，该垂直导电区具有第一导电类型并且在垂直导电区和源区中的相应源区之间在体层中限定沟道区，在体层上形成栅绝缘体，以及在栅绝缘体上形成栅接触。
第一区比体层更重掺杂。
垂直导电区比漂移层更重掺杂。
方法可以进一步包括形成穿过体层到第一区的相应的体接触区，体接触区具有第二导电类型并且比体层更重掺杂。
垂直导电区延伸穿过体层到漂移层并与第一区接触。
根据一些实施例的形成晶体管器件的方法包括：提供具有第一导电类型的漂移层，该漂移层具有上表面，在漂移层中并且邻近其上表面形成第一区，该第一区具有与第一导电类型相反的第二导电类型并且被彼此间隔开，在包括源区的漂移层上形成垂直导电层，该垂直导电层具有第一导电类型，在第一区中的各个第一区之上在垂直导电层中形成间隔开的体区，该体区具有第二导电类型并且限定体区之间的垂直导电区，在垂直导电层中形成源区，其中源区具有第一导电类型并且在垂直导电区和源区的相应源区之间的体区中限定沟道区，在体层上形成栅绝缘体，以及在栅绝缘体上形成栅接触。
漂移层包括在其上表面的更重掺杂表面层，其中在漂移层的更重掺杂表面层中形成第一区。
更重掺杂表面层具有比第一区更大的厚度。
第一区由以小于大约360keV注入能量的离子注入形成。
第一区比体区更重掺杂。
垂直导电区比漂移层更重掺杂。
方法可以进一步包括形成穿过垂直导电层到第一区的相应的体接触区，体接触区具有第二导电类型并且比体层更重掺杂。
根据一些实施例的晶体管器件包括：具有第一导电类型的漂移层，该漂移层具有上表面，在漂移层中并且邻近其上表面的第一区，该第一区具有与第一导电类型相反的第二导电类型并且被彼此间隔开，在包括第一区的漂移层上的体层，该体层具有第二导电类型，在第一区的各个第一区之上在体层中的间隔开的源区，和在源区之间的体层中的垂直导电区，该垂直导电区具有第一导电类型并且在垂直导电区和源区中的相应源区之间在体层中限定沟道区。第一区由第一距离横向地彼此间隔开，体区以大于第一距离的第二距离横向地彼此间隔开。
附图说明
附图被包括以提供本发明的进一步理解并且被并入本发明且构成本申请的一部分，附图示例了本发明的某些实施例(一个或多个)。在图中：
图1A到1E是示例了根据常规的操作的功率MOSFET器件的制造的截面图。
图2A到2E是示例了根据一些实施例的功率MOSFET器件的制造的截面图。
图3A到3E是示例了根据进一步的实施例的功率MOSFET器件的制造的截面图。
具体实施方式
现参照示出了本发明实施例的附图在下文中更加完整地介绍本发明的实施例。但是，本发明可以用多种不同的形式实施并且不应被解读为受限于本文中所述的实施例。相反，提供这些实施例是为了使本公开详尽和完整，并且能够向本领域技术人员完整地表达本发明的保护范围。同样的附图标记始终表示相同的元件。
本发明的一些实施例提供了适合于高功率和/或高温应用的碳化硅(SiC)绝缘栅器件。
图1A到1E是示例了常规的功率MOSFET器件的制造中的一些操作的截面图。
参考图1A，提供了衬底12。衬底12可以例如是n+8°离轴4H SiC衬底。
n型漂移层14在衬底12上形成。漂移层14可以具有大约6μm到10μm的厚度，并且可以掺杂约2x1014cm-3到约1x1016cm-3的掺杂浓度的n型掺杂剂(例如氮或磷)。
参考图1B，通过选择性注入p型掺杂剂离子13(例如铝离子)到漂移层14内，可以在漂移层14中形成埋置阱区18。
通过离子注入到与衬底12相对的外延区的一侧的结构内，形成阱接触区19。阱接触区19可以形成为延伸入埋置阱区18。
源区20在埋置阱区18之上形成。源区20可以掺杂约1x1018cm-3到约1x1021cm-3的掺杂浓度的n型掺杂剂。源区20可以通过离子注入形成。
仍参考图1B，垂直导电区16在源区20之间的漂移层14中形成。垂直导电区掺杂比漂移层14掺杂浓度更高的n型掺杂剂。垂直导电区(有时称为JFET或结型场效应晶体管，区)是指p型体区22(图1C)之间的n型区，其中正向操作期间在垂直导电区中发生垂直导电。当向器件施加反向源-漏偏置时，JFET/垂直导电区中的耗尽区扩展以保护MOS沟道免受高的反向电压。
参考图1C，体区22在源区20和垂直导电区16之间的漂移层14上形成。
注入的掺杂剂可以通过退火激活。
参考图1D，n型外延沟道层24可以通过在体区22和垂直导电区16之上外延再生长形成。n型外延沟道层24可以形成为延伸到源区20上。
参考图1E，通过栅氧化工艺在沟道层24之上在器件的表面上形成栅绝缘体32，栅绝缘体32具有的最终栅氧化物厚度。
在形成栅绝缘体32后，多晶硅栅34可以淀积到栅绝缘体32上并且用例如硼或磷掺杂。例如氧化硅或氮化硅的层间绝缘层36在栅34上形成。Ni可以淀积作为n型源欧姆接触44和漏欧姆接触42。可以使用快速热退火工艺(RTA)烧结接触。
使用常规的制造工艺，MOS沟道由高能量的深p型注入漂移层内来限定。这些注入可能在漂移层的表面上造成显著损伤，减小界面处的电子迁移率。可能需要其他技术(例如轻n型外延沟道层(如上述的层24)的再生长)以重新获得沟道中的电子迁移率。然而，这将减小相当数量的器件的阈值电压。
另外，高能量注入可能具有显著的横向扩散，这使得难以限定沟道长度(例如在0.5微米或更短的数量级)。注入的横向扩散也使得当体区22之间的JFET间隙小时难以实现良好的耐受性。更小的JFET间隙有利于在反向阻断条件下减小半导体-氧化物界面处经受的电场。
本发明构思的一些实施例提供了无需使用高能量p型注入的制造MOSFET结构的方法。因为不存在注入损伤，这可以促进形成具有较高迁移率的沟道区。消除n型再生长外延沟道层的能力也可以导致较高的阈值电压和相应减小的漏电流。
另外，在一些实施例中，沟道长度可以通过低能量p型注入限定，从而降低注入扩散并更好地控制沟道长度。也可以使用箱状注入分布，提供对JFET间隙的更严格的控制。
图2A到2E是示例了根据一些实施例的功率MOSFET器件的制造中的一些操作的截面图。
参考图2A，提供了衬底12。衬底12可以是具有2H、4H、6H、3C或15R多型的离轴SiC衬底。在特定实施例中，衬底12可以是n+8°离轴4H SiC衬底。
漂移层14在衬底12上形成。漂移层14可以具有约6μm到10μm的厚度，并且可以掺杂约2x1014cm-3到约1x1016cm-3的掺杂浓度的n型掺杂剂(例如氮或磷)。其他掺杂浓度/电压阻断范围也是可能的。在特定实施例中，衬底可以包括4°离轴4H-SiC衬底并且漂移层可以具有约10μm的厚度以及可以掺杂约8x1015cm-3的掺杂浓度的掺杂剂。
参考图2B，可以通过能量注入p型掺杂剂离子(如铝和/或硼离子)到漂移层14内，在漂移层14的表面处形成阱区118。p型掺杂剂离子可以注入为具有均匀的或不均匀的掺杂分布(如分级掺杂分布)。p型掺杂剂离子可以以200keV的注入能量和1x1015cm-2的剂量注入，以使得阱区118可以具有约1E18cm-3到约1E21cm-3的掺杂浓度。
参考图2C，体外延层120A在阱区118之上和漂移层14上形成。体外延层120A可以掺杂约5x1016cm-3到约5x1017cm-3的掺杂浓度的p型掺杂剂，并且可以具有约0.25μm到约1μm的厚度。
参考图2D，通过离子注入到体外延层120A内形成阱接触区126、源区128和垂直导电区124。
阱接触区126可以形成为延伸入阱区118。可以使用包括具有1x1015cm-2的剂量及从200keV到300keV的注入能量的注入的多个注入分布形成阱接触区126，得到约1x1018cm-3到1x1019cm-3的掺杂浓度。
源区128在阱区118之上形成。源区128可以掺杂约1x1018cm-3到约1x1021cm-3的掺杂浓度的n型掺杂剂，并且可以具有约0.1μm到约1μm的厚度。源区128可以通过离子注入形成。在一些实施例中，源区128中的掺杂分布可以是均匀的。在其他实施例中，源区128中的掺杂分布可以具有梯度和/或增量掺杂分布。
垂直导电区124在源区128之间的体外延层120A中形成。垂直导电区124比漂移层14掺杂更高掺杂浓度的n型掺杂剂。例如通过以2.5x1012cm-2的剂量及从200keV到300keV的注入能量的注入n型杂质原子，可以形成垂直导电区124，得到约1x1016cm-3到1x1017cm-3的掺杂浓度。
在源区128和阱接触区126的注入后，体区120保持在源区128和垂直导电区124之间的结构中。
通过以约1600℃的温度和硅过压和/或被封装层(如石墨膜)覆盖的条件退火该结构，可以激活注入的掺杂剂。在没有这些条件的情况下，高温退火可能损伤碳化硅外延的表面。硅过压可以由硅烷提供，或通过靠近提供一定量的硅过压的碳化硅涂覆物提供。可选地或与硅过压结合，石墨涂层可以在器件的表面上形成。在退火器件以激活注入的离子前，石墨涂层可以施加到结构的顶/前侧，以在退火期间保护结构的表面。石墨涂层可以由常规的光刻胶涂布法施加，并且可以具有约1μm的厚度。石墨涂层可以被加热以在漂移层14上形成结晶涂层。注入的离子可以通过例如在惰性气体中以约1600℃或更高温度执行的热退火来激活。具体地，可以在氩气中以约1600℃的温度执行5分钟热退火。石墨涂层可以在高温退火期间帮助保护漂移层14的表面。
之后石墨涂层可以例如通过灰化和热氧化移除。
参考图2E，通过栅氧化工艺在器件的表面上形成栅绝缘体32，其具有的最终栅氧化物厚度。
具体地，使用退火的高温或PECVD淀积工艺可以形成栅绝缘体32。
如图2E所示，根据一些实施例形成的晶体管结构中，阱区118以第一距离d1横向地彼此间隔开，体区120以大于第一距离的第二距离d2横向地彼此间隔开。因此，器件的导通电阻可以由阱区118之间的间隔来限定，这可以提供对器件的正向电阻的更严格的控制。此外，在反向阻塞条件下，该结构可以帮助更好的保护沟道区免受高电场。
在一些实施例中，可以通过干-湿氧化工艺生长氧化层，该工艺包括例如美国专利No.5,972,801中(其公开通过引用其全部内容并入本文)描述的在干O2中生长体氧化物,随后在湿O2中对体氧化物退火。在本文中使用的，湿O2中的氧化物的退火是指在包含O2和蒸汽H2O的环境中对氧化物退火。可以在干氧化物生长和湿氧化物生长之间执行退火。干O2氧化物生长可以例如在石英管中、以高达约1200℃的温度在干O2中执行至少约2.5小时的时间。干氧化物生长被执行以生长体氧化物层至期望的厚度。干氧化物生长的温度可以影响氧化物生长的速率。例如，更高的工艺温度可以产生更高的氧化物生长速率。最大生长温度可以取决于所使用的系统。
在一些实施例中，干O2氧化物生长可以以约1175℃的温度在干O2中执行约3.5小时。生成的氧化物层可以以高达约1200℃的温度在惰性气氛中退火。具体地，生成的氧化物层可以以约1175℃的温度在Ar中退火约1小时。湿O2氧化物的退火可以以约950℃或更低的温度执行至少约1小时的时间。湿O2退火的温度可以限制为阻止在SiC/SiO2界面处的可能引入额外的界面态的进一步热氧化物生长。具体地，湿O2退火可以在湿O2中以约950℃的温度执行约3小时。生成的栅氧化物层可以具有约的厚度。
在一些实施例中，干O2氧化物生长可以以约1175℃的温度在干O2中执行约4小时。生成的氧化物层可以以高达约1175℃的温度在惰性气氛中退火。具体地，生成的氧化物层可以以约1175℃的温度在Ar中退火从30分钟到2小时的持续时间范围。之后氧化物层在NO环境中以从1175℃到1300℃范围的温度接受从30分钟到3小时的持续时间范围的退火。生成的栅氧化物层可以具有约的厚度。
在形成栅绝缘体32后，多晶硅栅34可以淀积在栅绝缘体32上并且掺杂例如硼或磷。例如氧化硅或氮化硅的层间绝缘层36在栅34上形成。
Ni可以淀积为n型源欧姆接触44和漏欧姆接触42。可以使用快速热退火工艺(RTA)烧结接触。
在图2A到2E示例的实施例中，使用低能量注入将阱区注入到漂移层中。体层通过外延再生长生长为p型外延层，而且垂直导电区被注入到体外延层中。
图3A到3E是示例了根据进一步实施例的功率MOSFET器件的制造中的一些操作的截面图。与图2A到2E的实施例相反，图3A到3E示例的实施例中，垂直导电区通过外延再生长生长为外延层，体区通过离子注入在外延层中形成。
参考图3A，提供了衬底12。衬底12可以是具有2H、4H、6H、3C或15R多型的离轴SiC衬底。在特定实施例中，衬底12可以是n+8°离轴4H SiC衬底。
漂移层14在衬底12上形成。漂移层14可以具有约6μm到10μm的厚度，并且可以掺杂约2x1014cm-3到1x1016cm-3的掺杂浓度的n型掺杂剂(如氮或磷)。其他掺杂浓度/电压阻断范围也是可能的。在特定实施例中，衬底可以包括4°离轴4H-SiC衬底并且漂移层可以具有约10μm的厚度并可掺杂约8x1015cm-3的掺杂浓度的掺杂剂。
在漂移层上形成电流扩散层150。电流扩散层可以掺杂比漂移层14更重的n型掺杂剂以促进正向操作期间的电流扩散。在特定实施例中，电流扩散层可以具有约1.5μm的厚度并且可以掺杂约2x1016cm-3的掺杂浓度的掺杂剂。
仍参考图3A，可以通过低能量注入p型掺杂剂离子(例如铝离子)到漂移层14内，在电流扩散层150中形成阱区118。p型掺杂剂离子可以注入为具有均匀的或不均匀的掺杂分布，例如分级掺杂分布。p型掺杂剂离子可以以200keV的注入能量和1x1015cm-2的剂量注入以使得阱区118可以具有约1E18cm-3到约1E21cm-3的掺杂浓度。
参考图3B，JFET外延层154A在阱区118之上和电流扩散层154A上形成。JFET外延层154A可以掺杂约5x1016cm-3的掺杂浓度的n型掺杂剂，并且可以具有约0.5μm到约1μm的厚度。
参考图3C，通过离子注入到JFET外延层154A内形成阱接触区230、源区226和体区228。
阱接触区126可以形成为延伸入阱区118。利用包括具有1x1015cm-2的剂量和从200keV到300keV的注入能量的注入的多个注入分布,可以形成阱接触区126,获得约1x1018cm-3到1x1019cm-3的掺杂浓度。
源区128在阱区118之上形成。源区128可以掺杂约1x1018cm-3到约1x1021cm-3的掺杂浓度的n型掺杂剂。源区128可以通过离子注入形成。在一些实施例中，源区128中的掺杂分布可以是均匀的。在其他实施例中，源区128中的掺杂分布可以具有梯度和/或增量掺杂分布。
体区228邻近源区226在JFET外延层154A中形成。体区228在JFET外延层154A中限定垂直导电区224。
也就是说，在体区228注入后，垂直导电区224保持在体区228之间的结构中。
注入的掺杂剂可以如上所述的激活。
参考图3D，n型沟道层232可以在体区228之上形成并通过外延再生长延伸到源区226上。n型外延沟道层232可以具有约0.05μm到0.2μm的厚度和约1x1015cm-3到1x1017cm-3的掺杂浓度。
参考图3E，通过栅氧化工艺(例如如上所述的栅氧化工艺)，在沟道层232之上在器件的表面上形成栅绝缘体32，其具有 的最终栅氧化厚度。
在形成栅氧化体32后，多晶硅栅34可以淀积在栅绝缘体32上并且掺杂例如硼或磷。例如氧化硅或氮化硅的层间绝缘层36在栅34上形成。
Ni可以淀积为n型源欧姆接触44和漏欧姆接触42。可以使用快速热退火工艺(RTA)烧结接触。
在图3A-3E示例的实施例中，可以以比垂直导电区224更重的掺杂浓度形成p型体区228。这可有利于降低关态漏电流并有利于增大阻断电压。
应当意识到，尽管本发明的一些实施例结合具有n型漂移层的碳化硅IGFET和MOSFET器件描述，但是本发明不局限于此，并可以体现为具有p型衬底和/或漂移层的器件。此外，本发明可以用于多个不同类型的器件，包括但不限于绝缘栅双极型晶体管(IGBT)、MOS控制晶闸管(MCT)、绝缘栅换向晶闸管(IGCT)、结型场效应晶体管(JFET)、高电子迁移率晶体管(HEMT)等。
应当理解的是，尽管术语第一、第二等在本文中可以被用于描述各种元件，这些元件不应当受限于这些术语。这些术语仅用于将元件彼此区分开。例如，第一元件可以被称为第二元件，并且类似地第二元件也可以被称为第一元件，这并不背离本发明的保护范围。如本文中所用，术语“和/或”包括一种或多种相关列举项目的任意和全部组合。
本文中所用术语仅仅是为了描述特定的实施例，而并不是要限制本发明。如本文中所用，单数形式“一”、“一个”和“这个”应理解为也包括复数形式，除非上下文中清楚地另有说明。进一步应该理解的是术语“包括”和/或“包含”在本文中使用时明确了所述特征、整体、步骤、操作、要素和/或部件的存在，但是并不排除存在或附加有一个或多个其他的特征、整体、步骤、操作、要素、部件和/或其群组。
除非另有定义，否则本文中使用的所有术语(包括科技术语)都具有跟本发明所属领域普通技术人员的一般理解相同的含义。进一步应该理解本文中使用的术语应该解读为具有与其在本说明书的上下文和相关领域中的含义相一致的含义，并且除非是在本文中有明确定义，否则不应被解读为理想化或过于正式的意义。
应该理解当某一个要素例如一层、一个区域或一块基板被称为“位于另一个要素上”或“延伸到另一个要素上”时，它可以直接位于另一个要素上或者直接延伸到另一个要素上或者也可以存在中间要素。相反地，当某一个要素被称为“直接位于另一个要素上”或“直接延伸到另一个要素上”时，那就不存在任何中间要素。还应该理解当某一个要素被称为“连接至”或“耦合至”另一个要素时，它可以直接连接至或耦合至另一个要素或者也可以存在中间要素。相反地，当某一个要素被称为“直接连接至另一个要素”或“直接耦合至另一个要素”时，那就不存在任何中间要素。
相对术语例如“下方”或“上方”或者“上部”或“下部”或者“水平”、“横向”或“垂直”在本文中可以被用于描述一个要素、一层或一个区域如图所示相对于另一个要素、另一层或另一个区域的关系。应该理解这些术语意在涵盖除图中所示取向以外的不同的器件取向。
本文中参考本发明的理想化实施例(和中间结果)的示意图的截面图描述了本发明的实施例。图中层和区的厚度可能为了清楚进行了夸大。另外地，由于例如生产技术和/或容限，图示的形状的变化是可以预期的。因此，本发明的实施例不应当被解释为对本文中示例的区的具体形状的限制，而应该包括由例如生产导致的形状的偏差。例如，示例为矩形阱的注入区，通常具有圆形或弧形的特征和/或在其边缘有注入浓度梯度而不是从注入区到非注入区的突变。同样地，通过注入形成的埋置区，可能导致在埋置区和穿过其发生注入的表面之间的区中形成一些注入。因此，图中示例的区实际上是示意性的，它们的形状不意在示例器件的区的实际形状，也不意图限制本发明的范围。
参考特征为具有导电类型如n型或p型(其指的是层和/或区中多数载流子浓度)的半导体层和/或区描述了本发明的一些实施例。因此，n型材料具有带负电荷的电子的多数平衡浓度，而p型材料具有带正电荷的空穴的多数平衡浓度。一些材料可以与“+”或“-”一起标志(如n+，n-，p+，p-，n++，n--，p++，p--等)以表明与另一个层或区相比的相对大的多数载流子浓度(“+”)或相对小的多数载流子浓度(“-”)。然而，这样的表示法并不意味着在层或区中存在多数载流子或少数载流子的具体浓度。
在图和说明书中，公开了本发明的具体实施例，尽管使用了特定术语，但是它们只是一般性和描述性的使用并不为了限制，本发明的范围在如下的权利要求中提出。

Claims (19)

1.一种形成晶体管器件的方法，包括：
提供具有第一导电类型的漂移层，所述漂移层具有上表面；
在所述漂移层中并且邻近其上表面形成第一区，所述第一区具有与所述第一导电类型相反的第二导电类型并且彼此间隔开；
在包括所述第一区的所述漂移层上形成体层，所述体层具有所述第二导电类型；
在所述第一区中的各个第一区之上在所述体层中形成间隔开的源区；
在所述源区之间在所述体层中形成垂直导电区，所述垂直导电区具有所述第一导电类型并且在所述垂直导电区和所述源区中的相应源区之间在所述体层中限定具有所述第二导电类型的体区，其中具有所述第二导电类型的所述体区具有比具有所述第一导电类型的所述垂直导电区高的掺杂浓度；以及
形成穿过所述体层到所述第一区的相应的阱接触区，所述阱接触区具有所述第二导电类型并且比所述体层中的所述体区更重掺杂。
2.如权利要求1所述的方法，其中所述第一区比所述体层更重掺杂。
3.如权利要求1所述的方法，其中所述垂直导电区比所述漂移层更重掺杂。
4.如权利要求1所述的方法，进一步包括：
在与所述漂移层的下表面相反的晶体管器件的上表面上形成石墨涂层；并且随后
对晶体管器件进行退火以激活注入的掺杂剂。
5.如权利要求1所述的方法，其中所述垂直导电区延伸穿过所述体层到所述漂移层并与所述第一区接触。
6.如权利要求1所述的方法，进一步包括：
在所述体层上形成栅绝缘体；和
在所述栅绝缘体上形成栅接触。
7.一种形成晶体管器件的方法，包括：
提供具有第一导电类型的漂移层，所述漂移层具有上表面；
在所述漂移层中并且邻近其上表面形成第一区，所述第一区具有与所述第一导电类型相反的第二导电类型并且彼此间隔开；
在包括所述第一区的所述漂移层上形成导电层，所述导电层具有所述第一导电类型；
在所述第一区中的各个第一区之上在所述导电层中形成间隔开的体区，所述体区具有所述第二导电类型并且在所述体区之间限定垂直导电区，其中所述体区具有比所述垂直导电区高的掺杂浓度；和
在所述导电层中形成源区，其中所述源区具有所述第一导电类型并且在所述垂直导电区和所述源区中的相应源区之间限定所述体区；以及
通过外延生长形成在所述体区之上并且延伸到所述源区上的所述第一导电类型的沟道层。
8.如权利要求7所述的方法，其中所述漂移层在其中的上表面处包括更重掺杂的表面层，其中所述第一区在所述漂移层的所述更重掺杂的表面层中形成。
9.如权利要求8所述的方法，其中所述更重掺杂的表面层具有比所述第一区更大的厚度。
10.如权利要求7所述的方法，其中所述第一区通过以小于360keV注入能量的离子注入形成。
11.如权利要求7所述的方法，其中所述第一区比所述体区更重掺杂。
12.如权利要求7所述的方法，其中所述垂直导电区比所述漂移层更重掺杂。
13.如权利要求7所述的方法，进一步包括：
形成穿过所述导电层到所述第一区的相应的体接触区，所述体接触区具有所述第二导电类型并且比所述导电层更重掺杂。
14.如权利要求7所述的方法，进一步包括：
在所述导电层上形成栅绝缘体；和
在所述栅绝缘体上形成栅接触。
15.一种晶体管器件，包括：
具有第一导电类型的漂移层，所述漂移层具有上表面；
在所述漂移层中并且邻近其上表面的第一区，所述第一区具有与所述第一导电类型相反的第二导电类型并且彼此间隔开；
在包括所述第一区的所述漂移层上的体层，所述体层具有所述第二导电类型；
在所述第一区中的各个第一区之上在所述体层中的间隔开的源区；
在所述源区之间在所述体层中的垂直导电区，所述垂直导电区具有所述第一导电类型并且在所述垂直导电区和所述源区中的相应源区之间在所述体层中限定具有所述第二导电类型的体区；以及
延伸穿过所述体层到所述第一区的相应的阱接触区，所述阱接触区具有所述第二导电类型并且比所述体层中的所述体区更重掺杂，
其中所述第一区以第一距离横向地彼此间隔开，并且所述体区以大于所述第一距离的第二距离横向地彼此间隔开，以及
其中具有所述第二导电类型的所述体区具有比具有所述第一导电类型的所述垂直导电区高的掺杂浓度。
16.如权利要求15所述的晶体管器件，其中所述第一区比所述体层更重掺杂。
17.如权利要求15所述的晶体管器件，其中所述垂直导电区比所述漂移层更重掺杂。
18.如权利要求15所述的晶体管器件，其中所述第一区具有分级掺杂分布。
19.如权利要求15所述的晶体管器件，其中所述垂直导电区延伸穿过所述体层到所述漂移层并与所述第一区接触。
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