CN104679702A - 多路高速串行接口控制器 - Google Patents

Abstract

本发明涉及一种多路高速串行接口控制器，多路高速串行接口控制器包括前端通用高速串行总线、主体控制逻辑以及后端多路高速串行接口；后端多路高速串行接口通过主体控制逻辑接入前端通用高速串行总线。本发明提供了一种可以将通用的高速串行总线扩展为系统自定义协议的高速串行接口，提高数据传输速率，增加中央控制功能的多路高速串行接口控制器。

Description

多路高速串行接口控制器

技术领域

本发明属于嵌入式数据处理系统，涉及一种接口控制器，尤其涉及一种多路高速串行接口控制器。

背景技术

随着综合航空电子系统的不断发展，系统对其内部各个功能模块之间的数据交换和数据传输的速率和规模有了更高的需求，传统的并行总线（例如VME，PCI总线）由于时钟频率和信号走线的限制已经满足不了数据传输的需要，所以各模块之间开始大规模地采用高速串行总线来进行数据传输。一些通用的高速串行总线协议，例如PCIE，RapidIO和以太网，尽管比较成熟，标准化的程度高，但是传输协议也非常复杂，对于某些特定的自定义简单协议的传输应用可能并不合适，反而会损失一部分带宽，尤其是对于一些大规模多路传输的应用，如果使用PCIE或者RapidIO总线，就必须构建相应的标准总线网络，使用相应的交换芯片，这些都对系统设计带来了一定的限制，也带来了较高的功耗。所以，对于航空电子系统中各模块之间越来越多的多路大规模数据传输，传统的并行总线和标准高速串行总线都不能满足应用需要。

Xilinx公司的自Virtex2Pro系列FPGA产品问世后，Virtex4、Virtex5、Virtex6，以及截止最新系列V7 FPGA都提供了多路高速串行收发器，用于实现以太网接口，PCIE或者RapidIO等高速串行总线接口。这种高速串行收发器可以满足综合航空电子系统中的高速数据传输需求，同时具有很大的应用灵活性。既可以根据系统要求来实现相应的传输速率，传输线路数目，同时也可以根据需求来编写硬件代码来实现所需的自定义传输协议。

发明内容

为了解决背景技术中存在的上述技术问题，本发明提供了一种可以将通用的高速串行总线扩展为系统自定义协议的高速串行接口，提高数据传输速率，增加中央控制功能的多路高速串行接口控制器。

本发明的技术解决方案是：本发明提供了一种多路高速串行接口控制器，其特殊之处在于：所述多路高速串行接口控制器包括前端通用高速串行总线、主体控制逻辑以及后端多路高速串行接口；所述后端多路高速串行接口通过主体控制逻辑接入前端通用高速串行总线。

上述多路高速串行接口控制器还包括后端多路高速串行接口与外部设备进行连接的高速串行收发器。

上述主体控制逻辑包括前端局部总线接口、与后端局部总线接口相对应的多路数据缓冲单元、配置及收发控制寄存器组、中断FIFO控制器以及后端局部总线接口；所述后端局部总线接口通过多路数据缓冲单元接入前端局部总线接口；所述多路缓冲数据单元的缓冲状态通过中断FIFO控制器接入前端通用高速串行总线；所述前端局部总线接口与前端通用高速串行总线相连；所述后端局部总线接口与后端多路高速串行接口相连。

上述多路高速串行接口中的每路高速串行接口均设置有发送数据缓冲RAM以及接收数据缓冲RAM。

上述多路串行控制器是由FPGA实现的。

上述前端通用高速串行总线到前端局部总线接口的转换通过相应的IP Core来进行实现。

上述前端通用高速串行总线是PCI Express或RapidIO高速串行总线。

一种基于如上所述的多路高速串行接口控制器的数据发送方法，其特殊之处在于：所述数据发送方法包括以下步骤：

1）通过用户指定的模式需要发送的数据通过控制器前端局部总线接口写入到要发送的后端局部总线接口的硬件发送缓冲区内；所述用户指定的模式是中断模式或查询模式；

2）主体控制逻辑将硬件发送缓冲区内的数据写入到相应的后端高速串行接口的高速串行码编码发送单元中；

3）后端高速串行接口的编码发送单元收到数据后将其收到的数据进行编码并发送。

一种基于如上所述的多路高速串行接口控制器的数据接收方法，其特殊之处在于：所述数据接收方法包括以下步骤：

1）后端高速串行接口接收到数据并解码后，将数据写入到主体控制逻辑的该接口对应的硬件接收缓冲区内；

2）主体控制逻辑在硬件接收缓冲区内有数据后将该路接口的状态设置为有数据待接收，并通过中断FIFO控制器向前端局部总线接口发出中断信号；

3）判断当前的工作模式，若工作模式是中断接收，则进行步骤4）；若工作模式是查询接收，则进行步骤5）；

4）若当前是中断接收工作模式，则收到有数据待接收的中断后，查询中断FIFO控制器内相应的中断状态寄存器，然后从硬件缓冲区中读取接收到的数据，并将数据写入到环形软件缓冲区中，然后通知用户应用程序；用户应用程序调用接收API从软件缓冲区中最终获得接收到的数据；

5）若当前是查询接收工作模式，则用户应用程序不断循环查询控制器的状态寄存器，发现硬件缓冲区中有待读取的接收数据，则用户应用程序向驱动软件发出接收命令，从硬件缓冲区中读取接收到的数据，并将数据写入到环形软件缓冲区中，用户应用程序再调用接收API从软件缓冲区中最终获得接收到的数据。

本发明利用具有高速串行收发器的FPGA，开发出一种多路高速串行接口的控制器，该控制器的前端仍采用标准的高速串行总线（例如PCIE或者RapidIO）来进行传输控制，后端可以根据需求实现所需的各种高速串行接口，并且通过缓冲RAM和中断轮询FIFO机制来保证后端的各路高速串行接口访问操作的实时性、数据通讯带宽的均衡性。可以在通用的高速串行总线上扩展出系统所需的多路自定义协议的高速串行接口，既满足了系统中数据传输的需要，又可以降低模块设计难度，降低带宽损失，降低功耗，提高了嵌入式应用开发的灵活性，为嵌入式数据处理系统的设计提供了一种新的架构模式。具体而言，本发明具有以下优点：

1、在传统的通用高速串行总线交换网络之外，开发出一种新的模块间一路对多路控制模式的高速串行接口的数据传输方式，可以在通用的高速串行总线上扩展出多路其他的高速串行接口来进行收发。这种控制器可以根据系统需求来扩展面向应用的自定义的高速串行接口，相对传统的通用高速串行总线交换网络而言，可以降低模块设计难度，提高数据传输速率，降低功能电路功耗。

2、控制器支持多种串行总线协议，应用灵活，功能扩展性强。由于控制器的前端和后端都实现为易于扩展的局部总线模式，前端可以扩展为各种通用的高速串行总线，甚至是处理器的局部总线来进行控制；后端的高速串行接口的端口数量、传输协议、传输速率都可以根据需求来扩展实现，也能够实现多种类型总线的混合应用模式，更可进一步增加光电收发器来转换为光路接口，在各功能模块间进行光纤通道通讯功能，从而提高串行总线的传输距离。这种设计模式使得控制器灵活性高，可应用的场景非常广泛。

3、控制器中实现了各路高速串行接口的中断轮询FIFO机制，确保后端的每路接口的数据收发都可以以相同的优先级被前端高速总线进行处理，不会发生某路高速串行接口长时间占用控制器的情况，同时控制器中实现大量RAM来作为各路高速串行接口的收发缓冲区，采用了分块缓冲技术，保证了高速串行接口上数据传输的稳定性。

附图说明

图1为本发明的结构框图；

图2为本发明的硬件缓冲区分块管理原理图；

图3为本发明的中断FIFO机制原理图；

图4为本发明软件驱动设计的环形数据收发缓冲区工作原理图。

具体实施方式

本控制器在硬件上使用Xilinx公司的FPGA为平台来进行实现，控制器的前端使用标准/通用的高速串行总线来控制后端的多路高速串行接口的数据收发；在软件上使用C语言编写驱动程序，对多路通讯接口采用统一标准的通道管理方式，将通讯接口的各种资源和信息统一封装为标准设备形式，提供统一的API服务，便于应用程序的调用。

控制器硬件的前端使用一个桥功能的可编程逻辑设计，将标准/通用的高速串行总线或者处理器芯片的总线转换为FPGA内更易使用和扩展的片内局部总线，将前端总线上的读写操作映射为局部总线上的读写操作，并支持burst访问模式以提高读写带宽。

控制器硬件的核心是控制逻辑，控制逻辑用于衔接控制器的前端总线和后端多路接口，并实现前端对后端的收发控制功能。控制逻辑与前端总线和后端接口的衔接都采用FPGA内部的局部总线接口，以保证各组成模块之间的独立性和隔离性。控制逻辑采用乒乓式的缓冲区管理机制和中断FIFO机制对后端的多路接口进行控制，前者可以保证传输的连续性和稳定性，后者可以保证后端的各路接口可以以同等优先级被前端总线处理。

控制器硬件的后端为若干路自定义协议的高速串行接口，每路后端总线都封装为一个由FPGA内部局部总线进行读写控制的独立设计，一方面便于与控制器的控制逻辑相衔接，另一方面与控制器的其他组成部分相独立，便于修改和更换。

在FPGA中对以上的三部分硬件组成部分分别实现并通过FPGA内部局部总线有机地整合在一起，就形成了该控制器发明的硬件部分。

控制器的驱动软件实现方案为：1.向用户应用程序提供统一标准的通道管理方式和API服务，以方便用户使用。2.为控制器后端的各高速串行接口在内存中维护相应的环形软件缓冲区，并采取分段缓冲技术来保证控制器收发过程中的高带宽。3.针对硬件的中断FIFO机制编写相应的中断服务程序，来对控制器各路接口的各种事件作出相应处理。4.支持查询收发和中断收发两种工作模式。5.对后端各高速串行接口的状态进行统一的监控和管理，以作为用户应用程序进行数据传输操作的判据。

经以上软件和硬件方案实现该控制器发明。该控制器的工作流程如下：

发送数据过程：

1、用户应用程序调用控制器驱动软件的API，将要发送的数据写入环形软件缓冲区；

2、驱动软件自动通过用户指定的模式（中断模式或查询模式）将软件缓冲区中的数据通过控制器前端总线写入到要发送的后端接口的硬件缓冲区内；

3、控制器硬件的控制逻辑自动将硬件缓冲区内的数据写入到相应的后端高速串行接口中；

4、后端高速串行接口收到数据后将其进行编码和发送。

接收数据过程：

1、后端某路高速串行接口接收到数据并解码后，将数据写入到控制逻辑的该接口对应的硬件缓冲区内；

2、控制逻辑获得数据后将该路接口的状态设置为有数据待接收，并通过中断FIFO向前端总线发出中断；

3、若驱动软件当前为中断接收工作模式，则驱动软件收到有数据待接收的中断后，调用中断服务查询相应的中断状态寄存器，然后从硬件缓冲区中读取接收到的数据，并将数据写入到环形软件缓冲区中，然后通知用户应用程序。用户应用程序调用接收API从软件缓冲区中最终获得接收到的数据。

4、若驱动软件当前为查询接收工作模式，则用户应用程序不断循环查询控制器的状态寄存器，发现硬件缓冲区中有待读取的接收数据，则用户应用程序向驱动软件发出接收命令，驱动软件从硬件缓冲区中读取接收到的数据，并将数据写入到环形软件缓冲区中，用户应用程序再调用接收API从软件缓冲区中最终获得接收到的数据。

下面对本发明做进一步详细说明。

1.硬件设计实现

多路高速串行接口控制器在FPGA中进行实现，整体结构如附图1所示，其主要组成为如下的三个部分：

（1）前端的通用高速串行总线IP Core及读写访问功能模块；

（2）主体控制逻辑，实现前端总线对后端多路高速串行接口的收发控制；

（3）后端的多路高速串行接口以及其相应的高速串行收发器。

每部分的具体实现在后文分节详细说明。

1.1前端的通用高速串行总线

在附图1中上方的通用高速串行总线是使用相应的IP Core来进行实现，可以根据系统的需求来进行总线更换，通常可以使用8x的PCI Express总线或者4x的RapidIO总线来达到较高的数据传输速率，或者使用处理器的局部总线来作为前端的读写总线。前端通用高速串行总线可以是任意类型的高速串行总线，目前通常使用PCIE和Rapidio。

前端的高速串行总线在与控制逻辑的前端局部总线接口之间的读写操作支持burst传输模式，因此可以达到较高的数据传输速率。

1.2后端的多路高速串行接口

后端的多路高速串行接口，也使用局部总线接口来进行设计封装，这样方便与控制逻辑后端的局部总线接口相衔接，并且使用这样的封装模式，也可以将后端的高速串行接口的实现与控制逻辑较好的隔离开来，便于多路高速串行接口的修改和裁剪，扩展性灵活性较好。

由于后端的高速串行接口采取局部总线的封装模式来进行实现，所以其上运行的传输协议也可以根据系统的需求进行定制而不影响整个控制器的其他部分。本发明在具体实现时使用了Xilinx公司提供的一种高速串行接口协议——Aurora协议，也可以根据需求更改为其他协议。另外，在高速串行收发器后端可以扩展光电收发器，即可为模块扩展光纤通信功能。

1.3控制逻辑的实现

控制逻辑中，除了对各路高速串行接口的链路状态和工作模式进行管理之外，还要为各路接口实现各自的发送和接收缓冲RAM并进行缓冲管理，另外还需要实现一套中断机制，来确保各路高速串行接口发生的事件（发送接收事件，接口链路上下线事件等）都可以被前端总线及时响应处理，并且不会发生阻塞。下面对缓冲区管理和中断FIFO机制的实现方法进一步详细说明。

1.3.1缓冲区管理

每路高速串行接口都分配两个RAM来分别作为发送缓冲数据区和接收数据缓冲区。其原理框架如附图2所示。

发送缓冲区RAM分为两个Block，前端总线依次向两个Block中写入待发送的数据，后端串行接口自行从两个Block中读取发送数据并进行发送。当两个Block内都有数据未发送完毕时，前端总线停止写入发送数据，当某个Block中的数据都被后端串行接口取走时，则向前端发出发送缓冲区就绪中断来让前端总线写入新的待发送数据。这种机制保证了串行接口的数据发送可以连续进行，提高了发送带宽。

接收缓冲区RAM也分为了两个Block，后端串行接口依次向两个Block中写入接收到的数据，前端总线依次从两个Block中读取缓存好的接收数据。当某个Block中有待读取的数据时，则向前端发出中断来通知前端总线进行读取。若前端总线未及时响应或者读取数据的速度低于串行接口接收数据的速度，可能发生两个缓冲Block中都有等待读取的数据的情况，此时应向后端串行接口发出接收缓冲区未就绪信号来让串行接口切换为未就绪状态，暂停接收，以达到流量控制的功能。

1.3.2中断FIFO机制

由于控制器要管理多路高速串行接口，如果采用传统的轮询机制，则有可能发生某路串行接口长时间占用整个控制器的情况，为了避免这种情况发生，确保后端的每路高速串行接口都能以相同的优先级被前端总线进行访问，本发明中采用中断FIFO机制来进行管理，其原理图见附图3。

当多路高速串行接口都有事件需要进行处理时，中断源寄存器中有会有多个bit为有效状态，然后中断FIFO的写管理机制会将中断源寄存器中的每个有效bit单独作为一个输入项写入到中断FIFO中。中断FIFO在不空时向控制器前端输出中断，然后前端总线会从中断FIFO中依次读取出只有单bit有效的中断状态来逐个进行相应的中断处理。这就保证了后端各路高速串行接口上的中断事件都可以以等同的概率被前端总线依次进行处理。

2.控制器驱动软件对多路高速串行接口的管理

控制器驱动软件设计对多路通讯接口采用统一标准的通道管理方式，将通讯接口的控制寄存器地址、收/发缓冲区基址、收/发缓冲区容量、收/发缓冲区指针、工作模式（查询或中断）、中断资源信息，以及系统管理信号量等资源统一封装为标准设备形式，提供统一的API服务，便于应用程序的调用。

此外，高速总线软件开发面对的首要问题就是对于高带宽数据的缓冲管理。如何保证大容量数据的实时收/发，需要接口驱动软件仔细分析总线的特性、合理规划软硬件资源，如带宽分配、缓冲区容量和数量，中断控制管理，操作状态信息监控等。控制器驱动软件主要的功能特点如下面所述。

2.1环形数据收发缓冲管理

多路串行总线控制器设计采用软、硬件二级缓冲模式对每路接口进行收/发管理。硬件数据缓冲机理如前节中说明，采用类似于乒乓操作模式。软件缓冲设计采用环形队列实现硬件逻辑接口与应用软件接口之间的收发操作服务。软件缓冲区的设计目的是将接口硬件逻辑完成的收/发操作，与应用程序通过调用接口服务函数操作尽可能地剥离开，使得硬件逻辑不受上层软件的影响，维持数据收/发操作的连续性，保证串行总线的高带宽性能。

环形数据缓冲区的工作原理是硬件控制逻辑与驱动层软件中断服务程序相配合，完成硬件缓冲数据区与软件环形缓冲区单元之间的数据搬运，以及环形缓冲区指针的调整，其工作原理示意图如下附图4所示。

环形软件缓冲区的创建是在设备上电后，进行接口初始化时，在操作系统保留存储器空间中申请。同时进行的还有环形缓冲区的头尾指针初始化，缓冲区单元大小的配置等操作。

2.2查询工作模式

同通用的接口驱动程序分为非阻塞和阻塞两种通讯模式一样，中断通讯方式通常对应非阻塞通讯方式，即通讯过程不需占用过多系统处理资源，实时性较强；查询工作模式对应阻塞通讯方式，即在通讯过程中，系统还需检测端口的通讯状态，由相应条件进行下一步操作。

在查询工作模式下，驱动程序只是通过判断硬件控制逻辑的工作状态，发送或接收操作条件就绪后（如硬件发送缓冲区空，硬件接收缓冲区有数据等条件），再进行对硬件逻辑电路的发送和接收操作。

由于接口查询工作模式驱动实现简单，但总线接口带宽较低，故该模式通常用于硬件调试和总线通路验证情况下。

2.3FIFO形式的中断管理机制

采用FIFO形式的中断机制可以保证多路总线通道按照时间先后顺序处理传输操作，保证的通讯的实时性，使多通道具有相同优先级。避免了多路轮询方式被前端处理，确保不会发生某路高速串行接口进行传输长时间占用控制器，导致其它通道获取不到处理资源，数据缓冲溢出的情况。

驱动层软件设计上多路接口采用中断复用机制，即多通道接口的中断事件都只对应主控端口一方的一个中断源，因此设计了专用的中断控制器。中断控制器负责全部总线接口的中断事件服务管理，FIFO机制简化了中断服务接口设计，避免了在中断中的服务轮询，保证了各中断相同优先级服务。采用这种方式也统一了多类型、多数量的串行接口在驱动程序中的服务形式。

2.4接口状态的监控与管理

高速串行总线上的事务和事件类型较多，决定了串行接口的多种状态信息，例如总线物理层状态信息（链路在线状态、异常错误等），应用层中断信息、缓冲区满/空状态等等，以上信息都能够通过中断或查询方式让主机端接口获得，从而实现驱动层软件的管理控制，以及应用程序进行数据传输操作的判据。

控制器驱动软件采用环形数据收发缓冲管理，支持查询模式和FIFO形式的中断模式两种工作模式，并提供接口状态的监控和管理。

Claims (9)

1.一种多路高速串行接口控制器，其特征在于：所述多路高速串行接口控制器包括前端通用高速串行总线、主体控制逻辑以及后端多路高速串行接口；所述后端多路高速串行接口通过主体控制逻辑接入前端通用高速串行总线。

2.根据权利要求1所述的多路高速串行接口控制器，其特征在于：所述多路高速串行接口控制器还包括后端多路高速串行接口与外部设备进行连接的高速串行收发器。

3.根据权利要求1或2所述的多路高速串行接口控制器，其特征在于：所述主体控制逻辑包括前端局部总线接口、与后端局部总线接口相对应的多路数据缓冲单元、配置及收发控制寄存器组、中断FIFO控制器以及后端局部总线接口；所述后端局部总线接口通过多路数据缓冲单元接入前端局部总线接口；所述多路缓冲数据单元的缓冲状态通过中断FIFO控制器接入前端通用高速串行总线；所述前端局部总线接口与前端通用高速串行总线相连；所述后端局部总线接口与后端多路高速串行接口相连。

4.根据权利要求3所述的多路高速串行接口控制器，其特征在于：所述多路高速串行接口中的每路高速串行接口均设置有发送数据缓冲RAM以及接收数据缓冲RAM。

5.根据权利要求4所述的多路高速串行接口控制器，其特征在于：所述多路高速串行接口控制器是由FPGA实现的。

6.根据权利要求5所述的多路高速串行接口控制器，其特征在于：所述前端通用高速串行总线到前端局部总线接口的转换通过相应的IP Core来进行实现。

7.根据权利要求6所述的多路高速串行接口控制器，其特征在于：所述前端通用高速串行总线是PCI Express或RapidIO高速串行总线。

8.一种基于如权利要求1-7任一权利要求所述的多路高速串行接口控制器的数据发送方法，其特征在于：所述数据发送方法包括以下步骤：

1）通过用户指定的模式需要发送的数据通过控制器前端局部总线接口写入到要发送的后端局部总线接口的硬件发送缓冲区内；所述用户指定的模式是中断模式或查询模式；

2）主体控制逻辑将硬件发送缓冲区内的数据写入到相应的后端高速串行接口的高速串行码编码发送单元中；

3）后端高速串行接口的编码发送单元收到数据后将其收到的数据进行编码并发送。

9.一种基于如权利要求1-7任一权利要求所述的多路高速串行接口控制器的数据接收方法，其特征在于：所述数据接收方法包括以下步骤：

1）后端高速串行接口接收到数据并解码后，将数据写入到主体控制逻辑的该接口对应的硬件接收缓冲区内；

2）主体控制逻辑在硬件接收缓冲区内有数据后将该路接口的状态设置为有数据待接收，并通过中断FIFO控制器向前端局部总线接口发出中断信号；

3）判断当前的工作模式，若工作模式是中断接收，则进行步骤4）；若工作模式是查询接收，则进行步骤5）；

4）若当前是中断接收工作模式，则收到有数据待接收的中断后，查询中断FIFO控制器内相应的中断状态寄存器，然后从硬件缓冲区中读取接收到的数据，并将数据写入到环形软件缓冲区中，然后通知用户应用程序；用户应用程序调用接收API从软件缓冲区中最终获得接收到的数据；

5）若当前是查询接收工作模式，则用户应用程序不断循环查询控制器的状态寄存器，发现硬件缓冲区中有待读取的接收数据，则用户应用程序向驱动软件发出接收命令，从硬件缓冲区中读取接收到的数据，并将数据写入到环形软件缓冲区中，用户应用程序再调用接收API从软件缓冲区中最终获得接收到的数据。