CN104575526A - 具有提供模式相关写功能的驱动器控制器的存储设备 - Google Patents

Abstract

一种硬盘驱动器或者其它存储设备包括存储介质、写入头和耦连到写入头的控制电路。所述控制电路包括写入驱动器，被配置用于响应于写数据产生包括写脉冲的写信号，以及驱动器控制器，被配置用于利用分段数模转换器调整所述写脉冲中相应的写脉冲的过冲幅度。通过检测写数据中的模式，对基过冲值的第一部分解码以识别基过冲段的对应数，组合所述基过冲值和差分过冲值，对所述组合的基过冲和差分过冲值的第一部分解码，以识别增强过冲分段的对应数，和响应于对特定模式的检测，在所述基过冲段的数目和所述增强过冲段的数目之间进行选择，调整所述过冲幅度。

Description

具有提供模式相关写功能的驱动器控制器的存储设备

优先权声明

本申请要求提交于2013年9月20日的美国临时专利申请No.61/880,309的优先权，通过引用将其公开完整结合在此。

技术领域

本发明的领域一般地涉及存储设备，并且更具体地，涉及存储设备中写信号的产生。

背景技术

基于盘的存储设备(诸如，硬盘驱动器(HDD))通常用于在各式各样的不同类型的数据处理系统中提供非易失性数据存储。在典型的HDD中，使用包括多个写脉冲的写信号将数据记录在磁存储盘的轨迹上。以通过传输线耦连到HDD的写入头的写入驱动器产生写信号。为了记录给定的数据位，写入驱动器产生从负写入电流转变为正写入电流或者反之的写脉冲。

然而，当利用常规的写脉冲时，向存储盘写数据可能是具有挑战性的，特别是在1千兆位每秒(Gb/s)或更大数量级的高数据速率时。在这些应用中，写入头的磁状态的迅速反转和极好的转变特性变得越来越重要。已经使用基于在写数据中检测到的模式(pattern)调整写脉冲形状的模式相关写入技术来解决这些问题。见，例如，题目为"Magnetic Recording System with Multi-Level Write Current"的美国专利申请公开No.2013/0128375，其被与本申请共同受让给申请人，并且通过引用将其结合在此。尽管其中公开的技术提供了大量优点，仍然存在对在存储设备中执行模式相关写功能的另外改进的需要。

发明内容

在一个实施例中，一种HDD或者其它存储设备包括存储介质、写入头和耦连到所述写入头的控制电路。所述控制电路包括写入驱动器，被配置用于产生包括响应于写数据的多个写脉冲的写信号，和与所述写入驱动器相关联的驱动器控制器，被配置用于利用分段数模转换器调整所述写脉冲中的相应脉冲的过冲幅度。

所述驱动器控制器包括被配置用于检测写数据中的模式的模式检测器，以及包括所述分段数模转换器的模式相关写入电路。

所述分段数模转换器包括第一段解码器，被配置用于对基过冲值的第一部分解码，以便识别基过冲段的对应数目；组合器，被配置用于形成所述基过冲值和差分过冲值的和或者其它组合；第二段解码器，被配置用于对所述基过冲值和所述差分过冲值的组合的第一部分解码，以识别增强过冲段的对应数目；和开关电路，其耦连到所述第一和第二段解码器，并且被配置用于响应于对特定模式的检测，在所述基过冲段的数目和所述增强过冲段的数目之间进行选择。至少部分地根据所述基过冲段的数目和增强过冲段的数目中被选择的一个，确定所述写脉冲中的给定写脉冲的过冲幅度。

在某些实施例中，所述驱动器控制器还被配置用于利用附加的分段数模转换器调整所述写脉冲中相应的写脉冲的稳态幅度。所述附加的分段数模转换器包括段解码器，被配置用于对稳态值的第一部分解码以识别稳态段的对应数目，至少部分地根据稳态段的数目确定所述写脉冲中的给定写脉冲的稳态幅度。所述稳态段的子集可以包括共享段，其也作为所述过冲段中的对应过冲段。

本发明的其它实施例包括(但是不限于)方法、装置、系统、处理设备、集成电路和其中实施有计算机程序代码的计算机可读存储介质。

附图说明

图1示出了根据本发明的说明性实施例的基于盘的存储设备的透视图。

图2示出了图1的存储设备中的存储盘的平面图。

图3是图1的存储设备的包括前置放大器的一部分的框图，所述前置放大器包括多个写入驱动器和相关联的驱动器控制器。

图4示出了图3的前置放大器的更详细的视图，以及其与写入头的互连。

图5是示出了示例性写数据和对应的写信号的时序图，所述对应的写信号包括具有不同数量的写电流过冲的写脉冲。

图6示出了图3的前置放大器中的驱动器控制器的一部分。

图7示出了一实施例中的驱动器控制器的一种可能的实现方式，其具有分离的高侧和低侧写入驱动器的对。

图8示出了与产生写信号的给定写脉冲时的段选择相关联的驱动器控制器的部分。

图9示出了说明性实施例中的驱动器控制器的模式检测器。

图10是示出了图9的模式检测器的操作的时序图。

图11示出了用于实现用于图9的模式检测器的计时器校准算法的示例性伪代码。

图12示出了图1的存储设备与数据处理系统中的主处理设备的互连。

图13示出了结合有图1所示类型的多个基于盘的存储设备的虚拟存储系统。

具体实施方式

此处将结合示例性的存储设备和包括写入驱动器和相关联的驱动器控制器的控制电路说明本发明的实施例。然而，应当理解，这些及本发明的其它实施例更一般地适用于希望具有模式相关写功能的任何存储设备。可以使用结合这些说明性实施例具体示出和描述的组件之外的组件来实现另外的实施例。

图1示出了根据本发明的说明性实施例的基于盘的存储设备100。更具体地，该实施例中的存储设备100包括HDD，其包括存储盘110。存储盘110具有涂覆有能够以定向在共同的磁化方向(例如，向上或者向下)的相应介质颗粒的群簇的形式存储数据位的一种或多种磁性材料的存储表面。存储盘110连接到主轴120。主轴120被主轴电机(图中未明确示出)驱动，以使存储盘110高速旋转。

通过安装在定位臂140上的读/写头130从存储盘110读出和写入数据到存储盘110。应当理解，在图1中仅仅一般地示出了头130。通过电磁致动器150控制读/写头130在存储盘110的磁表面上的位置。在本实施例中，电磁致动器150和其相关联的驱动器电路可被视为包括在此处被更一般地称为存储设备100的“控制电路”的一部分。在本实施例中，设想这些控制电路还包括布置在该组件的相反侧，并且因此在图1的透视图中不可见的附加电子设备部件。将在其它图，诸如图3、4和6-9中，示出这些附加部件的例子。

因此，此处使用的术语“控制电路”应被宽泛地解释为包括(作为例子而不是限制)：驱动电子装置、信号处理电子装置、相关联的处理和存储器电路，并且可以包括用于控制读/写头相对于存储设备中的存储盘的存储表面的定位的附加或者替代的元件。连接器160用于将存储设备100连接到主计算机或者其它相关的处理设备。

应当理解，虽然图1示出了仅仅具有单个存储盘110、读/写头130和定位臂140中的每一个的一个实例的本发明的实施例，这仅是作为说明性的例子，并且本发明的替代实施例可以包括这些或其它驱动部件中的一个或多个部件的多个实例。例如，一个这样的替代实施例可以包括附接到相同主轴的多个存储盘，从而所有这些盘以相同速度旋转，以及多个读/写头和相关联的定位臂耦连到一个或多个致动器。另外，在特定实施例中，存储盘110和任何其它存储盘的两侧都可被用于存储数据，并且因此可以通过一个或多个读/写头的适当配置，经受读和写操作。

作为在此处广泛使用的术语的给定的读/写头可以被以分离的读取头和写入头的组合的形式实现。更特别地，此处使用的术语“读/写”旨在被宽泛地解释为读和/或写，因此读/写头可以包括仅读取头，仅写入头，用于读和写两者的单个头，或者单独的读取头和写入头的组合。因此，给定的读/写头(诸如，读/写头130)可以包括读取头和写入头两者。这些头可以包括，例如，具有环绕式或者侧屏蔽式主磁极的写入头，或者适合于在存储盘上记录和/或读取数据的任何其它类型的头。当执行写操作时，读/写头130在此处可被简单地称为写入头，并且以参考标记130W表示。

另外，除了具体示出的元件之外或者取代这些元件，图1所示的存储设备100还可以包括其它元件，包括这种存储设备的常规实现中的常见类型的一种或多种元件。这里不详细描述本领域技术人员熟知的这些及其它常规元件。应当理解，图1所示的元件的特定布置仅仅作为说明性的例子给出。本领域技术人员将认识到，多种其它存储设备配置可被用于实现本发明的实施例。

图2更详细地示出了存储盘110的存储表面。如图所示，存储盘110的存储表面包括多个同心轨迹210。每一个轨迹被再分为能够存储数据块以便随后检索的多个扇区220。当与向着存储盘的中心定位的轨迹相比较时，向着存储盘的外边缘定位的轨迹具有更大的周长。这些轨迹被分组为几个环形区域230，其中这些区域中的给定一个区域内的轨迹具有相同数目的扇区。外部区域中的轨迹比位于内部区域中的轨迹具有更多的扇区。在这个例子中，设想存储盘110包括M+1个区域，包括最外面的区域230-0和最里面的区域230-M。

存储盘110的外部区域提供比内部区域更高的数据传输速率。这部分地由于这样的事实，不管读/写头的定位如何，本实施例中的存储盘，一旦加速从而以操作速度旋转，则以恒定的角速度或者径向速度旋转，但是内部区域的轨迹具有比外部区域的轨迹小的周长。因此，与当读/写头被定位在内部区域的一个轨迹上时相比，当读/写头被定位在外部区域的一个轨迹上时，对于存储盘的给定360°旋转，它覆盖沿着盘表面的更大的线性距离。这种布置被称为具有恒定角速度(CAV)，因为存储盘的每一360°旋转花费相同数量的时间，然而应当理解，CAV操作并不是本发明的实施例所需的。

面积和线性位(bit)密度在存储盘110的整个存储表面上一般是恒定的，这导致外部区域处更高的数据传输速率。因此，存储盘的最外面的环形区域230-0具有比存储盘的最里面的环形区域230-M更高的平均数据传输速率。在给定的实施例中，在最里面的环形区域和最外面的环形区域之间，平均数据传输速率可以相差两倍以上。作为一个仅仅作为说明而提供的示例实施例，最外面的环形区域可以具有近似2.3Gb/s的数据传输速率，而最里面的环形区域具有近似1.0Gb/s的数据传输速率。在这种实现中，HDD可以更具体地具有500千兆字节(GB)的总存储容量，以及7200转每分钟(RPM)的主轴转速，如上面指出的，其数据传输速率的范围为从最外面区域的大约2.3Gb/s到最里面区域的大约1.0Gb/s。

可以设想存储盘110包括在其存储表面上形成的时序模式(timing pattern)。这种时序模式可以包括一组或多组伺服地址标记(SAM)或者以常规方式在特定扇区中形成的其它类型的伺服标记。

仅仅出于说明的目的给出在上面所述的实施例中指出的特定数据传输速率及其它特征，并且不应该被认为是任何方式的限制。可以在其它实施例中使用各种其它数据传输速率和存储盘配置。

下面将结合图3到11描述本发明的实施例，其中图1的存储设备100被配置用于实现至少一个写入驱动器和相关联的驱动器控制器，包括模式检测器和模式相关写入电路。示例性地，至少部分地利用分段数模转换器的至少一部分实现所述模式相关写入电路。作为例子，存储设备100可被配置用于以不同操作模式操作，包括具有和不具有模式相关写入的模式。下面将结合图5更详细地描述写脉冲波形的例子。

图3更详细地示出了图1的存储设备100的一部分。在这个视图中，存储设备100包括在总线306上通信的处理器300、存储器302和芯片上系统(SOC)304。该存储设备还包括提供SOC304和读/写头130之间的接口的前置放大器308。存储器302是相对于SOC304及存储设备100的其它部件的外部存储器，但是依然在存储设备内部。在本实施例中SOC304包括读通道电路310和磁盘控制器312，并且指引读/写头130从存储盘110读数据和向存储盘110写数据的操作。

总线306可以包括，例如，一个或多个互连结构。在本实施例中这种结构可被实现为在，例如，高级微控制器总线体系结构(AMBA)AX Iv2.0规范中更详细描述的高级可扩展接口(AXI)结构，通过引用将其结合在此。该总线还可以用于支持其它系统部件之间(诸如，SOC304和前置放大器308之间)的通信。应当理解，AXI互连不是必需的，并且在本发明的实施例中可以使用多种多样的其它类型的总线配置。

处理器300、存储器302、SOC304和前置放大器308可被视为共同地包括此处使用的术语"控制电路"的一个可能的例子。在其它实施例中可以使用控制电路的许多替代布置，并且这些布置可以仅包括部件300、302、304和308的子集，或者这些部件中的一个或多个部件的一些部分。例如，SOC304本身可被视为“控制电路”的例子。图3所示的实施例中的存储设备100的控制电路一般地被配置用于处理从读/写头130接收的和向读/写头130提供的数据，以及控制读/写头130相对于存储盘110的定位。

应当注意，可由处理器300指引图3的存储设备100中的SOC304的某些操作，其执行存储在外部存储器302中的代码。例如，处理器300可被配置用于执行存储在存储器302中的用于执行SOC304执行的模式相关写处理的至少一部分的代码。因此，存储设备100的模式相关写功能的至少一部分可被至少部分地以软件代码的形式实现。还可以在存储设备的其它部分中存储和执行该软件代码，诸如在SOC304的处理器和存储器部件中。

外部存储器302可以包括电子存储器，诸如任何组合的随机访问存储器(RAM)或者只读存储器(ROM)。在本实施例中，不作为限制，设想外部存储器302被至少部分地实现为双倍数据速率(DDR)同步动态随机存取存储器(SDRAM)，然而在其它实施例中可以使用多种多样的其它类型的存储器。存储器302是在此处被更一般地称为“计算机可读存储介质”的例子。这种介质也可以是可写的。

虽然在本实施例中设想SOC304被在单个集成电路上实现，该集成电路还可以包括处理器300、存储器302、总线306和前置放大器308的一部分。替代地，处理器300、存储器302、总线306和前置放大器308的一部分可被至少部分地以一个或多个附加集成电路的形式实现，诸如，被设计为用于HDD并且被适当地修改以便实现此处公开的模式相关写功能的另外的常规集成电路。

在共同转让并且通过引用结合在此的题目为“Data StorageDrive with Reduced Power Consumption”的美国专利No.7,872,825中，公开了可被修改以便用在本发明的实施例中的SOC集成电路的例子。

可被用于实现给定实施例的处理器、存储器或者其它存储设备部件的其它类型的集成电路包括，例如，微处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或者其它集成电路器件。

在包括集成电路实现方式的实施例中，可在晶片表面上以重复图案形成多个集成电路管芯。这种管芯中的每一个可以包括此处描述的模式相关写入电路，并且可以包括其它结构或电路。这些管芯被从晶片上切割或切片，然后被封装为集成电路。本领域技术人员知道如何将晶片切片以及封装管芯以产生封装的集成电路。如此制造的集成电路被认为是本发明的实施例。

虽然在本实施例中被示出为存储设备100的一部分，处理器300和存储器302中的一者或者两者可被至少部分地实现在相关联的处理设备(诸如，安装有该存储设备的主机计算机或者服务器)内。因此，图3的实施例中的元件300和302可被视为与存储设备100相分离，或表示复合元件，它们中的每一个包括与存储设备和其相关联的处理设备两者分离的处理或存储器电路部件。如上所述，处理器300和存储器302的至少部分可被视为包括此处被宽泛定义的术语“控制电路”。

现在更具体地参考存储设备100的前置放大器308，该实施例中的前置放大器包括驱动器控制器320和多个相关联的写入驱动器322。驱动器控制器320包括模式相关写入(PDW)电路324和模式检测器326。模式相关写入电路324被配置用于在由写入驱动器322中给定的一个写入驱动器产生的写信号的多个写脉冲中的每一个写脉冲中提供受控量的过冲。如下面更详细描述的，过冲控制涉及使用被设想实现在模式相关写入电路324中的分段数模转换器(DAC)。

虽然设想在本实施例中存在多个写入驱动器322，但其它实施例也可以仅包括单个写入驱动器。本实施例中的给定写入驱动器322可以包括多个不同的数据通路，诸如，高侧数据通路和低侧数据通路，然而在其它实施例中可以使用不同数目的数据通路。应当注意，在这方面此处使用的术语“数据通路”应被宽泛地解释，以包括例如CMOS电路或者其它类型的电路，通过这些电路，数据信号在前置放大器308或者其它存储设备部件中传递。

另外，术语“写入驱动器”意图包括可被用于向存储设备100的写入头传递或以其它方式提供一个或多个写信号的任何类型的驱动器电路。作为例子，写入驱动器322可以包括X侧和Y侧驱动器对，每一个这种对包括高侧和低侧驱动器两者，其中X和Y侧被在相反的写周期上驱动。这些X和Y侧驱动器对在此处也被分别称为左侧和右侧驱动器对。在其它写入驱动器实施例中可以使用许多的替代电路布置。

虽然在图3中被示例性地示出为与写入驱动器322相分离，但驱动器控制器320可以替代地被实现为至少部分地在写入驱动器322内部。

模式相关写入电路324被配置用于响应于模式检测器326在写数据中检测到的模式，控制写信号的特定写脉冲的过冲幅度。例如，在某些实施例中，当记录最小行程(runlength)长度的紧密间隔的磁变换时，写入头磁极尖端的磁状态可能不具有足够的时间来变为完全饱和。因此，在这种情况下使用积极的过冲设置，以便驱动磁极尖端快速地从一个饱和状态到相反的饱和状态，而在写数据的当前位之前的较长行程长度的情况下，使用较不积极的过冲设置。

模式相关写入电路324被配置用于通过利用上面说明的分段DAC，提供这种对写信号的写脉冲的过冲幅度控制。说明性实施例中的分段DAC对指定数目的最高有效位(MSB)使用温度计编码(thermometer coding)，并且对其余的最低有效位(LSB)使用二元加权，然而在其它实施例中可以使用不同类型的分段DAC。另外，不作为限制，设想使用单独的分段DAC控制给定写脉冲的过冲和稳态部分，然而许多的其它的布置也是可能的。这两个单独的分段DAC在此处也被称为相应的过冲和稳态分段DAC。

图4示出了一个实施例中的前置放大器308的部分400的更详细的视图。在这个实施例中，部分400包括驱动器控制器320'，其中在耦连到模式检测器326的桥控制模块324'内实现模式相关写入电路。要通过写入头130W记录在存储介质110上的写数据被施加到桥控制模块324'和模式检测器326的输入。桥控制模块324'被认为是如此处广泛地使用的术语模式相关写入电路的一种类型。

如将要描述的，桥控制模块324'利用分段DAC提供电流模(current-mode)写信号的写脉冲中的过冲幅度的模式相关调制。驱动器控制器320和模式相关写入电路324的其它实现方式不必被结合在桥控制模块中或以其它方式与桥控制模块相关联，并因此在这个实施例中使用参考标记320'和324'取代更一般的参考标记320和324。

图4的实施例中的写入驱动器被说明性地示出为以写入器输出桥322'的形式布置，以桥控制模块324'的桥控制输出驱动写入器输出桥322'。这个实施例中的写入器输出桥322'包括分别以WDX和WDY表示的X和Y侧驱动器输出，这些驱动器输出通过传输线402驱动写入头130W。以电感器L和电阻器R的串联布置作为写入头130的模型表示，并且写入头130从写入器(writer)输出桥322'接收如所指示的写电流形式的写信号。

桥控制模块324'接收指定写信号的给定写脉冲的基过冲值、差分过冲值、过冲持续时间和稳态值的数字控制信号。这些控制信号可被至少部分地由存储设备100的其它部件(诸如，处理器300或者SOC304)提供。本领域技术人员将明了用于提供写脉冲的可控参数的许多其它技术。

在本实施例中的写电流信号的上下文中，基过冲值、差分过冲值、过冲持续时间和稳态值分别被更具体地称为Ios幅度、ΔIos幅度、Ios持续时间和Iw幅度。此处，Ios表示写脉冲的基过冲电流，并且Iw表示写脉冲的稳态电流。

图5的时序图中示出了示例性的写脉冲，其示出了响应于图4实施例中的写数据产生的写电流。可见，给定的写脉冲具有稳态幅度Iw。在每一个写脉冲上叠加过冲幅度量，该过冲幅度量或者就是基过冲幅度Ios或者是以Ios+ΔIos给出的增强的过冲幅度。取决于对应的写数据位的逻辑状态，写脉冲可以是正或负脉冲。这里，正写脉冲用于二进制"1"写数据位，而负写脉冲用于二进制"0"写数据位。如所示出的，正写脉冲具有稳态幅度Iw和过冲幅度Ios或者Ios+ΔIos，并且负写脉冲具有稳态幅度-Iw和过冲幅度-Ios或者-(Ios+ΔIos)。

因此通过写入头130W的写电流在±Iw的稳态电流之间交替改变，并且每一个变换的前沿包括±Ios或者±(Ios+ΔIos)的附加过冲电流。然而应当理解，这种特定的写信号配置仅仅出于说明的目的给出，并且其它实施例可以使用具有不同写脉冲形状和配置的不同类型的写信号。例如，如2012年3月9日提交的题目为“Storage Device havingWrite Signal with Multiple-Slope Data Transition”的美国专利申请No.13/416，443(其被共同受让并且通过引用结合在此)中公开的，可以使用具有多个倾斜数据变换的写脉冲。

在图5的例子中，基过冲幅度Ios用于这样的写脉冲，对于这些写脉冲，对应的写数据位前面有包括大于单个位周期T的行程长度的写数据模式，并且增强的过冲幅度Ios+ΔIos用于这样的写脉冲，对于这些写脉冲，对应的写数据位前面有包括等于单个位周期T的行程长度的写数据模式。

模式检测器326被配置用于检测写数据中的这两种不同的模式，并且响应于检测到包括等于单个位周期T的行程长度的模式，产生有选择地启用增强过冲幅度的ΔIos使能信号。因此，将为前面有这种特定模式的每一个写数据位产生其对应的写脉冲，以便包括叠加在其稳态幅度上的增强过冲幅度。

因此，本实施例中的模式检测器326针对需要引入ΔIos增量的情形分析输入写数据。如下面将结合图9，10和11更详细地描述的，模式检测器的一种实现方式利用具有3T/2持续时间的计时器，从而允许检测1T和>1T的行程长度模式。

在其它实施例中，可以检测并且利用许多其它类型的模式，以调整一个或多个写脉冲的过冲幅度。例如，可以响应于具有行程长度>2T的模式，或者在出现前面和/或后面的多位行程长度的更复杂的模式时，引入ΔIos增量。另外，其它实施例可被配置用于支持用于ΔIos的多个模式相关的幅度设置。

现在将参考图6、7和8描述关于一个或多个实施例的附加细节。这些图可被视为与单个实施例的不同特征有关。替代地，可以使用所示特征的不同组合配置多个不同的实施例。这些实施例仅仅是说明性的，并且其它实施例不必包括图6、7和8或者此处描述的其它图的特定示例性布置。

现在参考图6，更详细地示出了驱动器控制器320的部分600。部分600更具体地示出了模式相关写入电路324的更详细的视图，包括用于产生图5示出类型的写脉冲的稳态和过冲分段DAC。稳态分段DAC包括段解码器602，而过冲分段DAC包括第一和第二段解码器604和606。

另外，部分600包括加法器610和缓冲器612、614和616，以及附加的控制电路620和624。缓冲器612、614和616与段解码器602、604和606中的相应的段解码器配对。使用相对慢的逻辑示例性地实现这些元件和加法器610，以预先计算控制数量，而使用相对快的逻辑示例性地实现附加的控制电路620和624，以便如在图中指示的，在预先计算的控制数量之间进行选择。加法器610是在此处被更一般地称为“组合器”的概念的一个例子，并且在其它实施例中可以使用其它类型的组合器。

在图6所示的示例性布置中，从在驱动器控制器320或者前置放大器308或者存储设备100的另一个部分中实现的写入器控制寄存器接收数字值。本实施例中的这些数字值示例性地包括9位稳态值Iw<8:0>、9位基过冲值Ios<8:0>和4位差分过冲值ΔIos<3:0>。

稳态值Iw<8:0>包括第一和第二部分，包括分别施加到段解码器602和缓冲器612的位<8:5>和<4:0>。

类似地，基过冲值Ios<8:0>包括第一和第二部分，包括分别施加到段解码器604和缓冲器614的位<8:5>和位<4:0>。

差分过冲值ΔIos<3:0>被施加到加法器610的输入，加法器610被配置用于形成基过冲值Ios<8:0>和差分过冲值ΔIos<3:0>的组合。更具体地，本实施例中的加法器610以基过冲值和差分过冲值的移位版本的和形成该组合。如图中所示，该移位版本是移动3位产生的，这对应于以2³＝8的因子乘以差分过冲值的乘法。因此，在该实施例中，ΔIos的LSB权重是Ios的权重的8倍。例如，如果Ios LSB＝0.281mA，则ΔIos LSB＝2.248mA，然而也可以使用其它LSB电流权重。

因此，在本实施例中，9位Ios值与4位ΔIos值的左移版本相加，以产生在此处更一般地称为基过冲值和差分过冲值的组合的9位(Ios+ΔIos)值。

所得到的基过冲值和差分过冲值的组合包括第一和第二部分，它们包括分别被施加到段解码器606和缓冲器616的位<8:5>和位<4:0>。

段解码器602、604和606的输出被表示为相应的值IwSeg<7:0>，IosSeg<13:0>和IosSumSeg<13；0>。它们是与相应的稳态和过冲分段DAC的温度计编码部分相关联的温度计码值，其中温度计码被配置为使得码的“1”位激活相关联的驱动器位位置，并且码的“0”位保持相关联的驱动器位位置处于关闭(off)状态。更具体地，IwSeg<7:0>表示8个稳态温度计码段S0到S7的特定数，并且IosSeg<13:0>和IosSumSeg<13:0>中的每一个表示14个过冲温度计码段S3到S16的特定数。取决于ΔIos使能信号的值，在给定的时间，仅仅选择使用IosSeg<13:0>和IosSumSeg<13:0>中的一个。

缓冲器612、614和616的输出被表示为相应的值Iw<4:0>、Ios<4:0>和IosSum<4:0>。它们是与相应的稳态和过冲分段DAC的二元加权部分相关联的二进制编码的值。更具体地，Iw<4:0>表示2⁵＝32个稳态二进制编码值中的特定一个，并且Ios<4:0>和IosSum<4:0>中的每一个表示2⁵＝32个过冲二进制编码值中的特定一个。再次地，取决于ΔIos使能信号的值，在给定的时间仅仅选择使用Ios<4:0>和IosSum<4:0>中的一个。

附加控制电路620包括与门622-1、622-2和622-3，所有这些与门被通过指示左侧或者右侧驱动器的激活的脉冲来选通。与门622还接收值IwSeg<2:0>、IwSeg<7:3>和Iw<4:0>作为相应的输入，并且产生以IwSegDed<2:0>、IwSegShared<7:3>和IwBinary<4:0>表示的相应输出。以这种方式，实现如图5所示的写电流的极性交变。

相应的与门622-1和622-2的两个输出IwSegDed<2:0>和IwSegShared<7:3>共同提供温度计编码的输出，其指示对上面提及的8个段S0到S7中的特定数的选择，并且对应于稳态分段DAC的MSB。这些段中的每一个示例性地表示8.32mA DAC段，在0.260mA的LSB值下对应于32个LSB，然而可以使用其它的每个段的电流值。与门622-3的输出IwBinary<4:0>是对应于稳态分段DAC的5个LSB的二进制编码输出，在0.260mA的LSB值下，DAC权重≤31LSB＝8.06mA。

附加控制电路624包括开关电路625以及与门626-1，626-2，626-3和626-4。如所示的，这些与门都被通过Ios脉冲选通。与门626-4还接收上面提及的指示左侧或者右侧驱动器的激活的脉冲作为输入，并且该与门的输出是施加到其它与门626-1、626-2和626-3中的每一个的脉冲。

选择电路625示例性地包括被配置用于在以Ios给出的基过冲幅度和以Ios+ΔIos给出的增强过冲幅度之间做出选择的单掷双极开关的对。响应于由模式检测器326产生的ΔIos使能信号进行选择。

开关电路625的上开关在段解码器604的输出处的温度计编码值IosSeg<13:0>和段解码器606的输出处的温度计编码值IosSumSeg<13:0>之间选择。

开关电路625的下开关在缓冲器614的输出处的二进制编码值Ios<4:0>和缓冲器616的输出处的二进制编码值IosSum<4:0>之间选择。

开关电路625是在此处被更一般地称为开关电路的一个例子，所述开关电路耦连到第一和第二段解码器，并且被配置用于响应于模式检测器检测到特定的模式，在由第一段解码器确定的基过冲段的数和由第二段解码器确定的增强过冲段的数之间选择。在其它实施例中可以使用许多其它类型和布置的开关来实现这种开关电路。

与门626-1、626-2和626-3从开关电路625接收选择的值。更具体地，与门626-1和626-2接收IosSeg<13:0>和IosSumSeg<13:0>值中被选择的一个的相应的<13:5>和<4:0>部分，并且产生以IosSegDed<8:16>和IosSegShared<3:7>表示的输出。这两个输出共同地提供温度计编码输出，其指示对上面提及的14个段S3到S16的特定数的选择，并且对应于过冲分段DAC的MSB。

如同前面所述的稳态情况中那样，这些段中的每一个示例性地表示8.32mA DAC段，在0.260mA的LSB值下对应于32个LSB，然而可以使用其它的每段电流值。与门626-3接收Ios<4:0>和IosSum<4:0>中被选择的一个，并且产生以IosBinary<4:0>表示的输出。类似于对应的稳态输出，该过冲输出是对应于过冲分段DAC的5个LSB的二进制编码输出，在LSB值为0.260mA的情况下，DAC权重为≤31LSB＝8.06mA。

至少部分地根据基过冲段的数和增强过冲段的数中的被选择的一个，确定用于写信号的写脉冲中的给定一个写脉冲的过冲幅度。更具体地，在本实施例中，根据基过冲段IosSeg<13:0>的数和增强过冲段IosSumSeg<13:0>的数中的被选择的一个，以及二进制编码过冲值IosBinary<4:0>，确定用于给定写脉冲的过冲幅度。

至少部分地根据稳态段的数确定用于写信号的给定写脉冲的稳态幅度。更具体地，在本实施例中，根据稳态段IwSeg<7:0>的数以及二进制编码稳态值IwBinary<4:0>确定用于给定写脉冲的稳态幅度。

如图6所示，稳态段的子集包括共享段，该共享段也作为过冲段中的对应段。在图中，这些共享段被表示为在稳态分段DAC的上下文中的IwSegShared<7:3>，以及在过冲分段DAC的上下文中的IosSegShared<3:7>。下面将参考图8更详细地描述段之间的重叠。

现在参考图7，示出了高侧和低侧写入驱动器的分离的对，以及图4的驱动器控制器的多个实例，每一个包括前面结合图6描述的控制电路的一部分。该图中的写入器输出桥322'更具体地包括使用以Q1、Q2、Q3和Q4一般地表示的输出晶体管实现的写入驱动器。晶体管Q1和Q2是分别用于逻辑高和逻辑低写数据位的低侧驱动器。类似地，晶体管Q3和Q4是分别用于逻辑低和逻辑高写数据位的高侧驱动器。

Q1和Q2晶体管是双极NPN晶体管，并且Q3和Q4晶体管是双极PNP晶体管。每一个这种晶体管被示例性地示出为包括多个发射极。Q1和Q3的集电极耦连到WDX输出端子，并且Q2和Q4的集电极耦连到WDY输出端子。如图4所示，这些端子驱动耦连到写入头130W的传输线402的上下导体。

如图7所示，驱动器控制器320'更具体地包括类似于图4所示的桥控制模块的4个实例，这些多个桥控制模块实例被表示为324'-1、324'-2、324'-3和324'-4，并且被配置用于分别控制通过写入驱动器输出晶体管Q1、Q2、Q3和Q4的电流。这个实施例中的桥控制模块不同于前面结合图4描述的模块之处在于，图7的桥控制模块结合有模式检测器326-1、326-2、326-3和326-4的相应实例。在图4的实施例中，模式检测器被示出为在桥控制模块之外。在这方面应当注意，使用重复的模式检测器减少了桥路之间的时间偏斜(time skew)，并且减少了电平转变器的数目。

每一个桥控制模块还包括图6的电路的一部分，包括与门622-1、622-2、622-3、626-1、626-2和626-3。设想图6的与门626-4结合在被实现在每个桥控制模块中的过冲脉冲产生器710中。开关电路625也被结合在每个桥控制模块中，在这个图中，开关电路625被更具体地示出为包括开关625A和开关625B。

本实施例中的所有桥控制模块共享Iw逻辑702、Ios逻辑704和ΔIos预处理逻辑706中的每一个的单个实例。在这个实施例中，这些被共享的元件被认为是整个驱动器控制器320'的一部分，并且被配置用于并入有图6中的相应段解码器602、604和606以及相应缓冲器612、614和616。另外，设想ΔIos预处理逻辑706并入有加法器610。如前面指出的，使用低速或者相对慢的逻辑构造段解码器602、604、606、加法器610以及缓冲器612、614和616。再次地，这些元件被所有桥控制模块(其使用高速或者相对快的逻辑实现)共享。这种布置允许Ios和(Ios+ΔIos)值两者的预先计算，以及就在施加到写入器输出桥322'即刻之前在这两个值之间的高速切换。

如图7所示，前面结合图6描述的桥控制模块324'-1的输出驱动写入器输出桥322'的相应N型金属氧化物半导体(MOS)晶体管715的栅极。这些NMOS晶体管的漏极耦连到Q1的一个或多个发射极的相应子集，并且它们的源极连接到以VEE表示的低电源电压。更具体地，一个给定的这种晶体管可以包括一组加权晶体管，并且因此晶体管715在此处可被称为相应的加权晶体管组，每一个这种组被以桥控制模块324'-1的5个输出IwBinary<4:0>、IwSegDed<2:0>、IwSegShared<7:3>、IosSegDed<8:16>和IosBinary<4:0>中的一个驱动。

本实施例中的每一个发射极被加权以对应于32个LSB电流单位。5位DAC和其相关联的被以栅极622-3驱动的发射极传输0-31单位范围内的电流，而其它发射极当被激活时传送32单位电流。可以使用替代的加权和发射极配置。

设想其它桥控制模块324'-2、324'-3和324'-4中的每一个相对于写入驱动器输出晶体管Q2、Q3和Q4中与其对应的一个被以类似的方式配置，然而为了图示的简单和清楚起见，图中省略了相关联的写入器输出桥322'的MOS晶体管组。另外，低侧桥控制模块324'-1和324'-2和它们相关联的NMOS晶体管组耦连到低电源电压VEE；而高侧桥控制模块324'-3和324'-4耦连到高电源电压VCC，并且将它们的输出耦连到P型MOS(PMOS)晶体管组而不是NMOS晶体管。

另外，对高写数据操作的桥控制模块324'-1和324'-4的写数据输入被以pWrite_Data表示，并且对低写数据操作的桥控制模块324'-2和324'-3的写数据输入被以nWrite_Data表示。写数据在图中还被一般地称为Write_Data。

这些桥控制模块324'中的每一个还接收由元件702、704和706产生的信号作为附加输入，如前面提到的，在本实施例中，这些元件被桥控制模块共享。

应当注意，设想元件702、704和706的输出以及与pWrite_Data和nWrite_Data输入相关联的写数据信号被以图7中未示出的电平转变器转变到VCC和VEE参考电平。

双极晶体管Q1、Q2、Q3和Q4被配置以共射共基放大器配置(cascode configuration)，以便为这些MOS晶体管屏蔽传输线402和写入头103W上出现的高的电压摆动。

本实施例中的写入器输出桥322'可被视为包括四个象限，对角线相对的象限被同时导通，以实现写电流极性切换。因此，对于逻辑高写数据位，Q1和Q4同时导通，而对于逻辑低写数据位，Q2和Q3同时导通。这个实施例中的上部和下部象限具有类似的设计，但是采用互补输出器件，并且分别以高低电源电压VCC和VEE为基准。这种布置允许双向电流流过写入头130W。分离的高和低基极偏置电路720H和720L耦连到相应晶体管对Q3、Q4和Q1、Q2的基极。基极偏置电路720H和720L耦连到相应的高和低电源电压VCC和VEE。

为了抑制将写入器输出桥322'连接到写入头130W的传输线402中的反射，输出端子WDX和WDY被通过相应的阻抗Z₀/2耦连到端子电压725，其中Z₀表示传输线402的特性阻抗。端子电压725是以(VCC+VEE)/2给出的共模电位。

在以图6和7中的一个或多个所示的方式配置的示例性实施例中，可以使用多路复用器或者其它开关实现开关电路625，以在Ios和(Ios+ΔIos)段路径之间进行选择。然而，还应当理解，可以使用替代类型的开关电路。例如，该开关电路可以包括被配置用于执行所述基过冲段的数和所述增强过冲段的数的逻辑或运算，以有效地在这些段数之间进行选择的逻辑电路。更具体地，因为(Ios+ΔIos)≥Ios，可以使用(Ios+ΔIos)和Ios段路径的逻辑或实现等同的选择方法。这种布置允许段解码器606利用“随意(don’tcare)”值以降低复杂性。

图8示出了对逻辑或的这种使用，以在Ios和(Ios+ΔIos)段路径之间进行选择，以及示例性实施例的其它特征。该图示出了前面所述的段解码器602、604和606，并且示出了由桥控制模块324'中的给定一个桥控制模块产生的输出被布置为施加到写入器输出桥322'的对应输出装置的方式。这个实施例中存在5个不同的输出，它们中的每一个被施加到图7的5组NMOS晶体管715中的对应一组。更具体地，如上所述，这5个输出包括IwBinary<4:0>、IwSegDed<2:0>、IwSegShared<7:3>、IosSegDed<8:16>和IosBinary<4:0>。IwBinary<4:0>和IosBinary<4:0>输出包括与相应的稳态和过冲分段DAC的二元加权部分相关联的二进制编码输出。

IwSegDed<2:0>、IwSegShared<7:3>和IosSegDed<8:16>输出是与稳态和过冲分段DAC的温度计编码部分相关联的温度计编码输出，专用的段S0到S2专用于稳态分段DAC，专用的段S8到S16专用于过冲分段DAC，并且剩余的段S3到S7被两个分段DAC共享。如该图中的段的名称之上或之下的相应水平箭头所指示的，根据温度计码以增加或减少的段计数“照亮”段。

在本实施例中，5个段S3到S7是Iw和Ios/(Ios+ΔIos)段路径共有的。对Iw、Ios和ΔIos施加限制，以排除共享段的同时激活。

图8还示出了与桥控制输出的产生相关联的附加处理。例如，在这个实施例中，8位稳态值Iw<7:0>被使用加法器800和开关802扩展为9位值Iw<8:0>。这些元件可被配置用于支持Iw模式，其中通过开关802在零和最大电平之间的操作，Iw可以在大约10和75mA之间改变。另外，差分过冲值ΔIos被使用x8乘法器804左移3位，然后在加法器610中与基过冲值Ios<8:0>组合。在这个实施例中，包括与门812和开关815的开关电路响应于检测到特定模式而操作，在这种情况下，等于T的在前行程长度指示对写脉冲应用增强过冲幅度。

如上所指出的，图8所示的布置利用(Ios+ΔIos)≥Ios的事实，因此允许Ios和(Ios+ΔIos)段路径之间的逻辑或。使用或门810实现该逻辑或。如同诸如与门812和开关815的元件，这种或门被认为被包括在此处使用的一般术语“开关电路”中。

某些实施例可被配置用于提供具有在范围0≤Iw≤(31+8×32)×LSB的稳态电流，在范围0≤Ios≤(31+14×32)×LSB中的基过冲电流，以及在范围0≤ΔIos≤15×8×LSB中的差分过冲电流的写脉冲，相关的Iw、Ios和ΔIos贡献受到约束，以防止共享段的同时激活。在这些实施例中，如前面指示的，作为一个可能的例子，LSB值可被给定为0.260mA，段权重等于32LSB＝8.32mA，并且DAC权重≤31LSB＝8.06mA。在其它实施例中可以使用许多替代值、范围、设置和其它参数。

例如，如上所述的，其它实施例可被配置用于容纳多个ΔIos值，以ΔIos_k表示，其中k＝1，2，...，K，每个ΔIos值与写数据中的特定模式相关联。对于每一个这种值ΔIos_k，提供与相应的加法器610和段解码器606类似的加法器和相关联的段解码器，以及对开关电路和模式检测器的对应的简单修改，以容纳附加的段路径和模式。

现在将参考图9、10和11描述模式检测器326的示例性实施例。

最初参考图9，设想为写入器输出桥322'的每一个象限实现单独的所示出的模式检测器的实例。该图中的特定模式检测器被标识为模式检测器326-1，其以在图7的桥控制模块324'-1中实现。这个实施例中的模式检测器326-1被配置用于区分具有等于T的行程长度的模式和具有大于或等于2T的行程长度的模式，其中T表示写数据的单个位周期，然而，如上所述的，在其它实施例中可以检测其它模式，并且可以利用其它模式调整用于一个或多个写脉冲的过冲幅度。

图9所示的示例性模式检测器326-1包括斜波电路(rampcircuit)，该斜波电路包括可编程电流源I1、输入NMOS晶体管M1和电容器C。该斜波电路被配置用于产生斜波信号，该斜波信号被结合写数据中的多个变换中的每一个重置为初始值。更具体地，该斜波电路被配置为使得斜波信号在近似以3T/2给出的时间段中从其初始值倾斜到其最终值，以便于区分等于T的行程长度和大于或等于T的行程长度。

在某些实施例中，单个斜波电路可被模式检测器的多个实例共享。例如，虽然写入器输出桥的每一个象限中的单独的这种电路的包含物容纳有乒乓功能(ping-ponging)，并且消除了对以两种供电轨为参考的电路之间高速电平转变的需要，但是如果允许高速轨对轨电平转变，则可以仅使用以乒乓配置布置的两个斜波电路。

该斜波电路耦连到锁存电路，示例性地，该锁存电路包括驱动低-亚稳态主从触发器902的数据输入的阈值装置900。以写数据对触发器902进行钟控，写数据还被施加到NMOS晶体管M1的栅极。该锁存电路还包括异或门904和与门906。异或门904接收触发器902的数据输出Q和BitLengthMode(位长度模式)信号作为其输入，BitLengthMode信号允许用户为等于T的行程长度或者大于或等于2T的行程长度有选择地使能Ios增强。与门906接收OS_rising(OS_上升)信号和异或门904的输出作为其输入。

该锁存电路被配置用于至少部分地基于斜波信号是否在由一个变换发起之后并且在被以紧接着的下一个变换重置之前到达最终值，来产生模式检测输出信号。本实施例中的模式检测输出信号示例性地包括本文中在别处描述的ΔIos使能信号，ΔIos使能信号在图9中被示出作为一组信号912的一部分，该组信号912还包括过冲使能信号。应当理解，在其它实施例中可以使用不同的斜波和锁存电路布置，或更一般地，可以使用其它模式检测器的类型和配置。

另外，图9示出了计时器校准锁存器910，其是计时器校准电路的一部分，计时器校准电路被配置用于在模式检测器326-1的校准操作模式过程中调整斜波电路的一个或多个参数。这种校准可被用于，例如，消除管芯工艺变化的副作用。计时器校准电路包括微编码计时器校准算法，如下面结合图11更详细地描述的，该微编码计时器校准算法估算在斜波电路的不同控制输入条件下由锁存电路910产生的计时器到时(timer hit)信号TimerHit。计时器校准锁存器接收触发器902的输出作为其置位(set)输入，并且产生对应于计时器到时信号的输出。微编码计时器校准算法向计时器校准锁存器910的复位输入提供以ResetTimerHit表示的复位计时器到时信号。

图10示出了时序图，其示出了图9的示例性模式检测器326-1的操作。当写数据处于逻辑低电平，并且M1关断时，允许电容器C从可编程电流源I1充电。在写数据返回逻辑高电平时，M1导通，电容器电压Vcap相对于阈值Vthr的状态被边沿钟控到主从触发器902中，并且电容器通过M1放电，为写数据的下一个逻辑低间隔做准备。如果当被钟控到输入触发器902中时，电容器电压Vcap小于阈值Vthr，则确定紧邻着的前一个行程长度等于T，从而当前写数据位有资格被以ΔIos进行Ios增强。因此，如图10的时序图中的ΔIos_rising(ΔIos_上升)的窄脉冲指示的，ΔIos使能信号被激活。在该图中，OS_rising(OS_上升)的每一个窄脉冲指示为其在对应的写脉冲中应用过冲的写数据中的上升变换，并且如前面所述，ΔIos_rising的窄脉冲指示在对应的写脉冲中以增强的幅值应用过冲。

如上所述，本实施例中施加到异或门904的BitLengthMode信号允许选择两个替代Ios增强模式中的一个，即，对于前面的行程长度等于T的增强，或者对于前面的行程长度大于或等于2T的增强。假设BitLengthMode信号被配置用于选择对于前面的行程长度等于T的Ios增强。

现在参考图11，示出了用于实现上面所述的微编码计时器校准算法的示例性伪代码。示例性地，该校准算法被以存储在前置放大器308的存储器、SOC304或者存储设备100的另一部分中的微代码实现。如前面指出的，该计时器校准算法估算在斜波电路的不同控制输入条件下计时器校准锁存器910产生的计时器到时信号TimerHit。该计时器校准算法被配置用于消除影响计时器持续时间的固定的工艺和几何公差，以提供优化的3T/2计时器设置。在本实施例中不同的控制输入条件包括第一和第二组输入条件。

在第一组输入条件中，在测试写数据WD被设置为表现出第一指定行程长度，即，WD＝1T的情况下，在斜波控制信号AT_DAC的相应的最小值和最大值处估算计时器到时信号TimerHit。这涉及给模式检测器施加周期为1T的方波写数据，并且通过多个持续时间步阶(step)中的每一个扫描计时器持续时间寄存器。对于所述持续时间步阶中的每一个，监视指示计时器是否在给定的位周期期间是否已经时间超时的TimerHit信号。

在第二组输入条件下，在测试写数据WD被设置为表现出不同于第一指定行程长度的第二指定行程长度，即，WD＝2T的情况下，在斜波控制信号AT_DAC的相应的最小值和最大值处估算计时器到时信号TimerHit。这涉及给模式检测器施加周期为2T的方波写数据，并且通过多个持续时间步阶中的每一个扫描计时器持续时间寄存器。对于所述持续时间步阶中的每一个，监视指示计时器是否在给定的位周期期间已经超时的TimerHit信号。

基于在上面的第一和第二组输入条件下的测试，获得斜波控制信号AT_DAC的相应1T和2T值，并且取这些值的平均以确定适当的3T/2值。

上面所述的模式检测器布置仅是示例性的，并且可以使用替代技术。例如，模式检测可以基于从SOC304传输到前置放大器308的行程长度信息。另外，可以使用锁相环钟控来实现基于本地前置放大器的模式分析。

本发明的一个或多个实施例提供基于盘的存储设备以及其它类型的存储设备的显著改进。例如，通过利用具有采用以此处公开的方式实现的模式相关过冲幅度调制的写脉冲的写信号，写入头磁化状态可以更容易地达到饱和状态。这可以显著地改进轨迹上和偏离轨迹记录性能，特别是在高数据速率情况下。

示例性的实施例利用被施加于分段DAC的数字控制信号提供这些优点。这允许在存储设备中提供模式相关写入功能，而不增加写入驱动器输出设备面积或者容量。另外，通过使用可被至少部分地利用微编码计时器校准算法实现的计时器校准电路，显著地减少了工艺和几何形状变化对性能的影响。

应当理解，图3-11所示的特定电路布置、写信号波形和信号配置仅仅作为例子，并且本发明的其它实施例可以利用其它元件类型和布置，以如此处公开的，为一个或多个写信号实现模式相关写功能。

如前面所述的，在本发明的其它实施例中，存储设备配置可以改变。例如，存储设备可以包括混合HDD，除了一个或多个存储盘之外，混合HDD还包括闪速存储器。

应当理解，在本发明的其它实施例中，特定的存储盘配置和记录机制可以改变。例如，可以在本发明的一个或多个实施例中使用包括瓦叠式磁记录(shingled magnetic recording,SMR)、位模式介质(BPM)、热辅助磁记录(HAMR)和微波辅助磁记录(MAMR)的多种多样的记录技术。因此，本发明的实施例对于给定存储设备中使用的存储介质的具体类型方面没有限制。

图12示出了处理系统1200，处理系统1200包括耦连到主机处理设备1202的基于盘的存储设备100，主机处理设备1202可以是计算机、服务器、通信设备等等。虽然在这个图中被以单独的元件示出，但也存储设备100可以被结合到主机处理设备中。针对存储设备100的指令(诸如，读命令和写命令)可以源自处理设备1202，处理设备1202可以包括与前面结合图3描述的类似的处理器和存储器元件。

如图13所示，多个可能为各种不同类型的存储设备100-1到100-N可以被并入到虚拟存储系统1300中。示例性地，虚拟存储系统1300(其也被称为存储虚拟化系统)包括耦连到RAID系统1304的虚拟存储控制器1302，其中RAID表示独立存储设备冗余阵列。该RAID系统更具体地包括以100-1、100-2，...，100-N表示的N个不同的存储设备，它们中的一个或多个可以是HDD，并且它们中的一个或多个可以是固态驱动器。此外，设想RAID系统的HDD中的一个或多个被配置用于包括如此处公开的模式相关写功能。这些以及其它包括此处公开的类型的HDD或其它存储设备的虚拟存储系统被认为是本发明的实施例。图12中的主机处理设备1202还可以是虚拟存储系统的元件，并且可以并入有虚拟存储控制器1302。

另外，应当强调，上面描述的本发明的实施例意图仅仅是说明性的。例如，其它实施例可以使用不同类型和布置的存储介质、写入头、控制电路、前置放大器、写入驱动器、驱动器控制器、模式相关写入电路、稳态和过冲分段DAC、模式检测器及其它存储设备元件，以实现所描述的写信号产生功能的。另外，基于检测到的写数据模式调整写脉冲过冲幅度的具体方式，以及用于写脉冲的各种参数和波形，在其它实施例中可以改变。本领域技术人员将明了落在下列权利要求的范围内的这些和许多其它替代实施例。

Claims (10)

1.一种装置，包括:

控制电路，其适于耦接到存储装置的写入头；

其中所述控制电路包括：

写入驱动器，被配置用于响应于写数据产生包括多个写脉冲的写信号；和

与所述写入驱动器相关联的驱动器控制器，被配置用于利用分段数模转换器调整所述写脉冲中的相应写脉冲的过冲幅度；

其中所述驱动器控制器包括:

模式检测器，被配置用于检测所述写数据中的模式；和

包括所述分段数模转换器的模式相关写入电路；

其中所述分段数模转换器包括:

第一段解码器，被配置用于对基过冲值的第一部分解码，以识别基过冲段的对应数；

组合器，被配置用于形成所述基过冲值和差分过冲值的组合；

第二段解码器，被配置用于对所述基过冲值和所述差分过冲值的组合的第一部分解码，以识别增强过冲段的对应数；和

耦连到所述第一段解码器和第二段解码器的开关电路，被配置用于响应于由模式检测器检测到特定模式，在所述基过冲段的数和所述增强过冲段的数之间进行选择；

其中至少部分地根据所述基过冲段的数和增强过冲段的数中被选择的一个，确定所述写脉冲中的给定写脉冲的过冲幅度。

2.如权利要求1所述的装置，其中所述组合器包括:

移位电路，被配置用于将所述差分过冲值移位预定的位数，以获得移位的差分过冲值；和

加法电路，被配置用于计算所述基过冲值和所述移位的差分过冲值的和。

3.如权利要求1所述的装置，其中所述开关电路包括在所述段的数之间有效地进行选择的逻辑电路，所述逻辑电路被配置用于执行所述基过冲段的数和所述增强过冲段的数的逻辑或。

4.如权利要求1所述的装置，其中所述开关电路被配置用于响应于对第一模式的检测，选择所述增强过冲段的数，所述第一模式包括所述写数据的当前位之前的第一指定行程长度，以及响应于对如下模式的检测，选择所述基过冲段的数，所述模式包括所述写数据的当前位之前的与所述第一指定行程长度不同的第二指定行程长度，并且其中所述第一指定行程长度包括所述写数据的当前位之前的等于单个位周期的行程长度，并且所述第二指定行程长度包括所述写数据的当前位之前的大于所述单个位周期的行程长度。

5.如权利要求1所述的装置，其中所述模式检测器包括:

斜波电路，被配置用于产生斜波信号，所述斜波信号被与所述写数据中的多个变换中的每一个结合地重置为初始值；和

耦连到所述斜波电路的锁存电路，被配置用于至少部分地基于所述斜波信号在被以一个变换发起之后并且在被以紧接着的下一个变换重置之前是否达到最终值，产生模式检测输出信号；和

其中所述斜波电路被配置为使得所述斜波信号在以3T/2近似给出的时间段内从其初始值倾斜到其最终值，以便允许所述模式检测器区分具有等于T的行程长度的模式和具有大于或等于2T的行程长度的模式，其中T表示单个位周期。

6.如权利要求5所述的装置，其中所述驱动器控制器还包括计时器校准电路，被配置用于在所述模式检测器的校准操作模式期间，调整所述斜波电路的一个或多个参数，其中所述计时器校准电路包括微码计时器校准算法，其估算在所述斜波电路的不同控制输入条件下，所述计时器校准电路的计时器校准锁存器产生的计时器到时信号，并且其中所述不同控制输入条件包括:

第一组输入条件，其中在测试写数据被设置为呈现出第一指定行程长度的情况下，在斜波控制信号的相应最小值和最大值处估算所述计时器到时信号；和

第二组输入条件，其中在测试写数据被设置为呈现出与所述第一指定行程长度不同的第二指定行程长度的情况下，在斜波控制信号的相应最小值和最大值处估算所述计时器到时信号。

7.如权利要求1所述的装置，其中根据所述基过冲段的数和所述增强过冲段的数中被选择的一个，以及与所述相应的基过冲和组合的基过冲和差分过冲值的第二部分中的被选择的一个对应的二进制编码的过冲值，确定用于所述写脉冲中的给定的一个写脉冲的过冲幅度。

8.如权利要求1所述的装置，其中所述驱动器控制器还被配置用于利用附加的分段数模转换器，调整所述写脉冲中的相应写脉冲的稳态幅度，其中所述附加分段数模转换器包括:

附加段解码器，被配置用于对稳态值的第一部分解码以识别稳态段的对应数；

其中至少部分地根据所述稳态段的数，确定用于所述写脉冲中的所述给定的一个写脉冲的稳态幅度；和

其中所述稳态段的子集包括还作为所述过冲段中的对应过冲段的共享段。

9.一种方法，包括以下步骤:

接收要被写到存储设备的存储介质的写数据；和

响应于所述写数据，产生包括多个写脉冲的写信号；

其中产生写信号包括，利用分段数模转换器调整所述写脉冲中的相应写脉冲的过冲幅度；

其中调整过冲幅度包括：

检测所述写数据中的模式；

对基过冲值的第一部分解码，以识别基过冲段的对应数；

形成所述基过冲值和差分过冲值的组合；

对所述基过冲值和所述差分过冲值的组合的第一部分解码，以识别增强过冲段的对应数；和

响应于对特定模式的检测，在所述基过冲段的数和所述增强过冲段的数之间进行选择；

其中至少部分地根据所述基过冲段的数和增强过冲段的数中被选择的一个，确定所述写脉冲中的给定的写脉冲的过冲幅度。

10.一种存储装置，包括:

存储介质；

写入头；和

耦连到所述写入头的控制电路；

所述控制电路包括:

写入驱动器，被配置用于响应于写数据产生包括多个写脉冲的写信号；和

与所述写入驱动器相关联的驱动器控制器，被配置用于利用分段数模转换器调整所述写脉冲中相应写脉冲的过冲幅度；

其中所述驱动器控制器包括:

模式检测器，被配置用于检测所述写数据中的模式；和

包括所述分段数模转换器的模式相关写入电路；

其中所述分段数模转换器包括：

第一段解码器，被配置用于对基过冲值的第一部分解码，以识别基过冲段的对应数；

组合器，被配置用于形成所述基过冲值和差分过冲值的组合；

第二段解码器，被配置用于对所述基过冲值和所述差分过冲值的组合的第一部分解码，以识别增强过冲段的对应数；和

耦连到所述第一段解码器和第二段解码器的开关电路，被配置用于响应于由模式检测器检测到特定模式，在所述基过冲段的数和所述增强过冲段的数之间进行选择；

其中至少部分地根据所述基过冲段的数和增强过冲段的数中被选择的一个，确定所述写脉冲中中的给定的写脉冲的过冲幅度。