CN104465356A - 半导体器件及其制造方法 - Google Patents

Abstract

本发明提供半导体器件及其制造方法，在该半导体器件中能够抑制在晶体管的栅极电极与源极/漏极区之一之间的短路发生。在半导体器件中，形成于栅极电极之上且含有氮化硅的第一绝缘层具有上表面，该上表面具有形成于在含有氮化物的栅极电极的第二电极层之上的区域内的凹陷部。

Description

半导体器件及其制造方法

对相关申请的交叉引用

在2013年9月17日提交的日本专利申请No.2013-191922的公开内容，包括说明书、附图和发明摘要全都并入本文，以作参考。

技术领域

本发明涉及半导体器件及其制造方法。

背景技术

半导体器件的越来越高的集成度以及日益小型化不断增强了朝以下多层配置发展的趋势：包含于半导体器件内的多个微小元件被设置成在平面图中彼此重叠。例如，在日本未经审查的专利公开No.2004-79696(专利文献1)中示出了半导体器件的这种多层配置。

在日本未经审查的专利公开No.2004-79696中所公开的半导体器件是称为SRAM(静态随机存取存储器)的非易失性存储器。在日本未经审查的专利公开No.2004-79696所公开的SRAM中，已经对使用称为所谓的TFT(薄膜晶体管)的薄膜晶体管作为负载晶体管的SRAM电路添加了电容器，作为所谓的DRAM(动态随机存取存储器)。在该公开所描述的SRAM中，电荷被保存于作为存储节点部分的替代的电容器内，并且在该电容器的电位由包含于SRAM电路内的所谓的触发器电路保持。

[相关参考文献]

[专利文献]

[专利文献1]日本未经审查的专利公开No.2004-79696

发明内容

在上述公开所描述的半导体器件中，氧化物膜可以形成于晶体管的栅极电极的侧壁之上。在这种情况下，随着半导体器件日益小型化，可以在氧化物膜于栅极电极的侧壁之上的形成过程中使栅极电极弯向把半导体基板的主表面。这会导致在栅极电极与晶体管的源极/漏极中任一个之间发生短路。

本发明的其他问题和新特征通过在本说明书和附图中的阐述将会变得显而易见。

在一种实施例的半导体器件中，形成于栅极电极之上的且含有氮化硅的第一绝缘层具有上表面，该上表面具有形成于含有硅化物的栅极电极的第二电极层之上的区域内的凹陷部。

在该实施例的半导体器件中，第一绝缘膜具有含有凹陷部的上表面。这能够抑制栅极电极在侧壁氧化物膜的形成期间朝半导体基板的主表面弯曲。结果，可以抑制在晶体管的栅极电极与源极/漏极区中的任一个之间的短路发生。

附图说明

图1是示出一种实施例的半导体器件的配置的平面示意图；

图2是包含于该实施例的半导体器件中的存储单元的等效电路图；

图3是示出与图2的等效电路对应的具体配置的截面示意图；

图4是示出在形成于该实施例的半导体器件的半导体基板的主表面之上的栅极电极附近的配置的截面示意图；

图5是示出在形成于该实施例的半导体器件的半导体基板的主表面之上的栅极电极附近的配置的平面示意图；

图6是示出对应于图4的该实施例的半导体器件的制造方法的第一步骤的截面示意图；

图7是示出对应于图4的该实施例的半导体器件的制造方法的第二步骤的截面示意图；

图8是示出对应于图4的该实施例的半导体器件的制造方法的第三步骤的截面示意图；

图9是示出对应于图4的该实施例的半导体器件的制造方法的第四步骤的截面示意图；

图10是示出对应于图4的该实施例的半导体器件的制造方法的第五步骤的截面示意图；

图11是示出对应于图4的该实施例的半导体器件的制造方法的第六步骤的截面示意图；

图12是示出对应于图4的该实施例的半导体器件的制造方法的第七步骤的截面示意图；

图13是示出对应于图4的该实施例的半导体器件的制造方法的第八步骤的截面示意图；

图14是示出在形成于该实施例的变型例1的半导体器件的半导体基板的主表面之上的栅极电极附近的配置的平面示意图；

图15是示出在形成于该实施例的变型例2的半导体器件的半导体基板的主表面之上的栅极电极附近的配置的平面示意图；

图16是示出对应于图11的该实施例的变型例3的半导体器件的截面示意图；

图17是示出在形成于该实施例的变型例3的半导体器件的半导体基板的主表面之上的栅极电极附近的配置的截面示意图；

图18是示出对应于图11的该实施例的变型例4的半导体器件的截面示意图；

图19是示出在形成于该实施例的变型例4的半导体器件的半导体基板的主表面之上的栅极电极附近的配置的截面示意图；

图20是示出在形成于现有技术的半导体器件的半导体基板的主表面之上的栅极电极附近的配置的截面示意图；

图21是示出在形成于现有技术的半导体器件的半导体基板的主表面之上的栅极电极附近的配置的平面示意图；

图22是对应于图7的现有技术的半导体器件的制造方法的截面示意图；

图23是对应于图10的现有技术的半导体器件的制造方法的截面示意图；

图24是对应于图11的现有技术的半导体器件的制造方法的截面示意图；

图25是对应于图12的现有技术的半导体器件的制造方法的截面示意图；

图26是对应于图13的现有技术的半导体器件的制造方法的截面示意图；

图27是示出在每个试件A至D中的凹进量与栅极图形尺寸之间的关系的视图；

图28是示出在形成于试件A中的半导体器件的半导体基板的主表面之上的栅极电极附近的配置的截面图；

图29是示出在形成于试件B中的半导体器件的半导体基板的主表面之上的栅极电极附近的配置的截面图；

图30是示出在形成于试件C中的半导体器件的半导体基板的主表面之上的栅极电极附近的配置的截面图；

图31是示出在形成于试件D中的半导体器件的半导体基板的主表面之上的栅极电极附近的配置的截面图；

图32是示出在形成于每个示例中的半导体基板的主表面之上的栅极电极附近的配置的平面图；以及

图33是示出在每个示例中的凹进量与到凹陷部的距离之间的关系的视图。

具体实施方式

以下将基于附图来给出关于实施例的描述。

参照图1，在本实施例中的半导体器件DV内，在半导体基板SUB(例如，由例如硅单晶制成的半导体晶圆)的主表面之上形成了多种类型的电路。包含于半导体器件DV内的电路的示例包括信号输入/输出电路、DA(数字/模拟)-AD转换器、电源电路、CPU(中央处理单元)、闪存和SRAM(晶体管随机存取存储器)。

包含于半导体器件DV内的每个电路的功能如下。首先，在信号输入/输出电路中，执行安置于半导体器件DV等之外的电路的电子信号输入/输出。在DA-AD转换器中，执行在模拟信号和数字信号之间的转换。电源电路供应用于驱动半导体器件DV所需的电功率，并控制该电功率。在CPU中，执行使用逻辑电路的逻辑算术操作。在闪存和SRAM中的每一个中，存储数据。

接下来，将给出关于用于本实施例的半导体器件内的SRAM存储单元的电路配置的描述。

参照图2，SRAM存储单元具有例如位线对BL和/BL、字线WL、触发器电路、一对存取晶体管T5和T6以及一对电容器C1和C2。

触发器电路具有两个CMOS(互补型金属-氧化物-半导体)反相器。一个CMOS反相器包含驱动晶体管T1和负载晶体管T3。另一个CMOS反相器包含驱动晶体管T2和负载晶体管T4。

SRAM是包含触发器电路以消除对称为刷新的处理的需要的半导体存储器件，在该刷新处理中，作为信息而存储的电荷按照预定的时间间隔被恢复到初始状态。在本实施例中的SRAM还包含与DRAM等效的电容器C1和C2。

在触发器电路中，驱动晶体管T1和负载晶体管T3各自的栅极电极以及电容器C1的一个电极与存取晶体管T6的源极S耦接。存取晶体管T6的源极S与驱动晶体管T2和负载晶体管T4各自的漏极D电耦接，并且与其耦接的区域用作第一存储节点部分。

驱动晶体管T2和负载晶体管T4各自的栅极电极以及电容器C2的一个电极与存取晶体管T5的源极S电耦接。存取晶体管T5的源极S与驱动晶体管T1和负载晶体管T3各自的漏极D电耦接，并且与其耦接的区域起着第二存储节点部分的作用。

驱动晶体管T1和T2各自的源极S与GND电位电耦接。负载晶体管T3和T4各自的源极S与用于施加电压Vcc的Vcc线(电源线)电耦接。电容器C1和C2各自的另一个电极电耦接至用于施加与前述电压Vcc的1/2对应的电压Vcc/2的Vcc/2线。位线对BL和/BL分别耦接到只存取晶体管对T5和T6的漏极D。

包含于触发器电路内的驱动晶体管T1和T2为例如N沟道MOS晶体管。负载晶体管T3和T4为例如P沟道TFT。存取晶体管T5和T6为例如N沟道MOS晶体管。因而，在本实施例中的SRAM是其中负载晶体管为TFT且已经对其添加了与DRAM等效的电容器的所谓的高级SRAM(Advanced SRAM)。

接下来，将使用图3来给出关于与图2所示的SRAM存储单元对应的半导体器件的具体配置的描述。但是，图3的截面图不是用于示出特定区域内的剖面形貌的图形，而是为了示出通过在半导体器件中的个体元件(例如，图2所示的晶体管和电容器)来示出的形式而收集的图形的组合。

参照图3，图中的左侧示出了SRAM存储单元形成于其内的区域，而图中的右侧示出了外围电路形成于其内的区域。根据本实施例的半导体器件形成于由例如硅单晶制成的P型半导体基板SUB的主表面内。

半导体基板SUB的主表面通过STI(浅沟槽隔离)来电隔离。STI通过将绝缘膜SI嵌入形成于半导体基板SUB的主表面内的沟槽内而形成。在通过STI来电隔离的半导体基板SUB的主表面内，形成了用于SRAM存储单元的晶体管TG以及用于外围电路的晶体管TG。

在图内左侧的存储单元形成区中，P型阱区PWL形成于半导体基板SUB的主表面内。另一方面，在图内右侧的外围电路区域中，形成了P型阱区PWL和N型阱区NWL。用于SRAM存储单元的晶体管TG以及用于外围电路的晶体管TG各自具有源极/漏极区对SD、栅极绝缘层GI和栅极电极GE。

源极/漏极区对SD形成于半导体基板SUB的主表面内，相互间隔开。源极/漏极区对SD被形成为位于栅极电极GE之下的沟道形成区介于它们之间。栅极电极GE经由栅极绝缘膜GI形成于半导体基板SUB的主表面之上，介于源极/漏极区对SD之间。

绝缘膜HM形成于栅极电极GE之上。每个绝缘膜HM都由包含使用例如TEOS(正硅酸乙酯)作为原材料来形成的二氧化硅膜和氮化硅膜的层合结构形成。当使用绝缘膜HM作为掩膜来执行所谓的自对准过程时，绝缘膜HM起着用于蚀刻的止蚀膜的作用。

在栅极绝缘膜GI和每个栅极电极GE的侧壁之上，形成了绝缘膜(侧壁氧化物膜)NO。绝缘膜NO还将在下文详细地描述。在包含栅极绝缘膜GI、栅极电极GE和绝缘膜HM的每个层合结构的侧壁之上，形成了侧壁绝缘膜SW。类似于绝缘膜HM，当使用侧壁绝缘膜SW作为掩膜来执行所谓的自对准过程时，侧壁绝缘膜SW还起着用于蚀刻的止蚀膜的作用。

注意，在栅极电极GE之上，形成了绝缘膜HM，但是每个栅极电极GE均电耦接至区域内的另一个布线，该布线在图3的截面图中没有示出并且沿着图3的纸张的深度方向延伸。

内衬膜IL、层间绝缘膜II1和绝缘膜II按升序依次形成半导体基板SUB之上，以覆盖用于SRAM存储单元的各个晶体管TG以及其上的外围电路。在将要形成SRAM存储单元的区域内，在源极/漏极区SD之上的内存膜IL、层间绝缘膜II1和绝缘膜II已经被选择性地去除，并且导电插层PL形成于已经去除了内衬膜IL、层间绝缘膜II1和绝缘膜II的部分之上。

在绝缘膜HM和II等之上，形成了层间绝缘膜II2，以覆盖SRAM存储单元的各个晶体管TG以及其上的外围电路。在将要形成SRAM存储单元的区域内，达到导电插层PL的接触孔形成于层间绝缘膜II2内，并且接触导电层CTC形成于接触孔内。布线层(例如，位线BL)在层间绝缘膜II2之上延伸，以与接触导电层CTC电耦接。

在将要形成外围电路的区域内，形成了接触孔以从层间绝缘膜II2的上表面延伸并达到源极/漏极区SD和栅极电极GE，并且接触导电层CTC形成于接触孔内。布线层在层间绝缘膜II2之上延伸，以与接触导电层CTC电耦接。

在层间绝缘膜II2之上，顺次形成了各自由例如二氧化硅膜制成的层间绝缘膜II3、II4、II5和II6，以覆盖布线层。由例如氮化硅膜制成的绝缘膜I1被形成为与层间绝缘膜II6的上表面接触。另外，还顺次地形成了各自由例如二氧化硅膜制成的层间绝缘膜II7、II8、II9和II10，以与绝缘膜I1的上表面接触。

在层间绝缘膜II3之上，形成了下层互连2G。下层互连2G经由例如导电层SC和导电插层PL与晶体管TG的源极/漏极区SD电耦接。下层互连2G优选地形成于在平面图中与电容器大致重叠的区域内。下层互连2G优选地由例如掺杂有杂质的多晶硅膜(以下称为“掺杂多晶硅”)形成。当形成于下层等之内的晶体管TG为例如N沟道晶体管时，下层互连2G还可以由含有例如N型杂质离子的多晶硅形成，从而允许与晶体管TG简单电耦接。

在层间绝缘膜II4之上，形成了导电层TP。导电层TP是由多晶硅(polysilicon)制成的半导体层，并且包含作为SRAM的负载晶体管T3和T4的每个TFT的沟道区以及该沟道区介于它们之间的源极/漏极区。在导电层TP内，包含有用于给TFT供电的电源线的一部分。导电层TP优选地形成于在平面图中与电容器大致重叠的区域内。

在层间膜II5之上，形成了每个TFT的栅极电极TD。优选地，栅极电极TD是含有掺杂多晶硅的半导体层。优选地，通过称为数据节点触头DB的导电层来提供在栅极电极TD与下层互连2G之间的电耦接。在从栅极电极TD朝下层互连2G延伸的同时，数据节点触头DB与导电层TP的端部接触以电耦接至导电层TP。

数据节点触头DB是用于形成SRAM的触发器电路(交叉耦接)的导电层，并且由例如含有掺杂多晶硅的半导体层形成，类似于栅极电极TD。优选地，数据节点触头DB被形成为在大体垂直于半导体基板SUB的主表面的方向上穿过层间绝缘膜II4和II5从栅极电极TD延伸至下层互连2G。

数据节点触头DB还可以被形成为使例如在栅极电极TD之上的层内的电容器电耦接至栅极电极TD，或者可以被形成为使例如在下层互连2G之下的层内的导电层SC电耦接至下层互连2G。在这种情况下，数据节点触头DB还可以被形成为从例如电容器起延伸穿过栅极电极TD、导电层TP和下层互连2G，并且达到导电层PL。

在层间绝缘膜II6之上，形成了电容器。每个电容器都具有用作它的下电极的存储节点SN、用作它的上电极的电池极板CP，以及电容器电介质膜DE。电容器电介质膜DE介于存储节点SN与电池极板CR之间。电容器的存储节点SN与数据节点触头DB的上表面接触，以与数据节点触头DB电耦接。

在例如位于电容器之上的层间绝缘膜II8和II9之上，形成了金属丝线MTL。每个金属丝线MTL均由例如铝、铝铜合金、铜、钨等制成。优选地，金属丝线MTL的上表面和下表面以由例如钽、钛、氮化钛等制成的阻挡金属BRL覆盖。在以上所述的个体金属丝线MTL之间的耦接以及在金属丝线MTL与位线BL之间的耦接优选地通过由例如铜、钨等制成的金属接触导电层MCT提供。

接下来，将给出关于在本实施例中的半导体器件的具体配置的描述。

关于在本实施例中的半导体器件的每个晶体管的示例的描述将参照图4和5来给出。注意，为了便于图示，在图5中没有示出各自示于图4中的绝缘膜NO和层间绝缘膜II1。晶体管具有形成于P型阱PWL内的源极/漏极区对SD，作为在半导体基板SUB的主表面内的有源区，以及形成于经由栅极绝缘膜GI介于源极/漏极区对SD之间的半导体基板SUB的主表面之上的栅极电极GE。

栅极电极GE包括含有硅的第一电极层GE1以及形成于第一电极层GE1之上且含有硅化物的第二电极层GE2。也就是，栅极电极GE具有其中堆叠有例如掺杂的多晶硅膜GE1和硅化钨膜GE2的所谓的多硅结构(polycide)。

在栅极电极GE之上，形成了绝缘膜HM。绝缘膜HM包含形成于栅极电极GE之上且含有氮化硅的第一绝缘层HM1以及形成于栅极电极GE与第一绝缘层HM1之间且含有二氧化硅的第二绝缘膜HM2。也就是，绝缘膜HM由包含例如氮化硅(SiN)膜HM1以及使用TEOS作为原材料来形成的二氧化硅(SiO2)膜(TEOS膜)HM2的层合结构形成。

氮化硅膜HM1具有与半导体基板SUB的主表面侧相对的且具有形成于硅化钨膜GE2之上的区域内的凹陷部SL的上表面。凹陷部SL被形成为沿着栅极电极GE的栅极宽度W1平行于源极/漏极区对SD中的每个区域而延伸。在平面图中，凹陷部具有比源极/漏极区对SD中的每个区域的长度大的长度。在栅极宽度W1的方向上，硅化钨膜GE2的每个端部位于源极/漏极区SD中的相应一个区域的端部向外延伸距离WD处。凹陷部SL还被形成为延伸穿过氮化硅膜HM1并且使二氧化硅膜HM2的一部分从氮化硅膜HM1中露出。凹陷部SL具有在平面图中形成为直线形状的直线部分SL1。

注意，还可以沿着栅极宽度方向W1从硅化钨膜GE2的一端到其另一端连续地形成凹陷部SL。也就是，硅化钨膜GE2还可以通过凹陷部SL分开。

在栅极绝缘膜GI和栅极电极GE的侧壁之上，形成了各自由例如二氧化硅膜制成的绝缘膜(侧壁氧化物膜)NO。同样地，在包含栅极绝缘膜GI、栅极电极GE和绝缘膜HM的层合结构的侧壁之上，侧壁绝缘膜SW被形成为覆盖绝缘膜NO的侧部。侧壁绝缘膜SW每个都可以由氮化硅膜或者二氧化硅膜和氮化硅膜的组合形成。

在半导体基板SUB的主表面之上，按照升序连续地形成了绝缘膜NO和层间绝缘膜II1。各自在源极/漏极区SD之上的绝缘膜NO和层间绝缘膜II1已经被选择性地去除。结果，接触孔CH1被形成为延伸穿过绝缘膜NO和层间绝缘膜II1，并达到源极/漏极区SD。在接触孔CH1内，接触导电层CTC被形成为与源极/漏极区SD耦接。

在层间绝缘膜II1之上的层内的配置基本上与利用图3来描述的配置相同，从而将不再重复关于它的描述。

接下来，将给出关于本实施例中的半导体器件的制造方法的描述。

参照图6，图中设置了硅基板SUB。然后，离子注入和热处理被执行以形成P型阱区PWL。

参照图7，在硅基板SUB的主表面之上形成栅极绝缘膜GI。在栅极绝缘膜GI之上形成栅极电极GE。栅极电极GE由例如掺杂多晶硅膜GE1和硅化钨膜GE2堆叠于其内的所谓多硅结构形成。在后续步骤中的SAC(自对准接触)时于栅极电极GE之上形成起着止蚀膜的作用的绝缘膜HM。绝缘膜HM由在多个层内的氮化硅膜HM1和二氧化硅膜(TEOS膜)HM2形成。

也就是，在掺杂多晶硅膜GE1之上形成硅化钨膜GE2。然后，在硅化钨膜GE2之上形成二氧化硅膜(TEOS膜)HM2，并且在二氧化硅膜(TEOS膜)HM2之上形成氮化硅膜HM1。这些膜中的每个膜被沉积并然后通过光刻、干法蚀刻等来形成。

参照图8，形成了具有与氮化硅膜HM1的上表面的一部分对应的开口的抗蚀图形RM。

参照图9，凹陷部SL通过干法蚀刻等将抗蚀图形RM用作掩膜来形成于氮化硅膜HM1的上表面内。凹陷部SL延伸穿过氮化硅膜HM1以达到二氧化硅膜HM2。

参照图10，通过用于降低晶体管内的电场的氧化处理在栅极电极GE的侧壁以及半导体基板SUB的主表面之上形成各自由二氧化硅膜制成的绝缘膜NO。

参照图11，使用绝缘膜HM和栅极电极GE作为掩膜，通过离子注入将杂质注入半导体基板SUB之内。

参照图12，覆盖栅极绝缘膜GI、栅极电极GE和绝缘膜HM的侧壁的侧壁绝缘膜SW各自由诸如SiN膜之类的绝缘膜形成。

参照图13，用于源极/漏极形成的离子注入还被执行，以在半导体基板SUB的主表面内形成各自具有LDD(轻掺杂漏极)结构的源极/漏极区对SD。

参照图4，随后在整个顶表面之上形成由例如BPSG(硼磷硅玻璃)等制成的层间绝缘膜II1。层间绝缘膜II1受到热处理，以被平坦化到给定的程度。然后，层间绝缘膜受到CMP(化学机械抛光)处理，以使其上表面平坦化。在已平坦化的层间绝缘膜II1之上形成抗蚀图形，并且将抗蚀图形用作掩膜，通过蚀刻来选择性地去除层间绝缘膜II1，使得接触孔CH1形成于层间绝缘膜II1内以使源极/漏极区SD露出。由钨等制成的接触导电层CTC被形成为嵌于接触孔CH1内。

在层间绝缘膜II1之上的层通过按照常规使用的方式使用光刻技术和蚀刻技术的制造方法来形成。以此方式，在本实施例中的半导体器件得以制成。

接下来，将给出关于本实施例的变型例的描述。

首先，参照图14和15来给出关于凹陷部SL的二维图形的另一个示例的描述。在以上给出的描述中，如图5所示，凹陷部SL按照直线形状形成于氮化硅膜HM1的上表面内。但是，凹陷部SL的二维形状并不限定于直线形状。如图14所示，在本实施例的变型例1的半导体器件中，除了沿栅极电极GE的栅极宽度W1方向按直线形状延伸的直线部分SL1之外，凹陷部SL还具有从直线部分SL1的一端起沿着栅极电极GE的栅极长度W2方向延伸的第一尖端部分SL2，以及从直线部分SL1的另一端起沿着栅极电极GE的栅极长度W2方向延伸的第二尖端部分SL3。也就是，凹陷部SL按照平面图中的U字形状来形成。

另一方面，如图15所示，在本实施例的变型例2的半导体器件中，凹陷部SL按照平面图中的环形形状来形成。凹陷部SL还可以按照平面图中的矩形形状来形成。

随后，将参照图16至19来给出关于氮化硅膜HM1和二氧化硅膜HM2的截面形状的另一个示例的描述。

在前面的描述中，如图9所示，凹陷部SL被形成为延伸穿过氮化硅膜HM1并达到二氧化硅膜HM2。但是，凹陷部SL的截面形状并不限定于此。如图16所示，在本实施例的变型例3中，凹陷部SL被形成至在氮化硅膜HM1的厚度方向上的中点，而没有延伸穿过氮化硅膜HM1。在这种状态下，通过将绝缘膜HM和栅极电极GE用作掩膜，以离子注入的方式将杂质注入半导体基板SUB内，并且在栅极电极GE的侧壁和半导体基板SUB的主表面之上还形成各自由二氧化硅膜制成的绝缘膜NO。

如图17所示，侧壁绝缘膜SW被形成为覆盖栅极绝缘膜GI、栅极电极GE的和绝缘膜HM的侧壁，并且在半导体基板SUB的主表面内还形成各自具有LDD结构的源极/漏极区对SD。然后，在整个顶表面之上形成层间绝缘膜II1并且形成接触导电层CTC，使其嵌于形成于层间绝缘膜II1内的接触孔CH1中。

同样地，在本实施例的变型例3中，通过凹陷部SL来减小氮化硅膜HM1的体积。结果，可以抑制硅化钨膜GE2的收缩。

如图18所示，在本实施例的变型例4中，二氧化硅膜HM2具有与凹陷部SL连通的通孔HO。凹陷部SL和通孔HO为使硅化钨膜GE2的一部分从氮化硅膜HM1和二氧化硅膜HM2中露出。在这种状态下，将绝缘膜HM和栅极电极GE用作掩膜，通过离子注入将杂质注入半导体基板SUB之内，并且在栅极电极GE的侧壁以及半导体器件SUB的主表面之上进一步形成各自由二氧化硅膜制成的绝缘膜NO。

如图19所示，侧壁绝缘膜SW被形成为覆盖栅极绝缘膜GI、栅极电极GE和绝缘膜HM的侧壁，并且在半导体基板SUB的主表面内还形成各自具有LDD结构的源极/漏极区对SD。然后，在整个顶表面之上形成层间绝缘膜II1，并且形成接触导电层CTC，使其嵌于形成于层间绝缘膜II1内的接触孔CH1中。

在本实施例的变型例4中，在干法蚀刻过程中，对凹陷部SL和通孔HO的蚀刻使用硅化钨膜GE2来停止，以使制造变得容易。

接下来，将与现有技术相比来给出关于本实施例的功能/效果的描述。

参照图20和21，在现有技术中的半导体器件不同于本实施例中的半导体器件，因为在氮化硅膜HM1的上表面内没有形成凹陷部SL。结果，在现有技术的半导体器件中，氮化硅膜HM1和二氧化硅膜HM2从栅极电极GE的每个侧壁向内凹进。另外，由于氮化硅膜HM1和二氧化硅膜HM2的凹进，硅化钨膜GE2中未以氮化硅膜HM1和二氧化硅膜HM2覆盖的部分朝半导体基板SUB的主表面弯曲。

注意，根据现有技术的半导体器件SUB的配置除了它在上文中所描述的部分之外与根据本实施例的半导体器件的配置相同。因此，相同的构件由相同的附图标记表示，并且关于它们的描述将不再重复。

在根据现有技术的半导体器件的制造方法中，按照与在图6所示的本实施例中的制造方法的方式相同的方式，首先提供硅基板SUB。然后，执行离子注入和热处理以形成P型阱区PWL。其后，参照图22，在硅基板SUB的主表面之上形成栅极绝缘膜GI、栅极电极GE和绝缘膜HM。

参照图23，在栅极电极GE的侧壁以及半导体基板SUB的主表面之上，通过用于降低在晶体管中的电场的氧化处理来形成由二氧化硅膜制成的绝缘膜。由于在绝缘膜NO的形成过程中执行的热处理，氮化硅膜HM1收缩以从栅极电极GE的侧壁凹进。在此时，在氮化硅膜HM1与二氧化硅膜HM2之间的附着力超过在二氧化硅膜HM2与硅化钨膜GE2之间的附着力。因此，二氧化硅膜HM2受氮化硅膜HM1牵拉而同样凹进。

由于氮化硅膜HM1的收缩，向下的压力作用于硅化钨膜GE2上。因此，硅化钨膜GE2中由于氮化硅膜HM1的凹进而未以氮化硅膜HM1覆盖的部分向下朝半导体基板SUB的主表面弯曲。

参照图24，将绝缘膜HM和栅极电极GE用作掩膜，以离子注入将杂质注入半导体基板SUB之内。

参照图25，侧壁绝缘膜SW各自由例如SiN膜的绝缘膜形成，以覆盖栅极电极GE和绝缘膜HM的侧壁。参照图26，还执行对源极/漏极形成的离子注入，以在半导体基板SUB的主表面内形成各自具有LDD结构的源极/漏极区对SD。

随后，按照与在本实施例的制造方法中的方式相同的方式，形成层间绝缘膜II1，在层间绝缘膜II1内形成接触孔CH1，并且形成接触导电层CTC，以使其嵌入接触孔CH1内。以此方式，制造根据现有技术的半导体器件。

在现有技术的半导体器件中，如图24所示，通过在绝缘膜NO于栅极电极GE的每个侧壁以及半导体基板SUB的主表面之上的形成期间执行的热处理，氮化硅膜HM1收缩以从栅极电极GE的每个侧壁向内凹进。由于氮化硅膜HM1的收缩，硅化钨膜GE2中未以氮化硅膜HM1覆盖的部分向下朝半导体基板SUB的主表面弯曲。结果，在硅化钨膜GE2与源极/漏极区SD中的每个区域之间的距离被减小，以导致偏压的施加，这会导致在硅化钨膜GE2与源极/漏极区SD中的每个区域之间的短路。因而，在根据现有技术的半导体器件中，可能发生故障。

相反，在本实施例中，如图4、17和19所示，凹陷部SL形成于氮化硅膜HM1的上表面内。这抑制了因在绝缘膜NO于栅极电极GE的侧壁和半导体基板SUB的主表面之上的形成的过程中执行热处理所致的氮化硅膜HM1的收缩，以及氮化硅膜HM1从栅极电极GE的每个侧壁起的凹进。换言之，由于安置于凹陷部SL与栅极电极GE的侧壁更接近的那侧上的硅化钨膜GE2的体积因凹陷部SL而减少，因而能够降低硅化钨膜GE2的收缩量。因此，可以减少硅化钨膜GE2中未以氮化硅膜HM1覆盖的部分朝半导体基板SUB的主表面的变形量。结果，在硅化钨膜GE2与源极/漏极区SD中的每个区域之间的距离被保持。因此，可以抑制在硅化钨膜GE2与源极/漏极区SD中的每个区域之间的距离的减小，以及所引起的在硅化钨膜GE2与源极/漏极区SD中的任一区域之间的短路发生。

在本实施例中，如图5所示，凹陷部SL被形成为沿着栅极电极GE的栅极宽度W的方向并行于源极/漏极区对SD中的每个区域而延伸。因此，可以抑制位于离栅极电极GE的侧壁较近处的硅化钨膜GE2的弯曲以及所引起的硅化钨膜GE2对源极/漏极区SD的靠近。

同样地，在本实施例中，如图5所示，凹陷部SL在平面图中具有比源极/漏极区对SD中的每个区域的长度大的长度。因此，在平面图中，硅化钨膜GE2的角部位于源极/漏极区SD之外。在平面图中，由于硅化钨膜GE2在其角部处的收缩量大于在其中心部处的收缩量，因而在源极/漏极区之外的硅化钨膜GE2的角部的位置能够更可靠地抑制在硅化钨膜GE2与源极/漏极区SD中的任一个区域之间的短路发生。

同样地，在本实施例中，如图4和9所示，凹陷部SL被形成为延伸穿过氮化硅膜HM1并且使二氧化硅膜HM2的一部分从氮化硅膜HM1中露出。结果，氮化硅膜HM1被凹陷部SL分开。因而，可以减小硅化钨膜GE2中位于凹陷部SL的与栅极电极GE的侧壁较接近的一侧的部分的体积，并降低硅化钨膜GE2的收缩量。

在本实施例中，如图18和19所示，凹陷部SL和通孔HO每个都被形成为使硅化钨膜GE2的一部分从氮化硅膜HM1和二氧化硅膜HM2中露出。因而，在干法蚀刻期间，对凹陷部SL和通孔HO的蚀刻使用硅化钨膜GE2来停止，以使制造变容易。

同样地，在本实施例中，如图5所示，凹陷部SL具有在平面图中形成为直线形状的直线部分SL1。因此，可以抑制硅化钨膜GE2沿着直线部分SL1的形变以及在硅化钨膜GE2与源极/漏极区SD中的任一个区域之间的短路发生。

同样地，在本实施例中，如图14所示，凹陷部SL还具有在平面图中沿着栅极电极GE的栅极长度W2的方向从直线部分SL1的一端和另一端延伸出的第一及第二尖端部分SL2和SL3。因此，可以抑制氮化硅膜HM1在栅极长度W2的方向上的收缩。

同样地，在本实施例中，如图15所示，凹陷部SL在平面图中形成为环形形状。因此，可以抑制在平面图中的栅极电极GE的整个外围四周的氮化硅膜HM1的收缩。另外，由于凹陷部SL的形状可通过图形化而容易地获得，因而生产是容易的。

在本实施例中，如图10所示，在具有凹陷部SL的氮化硅膜HM1形成之后，侧壁氧化物膜NO形成于栅极电极GE的侧表面之上。因此，可以抑制氮化硅膜HM1因在侧壁氧化物膜NO的形成过程中的热处理所致的收缩以及所引起的氮化硅膜HM2从栅极电极GE的每个侧壁的凹进。结果，可以抑制在硅化钨膜GE2与源极/漏极区SD中的每个区域之间的距离的减小以及所引起的在硅化钨膜GE2与源极/漏极区SD中的每个区域之间的短路发生。

(示例)

以下将给出关于示例的描述。

首先，将参照图27至31来给出关于在栅极图形尺寸与凹进量之间的关系的描述。图27所示的栅极图形尺寸(μm)是栅极电极的四个边之一在平面图中的长度。凹进量(nm)示出了在由二氧化硅膜制成的绝缘膜NO形成于栅极电极的每个侧壁以及半导体基板SUB的主表面上之后的氮化硅膜的凹进量。栅极变形量(nm)是在由二氧化硅膜制成的绝缘膜NO形成于栅极电极的每个侧壁以及半导体基板SUB的主表面上之后的硅化钨膜的形变量。

图28至31所示的试件A至D每个都具有与以上所描述的现有技术的配置相同的配置。如图27至31所示，栅极图形按照试件A至D的顺序逐渐增大尺寸。同样，凹进量按照试件A至D的顺序逐渐增大。据此应当理解，由于栅极图形尺寸较大，因而氮化硅膜的凹进量较大，并且栅极变形量较大。基于以上理解，本发明人已经发现，通过在栅极的上表面设置凹陷部来划分栅极，即使是占用较大面积的栅极的栅极变形量也能够降低。

注意，作为观看截面的结果，硅化钨膜朝主表面的变形量大约为氮化硅膜的凹进量的一半。当掺杂多晶硅膜的厚度响应于栅极电极的膜厚的减小而减小时，栅极的变形量同样需要降低。

随后，将给出关于在距凹陷部的距离、凹陷部的宽度、凹陷部的位置以及凹陷量之间在平面中的关系的描述。参照图32和33，在栅极电极的宽度在平面图中为100μm的图形中，硅化钨膜的从侧壁的栅极电极的中心部CE起及其角部CO的侧壁的凹进量被测量，同时改变凹陷部的宽度WI以及到凹陷部的距离DI。每个凹进量都是在平面图中从栅极电极的侧壁到氮化物的端部的距离。如图33所示，可以看出，随着到凹陷部的距离DI变小，凹进量就变小。还可以看出，凹进量几乎与凹陷部的宽度WI无关。还可以看出，在角部CO处的凹进量大于在中心部CE处的凹进量。

虽然由本发明的发明人完成的本发明已经在上文基于其实施例具体进行了描述，但是本发明并不限定于前述实施例。应当理解，在不脱离本发明的要旨的范围之内能够在本发明中进行各种变更和修改。

Claims (9)

1.一种半导体器件，包括：

具有主表面的半导体基板；

形成于所述半导体基板的所述主表面之上的栅极电极；

形成于所述栅极电极的侧壁之上的侧壁氧化物膜；以及

形成于所述栅极电极之上且含有氮化硅的第一绝缘层，

其中所述栅极电极包括含硅的第一电极层以及形成于所述第一电极层之上且含有硅化物的第二电极层，并且

其中所述第一绝缘层具有上表面，所述上表面与所述主表面相对并且具有形成于所述第二电极层之上的区域内的凹陷部。

2.根据权利要求1所述的半导体器件，还包括：

形成于所述半导体基板的所述主表面内的源极/漏极区对，位于所述栅极电极之下的沟道形成区介于所述源极/漏极区对之间，

其中所述凹陷部被形成为沿着所述栅极电极的栅极宽度方向平行于所述源极/漏极区对中的每个区延伸。

3.根据权利要求2所述的半导体器件，

其中所述凹陷部在平面图中具有比所述源极/漏极区对中的每个区的长度大的长度。

4.根据权利要求1所述的半导体器件，还包括：

形成于所述栅极电极与所述第一绝缘层之间且含有的二氧化硅的第二绝缘层，

其中所述凹陷部被形成为延伸穿过所述第一绝缘层并且使所述第二绝缘层的一部分从所述第一绝缘层中露出。

5.根据权利要求4所述的半导体器件，

其中所述第二绝缘层具有与所述凹陷部连通的通孔，并且

其中所述凹陷部和所述通孔被形成为使所述第二电极层的一部分从所述第一绝缘层及所述第二绝缘层中露出。

6.根据权利要求1所述的半导体器件，

其中所述凹陷部具有在平面图中形成为直线形状的直线部分。

7.根据权利要求6所述的半导体器件，

其中所述凹陷部还具有在平面图中于所述栅极电极的栅极长度方向上分别从所述直线部分的一端和另一端延伸出的第一及第二尖端部分。

8.根据权利要求7所述的半导体器件，

其中所述凹陷部在平面图中形成为环形形状。

9.一种用于制造半导体器件的方法，包括以下步骤：

提供具有主表面的半导体基板；

在所述主表面上形成栅极电极，所述栅极电极包括含硅的第一电极层以及形成于所述第一电极层之上且含有硅化物的第二电极层；

在所述栅极电极之上形成含有氮化硅且具有上表面的第一绝缘层，所述上表面与所述主表面相对并且被形成为具有凹陷部；以及

在具有所述凹陷部的所述第一绝缘层形成之后，在所述栅极电极的侧表面上形成侧壁氧化物膜。