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CN104319275B - 静电放电保护电路 - Google Patents

静电放电保护电路 Download PDF

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CN104319275B
CN104319275B CN201410647533.9A CN201410647533A CN104319275B CN 104319275 B CN104319275 B CN 104319275B CN 201410647533 A CN201410647533 A CN 201410647533A CN 104319275 B CN104319275 B CN 104319275B
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Abstract

本发明揭露一种静电放电保护电路，包括一第一N型晶体管，具有耦接至供应电压的一第一端点、耦接至参考电压的一第二端点以及一栅极，其中在静电放电事件发生在一输入/输出接脚的期间，第一N型晶体管将供应电压耦接至参考电压；一放电加速电路，在发生静电放电事件的期间将第一N型晶体管的栅极耦接至该输入/输出接脚，以及在未发生静电放电事件的期间将第一N型晶体管的栅极耦接至参考电压；以及一放电时间常数电路，耦接至放电加速电路和供应电压，在发生静电放电事件的期间控制第一N型晶体管将该供应电压耦接至该参考电压的一放电时间。本发明的静电放电保护电路能够增大静电放电电流，并缩短放电时间。

Description

静电放电保护电路
技术领域
本发明有关于静电放电保护电路(Electrostatic Discharge,ESD)，特别是有关于应用在低功率集成电路中的静电放电保护电路。
背景技术
静电放电电流是发生在两不同电位的电子元件之间的瞬时电流。静电放电事件可能会损坏电子设备，尤其是固态电子元件，像是集成电路。随着集成电路制程进入低功率制程，电路更容易受到静电放电电流的影响。在应用低功率制程的可携式设备中为了节省功率消耗，电路中的金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)会有较低的导通电流。因此，有必要设计一种静电放电保护电路以在低供应电压的应用下，能够导通较大的静电放电电流。
发明内容
本发明的一实施例提供一静电放电保护电路。该静电放电保护电路包括一第一N型晶体管、一放电加速电路以及一放电时间常数电路。该第一N型晶体管具有耦接至一供应电压的一第一端点、耦接至一参考电压的一第二端点以及一栅极，其中在一静电放电事件发生在一输入/输出接脚的期间，该第一N型晶体管将该供应电压耦接至该参考电压。该放电加速电路在发生该静电放电事件的期间将该第一N型晶体管的该栅极耦接至该输入/输出接脚，以及在未发生该静电放电事件的期间将该第一N型晶体管的该栅极耦接至该参考电压。该放电时间常数电路耦接至该放电加速电路和该供应电压，在发生该静电放电事件的期间控制该第一N型晶体管将该供应电压耦接至该参考电压的一放电时间。
本发明的静电放电保护电路能够增大静电放电电流，并缩短放电时间。
附图说明
图1显示依据本发明的一实施例所实现的一集成电路10的一静电放电保护电路100的电路图。
图2显示依据本发明的一实施例所实现的一集成电路20的一静电放电保护电路200的电路图。
图3显示依据本发明的一实施例所实现的一集成电路30的一静电放电保护电路300的电路图。
图4显示依据本发明的一实施例所实现静电放电保护电路300的另一电阻-电容时间常数电路301的电路图。
附图中符号的简单说明如下：
10、20、30：集成电路
40：放电时间常数电路
100、200、300：静电放电保护电路
101、201、301：电阻-电容时间常数电路
102、202、302：反相器
203、303：静电放电加速电路
104、204、304、40：放电时间常数电路
110、210、310：内部电路
111、211、311：输入/输出接脚
D1、D2：第一二极管、第二二极管
R：电阻器
C：电容器
VDD、VIO、Na、Nb、Vc：电压节点
Mn1、Mn2、Mn3、Mn4：N型晶体管
Mp1、Mp2、Mp3、Mp4：P型晶体管。
具体实施方式
图1显示依据本发明的一实施例所实现的一集成电路10的一静电放电保护电路100的电路图。如图1的实施例所示，集成电路10包括一静电放电保护电路100、一输入/输出接脚111和一内部电路110。输入/输出接脚111是内部电路110的一输入端，用以接收内部电路110的多个输入信号。静电放电保护电路100分别耦接至输入/输出接脚111和内部电路110。静电放电保护电路100包括一第一二极管D1、一第二二极管D2以及一放电时间常数电路104。放电时间常数电路104包括一电阻-电容时间常数电路101、一反相器102以及一第一N型晶体管Mn1。
在本实施例中，第一二极管D1具有耦接至集成电路10的内部电路110的输入/输出接脚111的一阳极以及耦接至一第一电压节点(例如，一供应电源电压节点VDD)的一阴极。集成电路10的内部电路110是静电放电保护电路100的保护对象。在本实施例中，第二二极管D2具有耦接至一第二电压节点(例如在本实施例中为一接地的参考电压)的一阳极以及耦接至输入/输出接脚111的一阴极。第二二极管D2用以避免在负向静电放电事件发生时输入/输出接脚111的电位低于接地电位太多。电阻-电容时间常数电路101耦接于供应电源电压节点VDD与该接地的参考电压之间。反相器102具有耦接至电阻-电容时间常数电路101的一输出端Na的一输入端以及一输出端。第一N型晶体管Mn1具有耦接至供应电源电压节点VDD的一第一端点、耦接至地的一第二端点以及耦接至反相器102的一输出端Nb的一栅极。
如图1所示，电阻-电容时间常数电路101包括一电阻器R、一电容器C以及一反相器102。在本实施例中，反相器102包括一第二P型晶体管Mp2和一第三N型晶体管Mn3。尽管本实施例中使用了互补式金属氧化物半导体(Complementary Metal-Oxide-Semiconductor,CMOS)作为反相器102，本领域普通技术人员亦由其他的方式实现反相器102。电阻器R耦接在供应电源电压节点VDD和电阻-电容时间常数电路101的输出端Na之间。电容器C耦接在电阻-电容时间常数电路101的输出端Na和该接地的参考电压之间。电容器C在稳态时作为一开路电路，在暂态时则可导通电流。因此，在正常情况下(即未发生静电放电事件时)电阻-电容时间常数电路101的输出端Na的电位为供应电源电压节点VDD(即逻辑为“high”)，反相器102的输出端Nb的电位则为接地(即逻辑为“low”)，这关闭了第一N型晶体管Mn1以避免在供应电源电压节点VDD与接地端之间产生漏电流。
当静电放电事件发生在输入/输出接脚111时，输入/输出接脚111的电位VIO大幅高于在正常情况下供应电源电压节点VDD的电位。第一二极管D1导通，静电放电电流流过第一二极管D1使得电位VIO在对于供应电源电压节点VDD的影响上少了第一二极管D1的电压降，且流经电容器C的暂态电流降低了电阻-电容时间常数电路101的输出端Na的电位。经过一段时间之后，电压节点Nb的电位会被拉高，其中该段时间长度取决于电阻-电容时间常数电路101中电阻器R的电阻值与电容器C的电容值。因此，在第一N型晶体管Mn1的栅极电位会被供应电源电压节点VDD的电位偏压。接着，第一N型晶体管Mn1导通以提供电位VIO引起的静电放电电流一条放电路径。值得注意的是电阻-电容时间常数电路101亦能通过调整电阻器R的电阻值和电容器C的电容值控制放电时间(即第一N型晶体管Mn1导通的时间)。例如，将放电时间设定在600毫微秒。
在有效地通过第一N型晶体管Mn1放电之后，暂态静电放电事件即将结束，在输入/输出接脚111的静电放电电压亦随之消失。这使得第一二极管D1关闭。在整个电路进入稳态的正常情况下，电阻-电容时间常数电路101的输出端Na会回到供应电源电压节点VDD的电位，第一N型晶体管Mn1会关闭，且静电放电保护电路100会停止回应静电放电事件。
图2显示依据本发明的一实施例所实现的一集成电路20的一静电放电保护电路200的电路图。如图2的实施例所示，集成电路20包括一静电放电保护电路200、一输入/输出接脚211和一内部电路210。输入/输出接脚211是内部电路210的一输入端，用以接收内部电路210的多个输入信号。静电放电保护电路200分别耦接至输入/输出接脚211和内部电路210。静电放电保护电路200包括一第一二极管D1、一第二二极管D2以及一放电时间常数电路204。放电时间常数电路204包括一电阻-电容时间常数电路201、一反相器202、一第一N型晶体管Mn1以及一静电放电加速电路203。静电放电加速电路203包括一第二N型晶体管Mn2以及一第一P型晶体管Mp1。
在本实施例中，第一二极管D1具有耦接至集成电路20的内部电路210的输入/输出接脚211的一阳极以及耦接至一第一电压节点(例如，一供应电源电压节点VDD)的一阴极。集成电路20的内部电路210是静电放电保护电路200的保护对象。在本实施例中，第二二极管D2具有耦接至一第二电压节点(例如在本实施例中为一接地的参考电压)的一阳极以及耦接至输入/输出接脚211的一阴极。电阻-电容时间常数电路201耦接至供应电源电压节点VDD与该接地的参考电压之间。反相器202具有耦接至电阻-电容时间常数电路201的一输出端Na(电压节点Na)的一输入端以及一输出端。第一N型晶体管Mn1具有耦接至供应电源电压节点VDD的一第一端点、耦接至地的一第二端点以及一栅极。如图2的实施例所示，电阻-电容时间常数电路201包括一电阻器R和一电容器C，反相器202包括一第三N型晶体管Mn3以及一第二P型晶体管Mp2。电阻器R耦接在供应电源电压节点VDD和电压节点Na之间。电容器C耦接在电压节点Na和该接地的参考电压之间。
与图1实施例所示的静电放电保护电路100相较，静电放电保护电路200还包括第二N型晶体管Mn2和第一P型晶体管Mp1以提升静电放电保护电路的效能。第二N型晶体管Mn2具有耦接至反相器202的一输出端Nb的一第一端点、耦接至第一N型晶体管Mn1的栅极的一第二端点以及耦接至供应电源电压节点VDD的一栅极。第一P型晶体管Mp1具有耦接至输入/输出接脚211的一第一端点、耦接至第一N型晶体管Mn1的栅极的一第二端点以及耦接至供应电源电压节点VDD的一栅极。
当静电放电事件发生在输入/输出接脚211时，输入/输出接脚211的电位VIO大幅高于在正常情况下供应电源电压节点VDD的电压。因为在第一端点的静电电位VIO高于栅极的供应电源电压节点VDD的电位，第一P型晶体管Mp1导通。第一N型晶体管Mn1的栅极的电位Vc会被提升至接近静电电位VIO。接着第一N型晶体管Mn1导通使得静电放电电流通过第一N型晶体管Mn1进行放电。
与图1实施例所示的静电放电保护电路100相较，静电放电加速电路203的第一P型晶体管Mp1可以对第一N型晶体管Mn1的栅极提供一个更高的电位Vc(相较在图1所示实施例中，第一N型晶体管Mn1的栅极的电位Vc仅提升到接近供应电源电压节点VDD的电位)。更高的电位Vc帮助第一N型晶体管Mn1更快地放电使得在输入/输出接脚211的静电电位VIO和供应电源电压节点VDD的电位不会被充电至如图1实施例中那么高的电位水平。此外更快的放电时间允许将第一N型晶体管Mn1设计成更小的晶片尺寸。
在有效地通过第一N型晶体管Mn1放电之后，暂态静电放电事件即将结束。此时，输入/输出接脚211的静电放电电位低于供应电源电压节点VDD的电位使第一P型晶体管Mp1关闭。由于输入/输出接脚211的静电电位VIO低于供应电源电压节点VDD的电位，第一二极管D1关闭。电压节点Na的电位会提升至供应电源电压节点VDD的电位，且反相器202的输出端电位会被拉低至接地电位，如前所述。放电加速电路203中的第二N型晶体管Mn2随之导通并将第一N型晶体管Mn1的栅极电位Vc拉低至接地电位。第一N型晶体管Mn1随之关闭。
图3显示依据本发明的一实施例所实现的一集成电路30的一静电放电保护电路300的电路图。如图3的实施例所示，集成电路30包括一静电放电保护电路300、一输入/输出接脚311和一内部电路310。输入/输出接脚311是内部电路310的一输入端，用以接收内部电路310的多个输入信号。静电放电保护电路300分别耦接至输入/输出接脚311和内部电路310。静电放电保护电路300包括一第一二极管D1、一第二二极管D2以及一放电时间常数电路304。放电时间常数电路304包括一电阻-电容时间常数电路301、一反相器302、一第一N型晶体管Mn1以及一静电放电加速电路303。静电放电加速电路303包括一第二N型晶体管Mn2、一第一P型晶体管Mp1、一第四N型晶体管Mn4以及一第三P型晶体管Mp3。
与图2实施例所示的静电放电保护电路200相较，静电放电保护电路300还包括第四N型晶体管Mn4和第三P型晶体管Mp3以提升静电放电保护电路的效能。第三P型晶体管Mp3具有耦接至供应电源电压节点VDD的一第一端点、耦接至输入/输出接脚311的一第二端点以及耦接至供应电源电压节点VDD的一栅极。第四N型晶体管Mn4具有耦接至输入/输出接脚311的一第一端点、耦接至内部电路310的一第二端点以及耦接至供应电源电压节点VDD的一栅极。
在没有第三P型晶体管Mp3的情况下，静电放电保护电路300中第一二极管D1两端的电压降约为1.7伏特。这导致输入/输出接脚311的电位需在大于供应电源电压节点VDD的电位1.7伏特之后，输入/输出接脚311才会开始静电放电。
第三P型晶体管Mp3导通的起始电压被设计为1伏特。因为第三P型晶体管Mp3导通的起始电压小于第一二极管D1两端的电压降，第三P型晶体管Mp3可以让静电放电事件提早开始进行。此外在静电放电保护电路300中增加第三P型晶体管Mp3可以减少供应电源电压节点VDD和输入/输出接脚311之间的电阻值，并多增加一条经过第三P型晶体管Mp3的放电路径。上述两个关于在静电放电保护电路300中增加第三P型晶体管Mp3的优点皆能增大静电放电电流和缩短放电时间。
在图2所示实施例的某些放电情况中，若放电不够快，在输入/输出接脚211会达到很高的静电电位VIO。高静电电位VIO会破坏内部电路210输入端的物理结构。为了避免这种情况发生，静电放电保护电路300还包括第四N型晶体管Mn4将输入/输出接脚311的电位与内部电路310隔离开来。在一静电放电事件发生在输入/输出接脚311时，由于第四N型晶体管Mn4的栅极电位等于供应电源电压节点VDD的电位，且第四N型晶体管Mn4的第一端点(耦接至输入/输出接脚311)的电位高于供应电源电压节点VDD的电位，第四N型晶体管Mn4的第二端点的电位就无法被提升至高过供应电源电压节点VDD的电位。亦即在静电放电事件发生时，在输入/输出接脚311高于供应电源电压节点VDD的静电电位VIO就不会被加至内部电路310的输入端。因此，内部电路310输入端的物理结构就可受第四N型晶体管Mn4保护。在正常情况下(即未发生静电放电事件时)，在输入/输出接脚311接收多个输入信号的电位VIO不会高过供应电源电压节点VDD的电位，因而多个输入信号就能成功通过第四N型晶体管Mn4传送至内部电路310。
图4显示依据本发明的一实施例所实现的一放电时间常数电路40，其中放电时间常数电路40可被应用至静电放电保护电路100、200、300中的任一电路。在本实施例中，放电时间常数电路40包括一电阻器R和一电容器C，且不包括一反相器。电阻器R耦接于放电时间常数电路40的输出端Nb和接地节点之间。电容器C耦接于放电时间常数电路40的输出端Nb和供应电源电压节点VDD之间。电容器C在稳态时作为一开路电路，在暂态时则可导通电流。因此在正常情况下(即未发生静电放电事件时)，输出端Nb的电位为接地电位(即逻辑为“low”)使得第一N型晶体管Mn1关闭。在发生静电放电事件时，输出端Nb的电位为供应电源电压节点VDD的电位(即逻辑为“high”)使得第一N型晶体管Mn1导通。值得注意的是放电时间常数电路40和上述放电加速电路可被任何具有相同电路功效的电路取代。在一实施例中，内部电路110、210和310可包括耦接至输入/输出接脚111、211或311的一输入缓冲器。可以理解的是输入缓冲器可由本领域普通技术人员以不同方式实现。在一实施例中，输入缓冲器可具有一高输入阻抗。
尽管在本实施中是以金属氧化物半导体场效晶体管(MOSFET)作为例子，但本领域普通技术人员根据本发明的原则下亦可使用其他类型的晶体管取代，例如接面场效晶体管(junction gate field-effect transistor,JFET)、金属半导体场效晶体管(metal–semiconductor field effect transistor,MESFET)或是双载子接面晶体管(bipolarjunction transistor,BJT)。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (8)

1.一种静电放电保护电路，其特征在于，包括：
一第一N型晶体管，具有耦接至一供应电压的一第一端点、耦接至一参考电压的一第二端点以及一栅极，其中在一静电放电事件发生在一输入/输出接脚的期间，该第一N型晶体管将该供应电压耦接至该参考电压；
一放电加速电路，在发生该静电放电事件的期间，将该第一N型晶体管的该栅极耦接至该输入/输出接脚，以及在未发生该静电放电事件的期间，将该第一N型晶体管的该栅极耦接至该参考电压；以及
一放电时间常数电路，耦接至该放电加速电路和该供应电压，在发生该静电放电事件的期间，控制该第一N型晶体管将该供应电压耦接至该参考电压的一放电时间；
其中，该供应电压耦接至该输入/输出接脚，在发生该静电放电事件的期间该输入/输出接脚的一电位高于该供应电压或低于该参考电压，且该放电加速电路还包括：
一第二N型晶体管，具有耦接至该放电时间常数电路的一第一端点、耦接至该第一N型晶体管的该栅极的一第二端点以及耦接至该供应电压的一栅极；以及
一第一P型晶体管，具有耦接至该输入/输出接脚的一第一端点、耦接至该第一N型晶体管的该栅极的一第二端点以及耦接至该供应电压的一栅极。
2.根据权利要求1所述的静电放电保护电路，其特征在于，还包括：
一第一二极管，具有耦接至该输入/输出接脚的一阳极以及耦接至该供应电压的一阴极。
3.根据权利要求2所述的静电放电保护电路，其特征在于，还包括：
一第三P型晶体管，具有耦接至该供应电压的一第一端点、耦接至该输入/输出接脚的一第二端点以及耦接至该供应电压的一栅极，其中在发生该静电放电事件的期间，该第三P型晶体管的该第一端点与该第二端点之间的电压降小于该第一二极管的该阳极与该阴极之间的电压降。
4.根据权利要求1所述的静电放电保护电路，其特征在于，还包括：
一第四N型晶体管，具有耦接至该输入/输出接脚的一第一端点、耦接至一内部电路的一第二端点以及耦接至该供应电压的一栅极，其中在发生该静电放电事件的期间，该第四N型晶体管的该第二端点的电压不会超过该供应电压。
5.根据权利要求1所述的静电放电保护电路，其特征在于，该放电时间常数电路包括：
一电阻器，具有耦接至该供应电压的一第一端点以及一第二端点；
一电容器，具有耦接至该电阻器的该第二端点的一第一端点以及耦接至该参考电压的一第二端点；以及
一反相器，具有耦接至该电阻器的该第二端点的一输入端以及耦接至该放电加速电路的一输出端。
6.根据权利要求5所述的静电放电保护电路，其特征在于，该反相器还包括：
一第二P型晶体管，具有作为该反相器的该输出端的一第一端点、耦接至该供应电压的一第二端点以及作为该反相器的该输入端的一栅极；以及
一第三N型晶体管，具有耦接至该第二P型晶体管的该第一端点的一第一端点、耦接至该供应电压的一第二端点以及耦接至第二P型晶体管的该栅极的一栅极。
7.根据权利要求1所述的静电放电保护电路，其特征在于，该放电时间常数电路包括：
一电容器，具有耦接至该供应电压的一第一端点以及耦接至该放电加速电路的一第二端点；以及
一电阻器，具有耦接至该电容器的该第二端点的一第一端点以及耦接至该参考电压的一第二端点。
8.根据权利要求1所述的静电放电保护电路，其特征在于，还包括：
一第二二极管，具有耦接至该参考电压的一阳极以及耦接至输入/输出接脚的一阴极。
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