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CN104247004A - 半导体晶片的制作方法 - Google Patents

半导体晶片的制作方法 Download PDF

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CN104247004A CN201380013617.0A CN201380013617A CN104247004A CN 104247004 A CN104247004 A CN 104247004A CN 201380013617 A CN201380013617 A CN 201380013617A CN 104247004 A CN104247004 A CN 104247004A
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wafer
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A Erta Science And Technology Semiconductor Co
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Abstract

本发明涉及一种半导体晶片(1)的制作方法，所述半导体晶片包括从晶片的主表面(2)延伸的导电过孔，所述过孔的形状因数大于5，所述晶片(1)包括介电层(6)，所述方法包括：通过深刻蚀，在半导体晶片(1)中产生至少一个凹部(5)，所述凹部从晶片(1)的主表面(2)延伸且具有大于5的形状因数，凹部包括侧表面；在所述凹部中形成至少一个介电层(6)，包括在受控压强反应器中的两次处理，其中一次所述处理包括在凹部的侧表面上亚常压化学气相沉积电介质，该化学沉积是在低于400℃的温度下、高于100Torr的压强下于所述反应器中进行的，另一所述处理包括在凹陷的侧表面上等离子增强化学气相沉积电介质，该化学沉积是在低于20Torr的压强下于所述反应器中进行的；以及以导电材料(8)填充凹部，从而形成过孔。

Description

半导体晶片的制作方法
技术领域
本发明涉及三维集成半导体晶片的制作。
背景技术
过去人们追求在半导体晶片的给定表面上增加晶体管的数量，现在人们正在寻求将半导体器件上下堆叠以增加其数量。
通常在相对较厚的单晶硅基板上形成晶体管，基板上方形成被多晶硅或二氧化硅隔离的相对较薄的互连部。互连部可以具有几个层。一层导电元件可以通过被称作(例如铜制成的)过孔(via)的垂直元件连接至另一相邻层的导电元件。通常互连过孔直径小于深度，参见US 5807785。据称形状因数则小于1。过孔填充困难已引发一些问题。
文件WO 2005/064651在图2A至图3B中示出了利用化学气相沉积(CVD)或亚常压化学气相沉积(SACVD)填充沟槽的示例，具有部分填充之风险。该文件适用于互连过孔。
对于半导体器件，例如晶体管的三维集成，可取的是在相当大的深度范围内形成连接部，贯穿晶片的厚度。由于空间相关原因，沿着晶片平面形成大的过孔直径是不可取的。这些贯穿晶片的连接部也称作“过孔”，尽管它们采用不同的方法，并且面临着目前正在研究的技术障碍。
一个难题是经常使用的金属导体铜容易在基板的单晶硅中扩散。这种扩散可损害相邻半导体器件的功能性。
有一种技术叫做“浅沟槽隔离”或STI。该技术利用设在基板沟槽中的隔离体。硅中挖出的沟槽用隔离体填充。隔离体不容易在基板中扩散而改变其电性能。沟槽填充是在制作相邻晶体管之前在高温下进行的。因此STI技术不能适用于晶片过孔。
对于晶片过孔则造成不同的难题，这是因为导体材料(一般为金属)能够向晶片的单晶硅迁移，使单晶硅导电性增强，这可能造成相邻半导体器件变得不起作用，并且因为需要在低温下进行形成过孔，以在得到厚度变化有限的电绝缘层的同时保护预先存在的相邻半导体结构。可以参考以下文章：“Through Silicium Via Technology—Processes and Reliability for Wafer-Level 3D System Integration(硅穿孔技术—晶圆级三维系统集成工艺和可靠性)”，P.Ramm,M.J.Wolf,E.Klumpp,R.Wieland,B.Wunderle和B.Michel著，发表于2008年电子元件与技术会议,第841–846页。
发明内容
对于根据本发明的晶片过孔，侧壁必须在低温下内衬一层具有最佳可能厚度均匀性的材料层。
需要一种具有导电性，同时与晶片电绝缘并且化学隔离的贯通晶片过孔，以防止晶片被诸如铜的导电材料污染。
本发明使这种情形有所改善。
本发明在于专用于制备这种贯通晶片过孔的CVD工艺。
本发明涉及一种半导体晶片的制作方法，所述半导体晶片包括从晶片的主表面延伸的导电贯通过孔，所述过孔的形状因数大于5。所述晶片包括介电层。所述方法包括通过深刻蚀在半导体晶片中形成形状因数大于5的至少一个通孔。所述通孔包括侧表面。所述方法还包括在所述通孔中形成至少一个介电层，包括在受控压强下于反应器中进行两次处理：
其中一次处理包括在孔的侧表面上亚常压化学气相沉积电介质，该化学沉积是在低于400℃的温度下、高于100Torr的压强下于所述反应器中进行的；
一次处理包括在孔的侧表面上等离子增强化学气相沉积电介质，该化学沉积是在低于20Torr的压强下于所述反应器中进行的。所述方法还包括以导电材料填充所述孔，从而形成过孔。
填充是在形成所述介电层之后发生的。因此形成了具有规则形状、因此具有低电阻的贯通晶片过孔。以两次处理形成的介电层与孔的侧表面的符合度高。介电层的厚度在孔的底部附近一般较薄，在孔的边缘附近较厚，这两个厚度之间的比值大于55％。在侧表面的任一点，厚度比主表面2上的介电层的厚度大30％，优选大40％。
在一个实施例中，导电材料包含铜。
在一个实施例中，介电层包含二氧化硅。该材料的优良介电常数带来益处。
在一个实施例中，半导体晶片包含单晶硅。
在一个实施例中，介电层具有基本上圆柱状的侧表面。在低于400℃的沉积温度下容易在孔的侧壁上得到所谓“符合的”介电沉积物，其值约为30-40％甚至更高(与在顶表面上沉积的厚度相比)。介电层能够使深刻蚀工艺产生的不规则处变得光滑。
在一个实施例中，亚常压化学气相沉积是在等离子增强化学气相沉积之前在半导体晶片上进行的。等离子增强化学气相沉积为亚常压化学气相沉积得到的第一介电子层增加一个第二介电子层。孔的侧表面的意思是所考虑的步骤或子步骤期间的自由侧表面。
在一个实施例中，亚常压化学气相沉积是在等离子增强化学气相沉积之后在半导体晶片上进行的。亚常压化学气相沉积为等离子增强化学气相沉积得到的第一介电子层增加一个第二介电子层。
在一个实施例中，至少一次处理是在大于250nm/min，优选大于300nm/min的沉积速率下进行的。
在一个实施例中，形成介电层之后，所述方法包括在介电层上形成金属层。金属层形成阻挡导电材料扩散的屏障，所述金属层包括Ti、TiN、Ta、TaN、Ru中的至少一种。
在一个实施例中，孔的刻蚀步骤包括从所述主表面开始进行深刻蚀。
根据另一方面，本发明涉及一种通过在受控压强下于反应器中，在半导体晶片上连续沉积来制备金属连接部的方法，所述半导体晶片包括与所述半导体晶片的主表面基本上垂直的至少一个孔，该孔的形状因数大于5。所述方法包括：
在孔的自由内表面上亚常压化学气相沉积介电层，所述介电层的最小厚度比主表面上的介电层的厚度大30％，该化学沉积是在低于400℃的温度、高于100Torr的压强下于反应器中进行的；
在孔的自由内表面上等离子增强化学气相沉积具有相似的组成的介电层，该等离子增强化学气相沉积是在低于20Torr的压强下于所述反应器中进行的；以及
以导电材料填充所述孔。
取决于其他既定后续步骤，所述孔可具有临时或最终底部。凹部的底部一般是导电的，可选地在抛光之后连接至过孔。
这里的形状因数的意思是高度与直径之比。
所述方法可以在例如WO 2012/013869所述的化学气相沉积反应器中进行，请读者参考该文件。
附图说明
阅读一些实施例的详细说明，将更好地理解本发明，这些实施例作为示例绝不会构成限制，并以附图示出，在附图中：
图1是制作过程中带有通孔的半导体器件的截面；
图2是后续步骤中图1的半导体器件的截面；
图3是后续步骤中图1的半导体器件的截面；并且
图4是带有贯通过孔的半导体器件的截面。
以下附图和说明主要包含确定性的元件。因此这些附图和说明不仅可以用来更好地理解本发明，而且必要时可以有助于本发明的界定。
本发明不限于这里仅作为示例给出的所述方法和装置的示例，而是包含在本发明的权利要求范围内本领域的技术人员可以想到的所有变体。
具体实施方式
CMOS技术中的三维集成技术可以提供这样的前景：减小晶体管尺寸，达到在减少传播延迟和限制能源消耗方面的性能。利用这些三维技术在基板中采用硅穿孔(TSV)，能够实现芯片的高密度堆叠，同时继续保留低电阻的触点。制作工艺基于三个主要步骤：形成孔、沉积接口和填充过孔。接口沉积这个中间步骤很关键，因为首先必须矫正或覆盖硅中深刻蚀步骤造成的缺陷，其次必须将过孔的直径保持为能在第三步骤中通过化学沉积填充铜。该接口具有几个功能：作为电绝缘体、铜扩散屏障、以及硅与铜焊盘之间的助粘剂。接口可由阻挡铜扩散的阻挡层以及比阻挡层厚的电绝缘SiO2层构成。绝缘层是实现形状因数大于5:1的贯通晶片过孔所需电气性能的重要元素。已提出一种过孔集成方案，使得能够在这些高形状因数的过孔的孔中沉积介电层，沉积是最后的操作并且在限于低值的沉积温度下进行。
绝缘、高形状因数的均匀性、低温—目前每个标准单独都可以利用一种适用于半导体的诸如PECVD(等离子增强CVD)、SACVD(亚常压CVD)、HPCVD(高压CVD)、LPCVD(低压CVD)、APCVD(常压CVD)等常规氧化物沉积技术实现，但不满足其他标准。根据发明人所作分析，LPCVD技术能得到质量优良的绝缘层(介电性、均匀性)，但鉴于预期的应用，需在低生长速率和非常高的沉积温度下实现(>500℃)。APCVD技术不能在低于400℃的温度下得到质量良好的绝缘层，同时具有低生长速率。PECVD技术通过使用等离子体，允许高沉积速率和在低温下操作，但不能均匀填充纵横比高于5:1的过孔。最后，HPCVD沉积的特征在于非常好的符合度、低温相容性，但具有低介电性能。
如图1可见，截面中，半导体晶片1或基板包括主表面2、相对面3和侧边。为了图解需要，侧边任意地示出，但不排除晶片可能较宽的情况。实际上，半导体晶片是具有规范化直径(例如200或300mm)的圆盘。这里主表面2处于顶部位置，相对面3处于底部位置。主表面2之所以这样称谓是因为基本上从该表面开始实施方法。一般来说，半导体晶片1包括单晶硅基体。
半导体器件可以存在于先前制作步骤中得到的半导体晶片1中。请读者参照前面提及的Ramm的文章。半导体器件的存在需要很强的温度限制，以防止其掺杂物再活化及其特性改变甚至受到破坏。可取的是，温度不高于500℃，优选不高于400℃。
半导体晶片1从顶表面2开始形成凹陷4。与其较大的表面相比，凹陷4较浅。凹陷4可利用刻蚀技术实现。一般来说，槽4是可选的。从顶表面2开始(这里在凹陷4中)在底表面3的方向形成孔5。孔5是通孔。孔5是利用深刻蚀技术，例如氟化等离子干法刻蚀形成的。孔5开放至未示出的下方导电元件上。下方导电元件形成孔5的底部。下方导电元件可以充当刻蚀终止层。孔5包括环形截面(回转)的侧表面5a或壁。侧表面5a基本上为圆柱状，可能具有深度方向的波纹。孔5的直径小于凹陷4的最小长度和宽度，例如比该最小值小10％，例如5％。
在半导体晶片1上沉积介电层6，优选SiO2。沉积包括两次处理。这些处理是在相同的反应器中进行的(参见WO2012/013869)。在孔5的侧表面5a上形成介电层6。可以在凹陷4上形成介电层6。
这两次处理可以化学沉积相同的材料。这两次处理接续进行，每次处理之间保持压强，即压强保持在在一次处理的压强与另一次处理的压强之间。
发明人发现在同一个反应器中结合上述两个技术，以PECVD+HPCVD或HPCVD+PECVD的顺序执行这两个过程，能够获得远高于叠加两个绝缘子层的质量结果。先后顺序的选择取决于：要填充的过孔的类型，例如如果过孔在主表面附近变窄，则首先进行PECVD；刻蚀后的表面状况，例如如果孔的表面相当粗糙，则首先进行HPCVD；并且取决于基板上的过孔网络的密度，例如如果网络密集，则首先进行HPCVD，如果网络宽，则首先进行PECVD。
贯通晶片过孔的优点如下：
PECVD所沉积的子层通过低温沉积，特别是通过增大先前HPCVD沉积物的密度并限制其吸水的方式，提高了组件的介电性能；
HPCVD所沉积的子层允许在过孔壁的整个高度沉积氧化物，所述过孔壁是均匀的以保证均一的介电特性。这种符合度还能减小过孔顶部的悬垂效果，这是后续步骤中铜填充的限制因素(掩蔽效应)。其还能通过使刻蚀引起的缺陷平滑化来弥补这种缺陷；
总体令人满意的沉积速率(>300nm/min)，以及根据生产需要的均匀度。
一次处理包括等离子增强化学气相沉积，其温度介于200和400℃之间，优选介于200和300℃之间，压强介于2和20Torr之间，优选介于2和15Torr之间，更优选介于5和10Torr之间，等离子能量介于300和1200W之间，优选介于500和800W之间，前驱体流量介于500和2000mg/min之间，优选介于1000和1500mg/min之间。O2和O3氧流量介于500和1500scc/min之间，优选介于800和1200scc/min之间，scc表示微电子学中使用的标准立方厘米，含有10-18％的O3，优选12-16％的O3。等离子体是通过射频产生的，频率介于10和20MHz之间，优选介于12和15MHz之间。
另一处理包括亚常压化学气相沉积，温度介于200和400℃之间，优选介于250和350℃之间，压强介于100和600Torr之间，优选介于200和400Torr之间，前驱体流量介于500和2000mg/min之间，优选介于1000和1500mg/min之间。O2和O3氧流量介于1000和3000scc/min之间，优选介于1500和2000scc/min之间，含有10-18％的O3，优选12-16％的O3。上述亚常压化学气相沉积对于子层的良好均匀性以及电绝缘性来说是高效率的。
介电层6覆盖孔5的侧壁。介电层6提供理想上圆柱状的内表面，实际上在孔5底部附近略微变窄变薄(e1)，在主表面2附近变厚(e2)。介电层6在主表面2上甚至更厚，厚度为ep。厚度e1可以比厚度ep厚30％，优选40％。厚度e2可以比厚度ep厚50％，优选60％。比率e1/e2是沉积物符合度的指标。理想的e1/e2比率是1。实际的e1/e2比率高于55％，优选65％。在图2中，介电层6的厚度被夸大很多，所示介电层6是理想的，即为圆柱状。
介电层6(例如完全)覆盖晶片本体的单晶硅。
得到了图2所示的半导体晶片1。介电层6的厚度介于100nm和1000nm之间，优选地介于200和500nm之间，例如为200nm。侧表面5a上的介电层6的厚度随着远离顶表面2而减小。偏移率，即厚度变化与形状因数的比率可以小于16％；即(最大厚度–最小厚度)/最小厚度/形状因数<16％，优选<10％，甚至为6％。所述处理得到的子层可以熔合在一起。
在半导体晶片1上沉积阻挡层7。该沉积物可以是各向同性的(例如通过CVD)，或者定向的(例如通过PVD)。阻挡层7包括几乎不能在单晶硅中扩散的金属或金属氮化物。阻挡层7包括以下成分中的至少一种：钛、氮化钛、钽、氮化钽、钌。阻挡层7如果是钛、钽、或钌制成的，则可以具有导电性，或者如果是金属氮化物制成的，则可以具有电绝缘性。在侧表面5a上形成阻挡层7。在凹陷4上形成阻挡层7。阻挡层7的厚度介于1和100nm之间，优选地介于5和15nm之间，例如为10nm。在图3和图4中，阻挡层7的厚度被夸大很多。事实上，阻挡层7的厚度比介电层6的厚度薄10-100倍。阻挡层7(例如完全)覆盖介电层6。
这就得到了图3所示的半导体晶片1。在图3中，阻挡层7a的厚度被夸大很多，所示阻挡层7是理想的，即为圆柱状。
在半导体晶片1上沉积导电材料，例如铜。该导电材料是在电镀后利用均匀PVD(物理气相沉积)技术沉积的。导电材料填充孔5，从而形成过孔8。导电材料填充凹陷4，形成电触点或焊盘9。以此方式，得到了很深的过孔，其电阻低，在基板本体中扩散的风险小，并且具有规则形状。然后可以将半导体晶片1的相对面3抛光。抛光去除了沉积在孔底部的绝缘体和阻挡材料。抛光暴露了过孔中导电材料的端部。因此可以电连接与相对面3齐平的过孔端部。该导电材料可以是铜或钨。形成介电层之后，孔的侧表面可以比之前光滑。可以在1与20Torr之间的压强下进行等离子增强化学气相沉积。
换言之，本发明提供了一种在低温下制作贯通晶片过孔的方法，其具有几μm或几十μm的图案，具有高于5、通常高于8的高形状因数，在孔的壁上沉积最佳可能符合度、在孔的底部沉积最小可能符合度的电绝缘屏障。半导体晶片1设有贯通过孔，该过孔的直径介于10和50μm之间，长度大于50μm，该过孔包括中央导体、厚度介于1和100nm之间的阻挡层、以及晶片本体厚度的连续绝缘层，该绝缘层的厚度介于100nm和1000nm之间。偏移率小于16％。阻挡层周围的绝缘层的最小厚度比主表面上的绝缘层的最小厚度大30％。
通过比较，发明人确定在介于200和450℃之间的温度下沉积时：
PECVD沉积提供小于30％的符合度。对于过孔底部附近的1μm的绝缘层厚度，为获得15％的符合度必须提供大于6μm的总厚度，为获得7％的符合度必须提供大于12μm的总厚度。
HPCVD沉积提供大于40％的符合度。然而，由于介电特性比利用以上技术时低，因此过孔底部附近的绝缘层的厚度远远大于1μm。
HPCVD沉积后进行PECVD沉积提供大于35％的总符合度和令人满意的介电特性。过孔底部附近的绝缘层的厚度可以为1μm，HPCVD沉积后进行PECVD沉积改善了利用HPCVD沉积获得的层的介电特性。

Claims (17)

1.一种半导体晶片(1)的制作方法，所述半导体晶片包括从所述晶片的主表面(2)延伸的导电贯通过孔，所述过孔的形状因数大于5，所述晶片(1)包括介电层(6)，所述方法包括：
通过深刻蚀，在所述半导体晶片(1)中形成形状因数大于5、从所述晶片(1)的所述主表面(2)延伸的至少一个通孔(5)，所述通孔包括侧表面(5a)，
通过在受控压强下于反应器中进行两次处理，在所述通孔(5)中形成至少一个介电层(6)，其中一次所述处理包括在所述通孔(5)的所述侧表面(5a)上亚常压化学气相沉积电介质，该化学沉积是在低于400℃的温度下、高于100Torr的压强下于所述反应器中进行的，另一所述处理包括在所述通孔(5)的所述侧表面(5a)上等离子增强化学气相沉积电介质，该化学沉积是在低于20Torr的压强下于所述反应器中进行的；以及
以导电材料(8)填充所述通孔，从而形成过孔。
2.根据权利要求1所述的方法，其中所述导电材料(8)包括铜或钨，所述电介质包括二氧化硅，并且所述半导体晶片(1)包括单晶硅。
3.根据以上权利要求之一所述的方法，其中所述介电层(6)具有40％以内的基本上圆柱状的侧表面。
4.根据以上权利要求之一所述的方法，其中亚常压化学气相沉积是在等离子增强化学气相沉积之前在所述半导体晶片(1)上进行的。
5.根据以上权利要求之一所述的方法，其中所述两次处理中的至少一次处理是以高于250nm/min的沉积速率，优选300nm/min的沉积速率进行的。
6.根据以上权利要求之一所述的方法，在形成所述介电层(6)之后包括：在所述介电层(6)上形成金属层(7)，所述金属层(7)形成阻挡所述导电材料(8)扩散的屏障，所述金属层包括Ti、TiN、Ta、TaN、Ru中的至少一种。
7.根据以上权利要求之一所述的方法，其中亚常压化学气相沉积是在介于200和400℃之间，优选介于250和350℃之间的温度下进行的。
8.根据以上权利要求之一所述的方法，其中亚常压化学气相沉积是在介于100和600Torr之间，优选介于200和400Torr之间的压强下进行的。
9.根据以上权利要求之一所述的方法，其中亚常压化学气相沉积和/或等离子增强化学气相沉积是在介于500和2000mg/min之间，优选介于1000和1500mg/min之间的前驱体流量下进行的。
10.根据以上权利要求之一所述的方法，其中亚常压化学气相沉积是在介于1000和3000scc/min之间，优选介于1500和2000scc/min之间的O2/O3流量下进行的。
11.根据以上权利要求之一所述的方法，其中等离子增强化学气相沉积是在介于200和400℃之间，优选介于200和300℃之间的温度下进行的。
12.根据以上权利要求之一所述的方法，其中等离子增强化学气相沉积是在介于1和20Torr之间，优选介于5和10Torr之间的压强下进行的。
13.根据以上权利要求之一所述的方法，其中等离子增强化学气相沉积是利用功率介于300和1200W之间，优选介于500和800W之间的等离子体进行的。
14.根据以上权利要求之一所述的方法，其中等离子增强化学气相沉积是在介于500和1500scc/min之间，优选介于800和1200scc/min之间的O2/O3流量下进行的。
15.根据以上权利要求之一所述的方法，其中等离子增强化学气相沉积和/或亚常压化学气相沉积是在含有10-18％的O3，优选12-16％的O3的O2/O3流量下进行的。
16.根据以上权利要求之一所述的方法，其中所述过孔的直径介于10和50μm之间，长度大于50μm。
17.根据以上权利要求之一所述的方法，其中在形成所述介电层后，所述通孔的所述侧表面(5a)比之前平滑。
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