CN104155630A - 高速数据录取存储与回放系统 - Google Patents

Abstract

本发明公开了高速数据录取存储与回放系统。该系统将高速模数转换模块将接收到的外部模拟信号进行模数转换输出I路和Q路数字信号，通过数字信号处理模块存储到海量数据存储模块，数字信号处理模块再将存储在海量数据存储模块中的数字信号数据按照信号特点输出到高速数模转换模块并输出回放后的模拟信号，电源管理和时钟管理模块对四个模块供电和提供时钟信号。本发明将模数转换板、数据存储板与数模转换板合并，减少需要的FPGA数量，实现录取、存储和回放一体化，降低数据传输方面的难度；不需要重复进行A/D转换，即使断电，转换的数据保存在Flash阵列中而不会丢失，可以实现单板调试。对Flash矩阵进行冗余设计，相应的提高数据回放速度。

Description

高速数据录取存储与回放系统

技术领域

本发明涉及集成电路领域，尤其涉及对雷达回波信号进行高速数据录取存储与回放系统。

背景技术    

在集成电路领域，大多数的集成电路芯片都是数字和模拟的混合集成电路，因此不可避免的需要进行数字信号和模拟信号之间的转换。

随着近些年来通信技术的快速发展，越来越多的通信设备工作在很宽的频带上，对数据处理速度的要求也越来越快，所以如何实现数字信号和模拟信号之间的高速转换成为集成电路领域的一个重要课题。特别是在雷达系统中，需要对雷达信号进行高精度数据采样，采样速率高，数据传输量大。目前常见的数据采集回放技术在资源利用率和处理速度方面都有所不足，不能满足雷达系统高精度、高速率的采样要求，数据录取回放需要现场整机调试，需要的人力物力条件苛刻，成本高。因此高速数据录取存储和回放系统的设计可以大大提高整个雷达系统的实用性。

发明内容

本发明的目的在于设计一种集成高速数据录取存储和回放一体化的装置，从而满足雷达系统高精度、高速率的采样要求，提高数据处理速度，节省系统资源，降低数据传输难度。

本发明采用的技术方案是：

该系统包括高速模数转换模块，数字信号处理模块，海量数据存储模块，高速数模转换模块以及电源管理和时钟管理模块；高速模数转换模块将接收到的外部模拟信号进行模数转换输出I路和Q路两路数字信号，转换后的数字信号通过数字信号处理模块存储到海量数据存储模块，数字信号处理模块再将存储在海量数据存储模块中的数字信号数据按照信号特点输出到高速数模转换模块，进行数模转换并输出回放后的模拟信号，电源管理和时钟管理模块分别对以上四个模块供电和提供时钟信号。

所述高速模数转换模块，包括模拟信号输入模块，ADC模块；用于接收模拟信号的模拟信号输入模块与ADC模块相连；模拟信号输入模块将输入的单端模拟信号转换为差分模拟信号发送给ADC模块，ADC模块将外部模拟信号转换成I路和Q路两路数字信号接数字信号处理模块。

所述数字信号处理模块，包括PROM配置模块，FPGA模块；FPGA模块与PROM配置模块相连，高速模数转换模块中的ADC模块与FPGA模块相连，PROM配置模块用于存储FPGA模块逻辑的固化硬件程序，FPGA模块在上电时从其中读取数据进行配置。

所述海量数据存储模块，包括由多个Flash芯片组成的Flash阵列，Flash阵列与FPGA模块总线相连进行数据的写入和读取操作，Flash阵列存储高速模数转换模块(I)中的ADC模块输出的I路和Q路两路数字信号，在掉电重新上电后无需再次重复进行A/D转换。

所述高速数模转换模块，包括DAC模块，IQ正交调制模块；DAC模块与IQ正交调制模块相连，数字信号处理模块中的FPGA模块与DAC模块相连，DAC模块将数字信号处理模块中的FPGA模块从海量数据存储模块中读出的数字信号转换成I路和Q路两路模拟信号，IQ正交调制模块将DAC模块输出的I路和Q路两路模拟信号进行正交调制后输出，模拟真实的雷达信号。

所述电源管理和时钟管理模块，包括电源管理模块，时钟管理模块；电源管理模块负责分配电源，电源去耦以及为整个系统进行供电；时钟管理模块为FPGA模块的主时钟和配置时钟，ADC模块和DAC模块的主时钟，IQ正交调制模块的调制频率提供时钟信号。

与背景技术相比，本发明具有的有益效果是：

1. 本发明将模数转换板、数据存储板与数模转换板进行了合并，减少了系统的成本以及需要的FPGA数量，相比于其它高速数据系统，实现了录取、存储和回放一体化，节省了系统资源，降低了数据传输方面的难度。

2. 本发明不需要重复进行A/D转换，即使断电，转换的数据也保存在Flash阵列中而不会丢失，可以实现单板调试。

3. 本发明的Flash矩阵进行了冗余设计，速度和存储容量可以在不改变硬件设计的情况下得到较大提升，相应的提高最高数据回放速度。

附图说明

图1是本发明的总体原理框图。

图2是高速模数转换模块与数字信号处理模块的连接图。

图3是本发明回放雷达信号数据的格式图。

图4是数字信号处理模块内FPGA模块与PROM配置模块的连接图。

图5是数字信号处理模块与海量数据存储模块的连接图。

图6是海量数据存储模块中的Flash模块冗余设计的原理图。

图7是数字信号处理模块与高速数模转换模块的连接图。

图8是高速数模转换模块内DAC模块与IQ正交调制模块的连接图。

图9是电源管理和时钟管理模块内电源管理模块结构框图。

图10是电源管理和时钟管理模块内时钟管理模块结构框图。

具体实施方式

下面结合附图和实施例对本发明作进一步的说明。

如图1所示，本发明包括高速模数转换模块I，数字信号处理模块II，海量数据存储模块III，高速数模转换模块IV，以及电源管理和时钟管理模块V五个部分。高速模数转换模块I将接收到的外部模拟信号进行模数转换输出I路和Q路两路数字信号，转换后的数字信号通过数字信号处理模块II存储到海量数据存储模块III，数字信号处理模块II再将存储在海量数据存储模块III中的数字信号数据输出到高速数模转换模块IV，进行数模转换并输出回放后的模拟信号，电源管理和时钟管理模块V分别对以上四个模块供电和提供时钟信号。

高速模数转换模块I：包括模拟信号输入模块和ADC模块，其中：模拟信号输入模块既可以接收双路差分模拟信号，也可以接收双路单端模拟信号，再将单端模拟信号耦合转换为双端差分模拟信号，输出同相和正交信号（IQ信号）到ADC模块；ADC模块与数字信号处理模块II中的FPGA模块相连，ADC模块选择TI公司的双通道12位数据位宽的ADS5402芯片，通过LVDS接口与FPGA模块相连，最高800MSPS刷新速率，ADC模块与FPGA模块的连接，如图2所示，INAP/N和INBP/N为ADS5402芯片的双路差分电流输入，FPGA模块通过SPI接口完成对ADS5402芯片工作模式的配置，数据通过ADC5402芯片的差分IO端口DA[11:0]P/N和DB[11:0]P/N输出到FPGA IO端口，速率可以达到500MHz (最高800MHz)，同时发送同步信号SYNCP/N和数据时钟信号DACLKP/N，DBCLKP/N到FPGA IO端口；

数字信号处理模块II：包括FPGA模块和PROM配置模块，其中：FPGA模块选择Xilinx Virtex V芯片族中的高端芯片XC5VLX330芯片，该芯片具有最多1200个IO端口，满足IO数量的要求， LVDS接口最高性能可达1.25Gb/s，内部集成的SERDES可以实现低速和高速的相互转换，用于控制ADC模块的高速数据输入和DAC模块的高速数据输出，除此之外该芯片有10368Kb的块RAM容量，系统回放雷达信号的数据格式如图3所示，即当系统回放速度最快的时候，要求1s之内发送400帧，每帧持续2.5ms（最慢帧250ms），包含300us的数据和2200us的空闲操作，每帧子脉冲个数为20，子脉冲宽度为10us，根据图3可计算得系统的缓存至少为3.6Mb，可知FPGA模块的块RAM容量满足系统需求且有冗余进行扩展；PROM配置模块选择Platform Flash XL系列下的XCF128XFT64C芯片，该芯片容量为128Mb，能够满足FPGA模块的配置要求，采用16位并行总线配置，配置的端口速度最高为50Mhz，本设计选用的40Mhz的晶振为其提供配置时钟，配置方式选用从并配置，PROM配置模块与FPGA模块连接方式如图4所示，XCF128XFT64C芯片的地址线A[22:0]与XC5VLX330芯片相应的地址线接口相连，16位数据线D[15:0]与XC5VLX330芯片相应的数据线接口相连，外部晶振（低于50MHz）提供配置时钟信号连接到XCF128XFT64C芯片的时钟引脚K和XC5VLX330芯片的配置时钟引脚CCLK，锁存信号L引脚必须与XC5VLX330芯片指定引脚IO_L9P_CC_GC_4相连，XC5VLX330芯片模式配置引脚M[2:0]电平设置为110，内核电压1V、辅助电压2.5V和IO电压3.3V由电源管理模块提供。

海量数据存储模块III：用于存储所述ADC模块转换后数据的Flash阵列，采用Micron公司的NAND Flash MT29F8G16ADADAH4作为存储芯片，单片Flash容量为8Gbit，采用3.3V电压供电为，以页单位进行读写，端口最快读写速率为50MHz，本发明中采用40MHz为Flash阵列读写时钟，Flash芯片MT29F8G16ADADAH4由两块Flash die共同组成，可以对他们进行交叉操作，增加数据的吞吐率，若采取两块Flash die同时运行，读取速度可以提高至32.55MW/s，采用八片芯片组成Flash阵列，最高读取速度约为260MW/s，最高写入速度约为12.8MW/s，如图5所示为FPGA模块与单片Flash芯片连接图，Flash芯片的I/O[15:0]为复用IO端口，该端口可用于输入命令、地址、数据以及与输入输出数据到FPGA模块。为了减少冗余时间，增加数据写入速率，FPGA模块中RAM缓冲区采用如图6所示的格式写入Flash模块，FPGA模块内设置四块RAM缓冲区，采用了流水线写入模式，Flash0~Flash3写入I路数据，Flash4~Flash7写入Q路数据，数据写入时，先写入RAM0，RAM0满后切换到RAM1缓存，同时RAM0可以开始数据的读出，写入到Flash0中，RAM1的数据写入到Flash1中，以此类推，写入一轮后，进行第二轮写入，写入到Flash4~Flash7中，按照此流水线写法，一直持续到数据文件写入结束。

高速数模转换模块IV：包括DAC模块和IQ正交调制模块，其中：DAC模块选择TI公司的DAC5681Z芯片，该芯片数据位宽为16位，通过LVDS接口与外部设备进行连接，最高1.0GSPS刷新速率，内部集成锁相环，可以对输入时钟进行倍频，在不改变硬件设置的情况下可以增加数据的回放速度，如图7所示给出了FPGA模块与DAC模块的接口电路连接方式，在接收到触发信号并且时钟信号满足的情况下，FPGA模块通过SPI接口完成对DAC模块工作模式的配置，FPGA模块的差分IO端口按Flash存储空间的顺序读取数据，向DAC5681芯片的数据输入口D[15:0]P/N输送数据，速率可以达到500MHz(最高1GHz)，并同时发送源同步时钟SCLK和数据时钟DCLKP/N到FPGA模块的差分IO端口开始进行数据的高速回放；IQ正交调制模块选用TI公司的TRF3702芯片，该芯片的调制频率为1.5GHz-2.5GHz，输入信号带宽700MHz，采用单端或者差分的IQ两路信号输入，接口连接使用方便，并可以与TI的多数DAC芯片实现无缝对接，通过电阻网络将DAC模块的输出信号的共模电压从3.3V变到了3.7V，并提供了直流通路，TRF3702芯片与DAC模块的连接方式如图8所示。

电源管理和时钟管理模块V：包括电源管理模块和时钟管理模块，其中：电源管理模块为了减少各芯片之间电源的相互干扰，降低电源的噪声，在不影响版图设计的基础上，采用了模拟芯片与数字芯片分开供电，时钟芯片与其它芯片分开供电的原则，整个系统的电源输入电压为9V，整个电源管理模块系统框图如图9所示；时钟管理模块，选择精准度较高的TCXO输出40MHz时钟信号通过时钟端口输入到PROM配置模块和FPGA模块，为数字信号处理模块提供系统时钟和配置时钟，FPGA模块内部的数字时钟管理模块（DCM）对输入时钟进行相应变换，作为系统控制逻辑，同时为了保证FPGA模块与ADC模块、DAC模块之间正确的数据通信，信号IQ两路的同步，采用TI时钟管理芯片CDCM7005芯片对ADC模块和DAC模块时钟进行管理，VCXO输入时钟信号到CDCM7005并同步到参考时钟，CDCM7005输出多路差分时钟信号供给ADC模块和DAC模块，同时输出差分时钟信号送到FPGA模块，用于发送逻辑模块，除此之外，IQ正交调制模块采用VCO产生本振信号并用TRF3750芯片构成的锁相环增强频率稳定度，整个时钟管理模块系统框图如图10所示。

Claims (6)

1.高速数据录取存储与回放系统，其特征在于：该系统包括高速模数转换模块(I)，数字信号处理模块(II)，海量数据存储模块(III)，高速数模转换模块(IV)以及电源管理和时钟管理模块(V)；高速模数转换模块(I)将接收到的外部模拟信号进行模数转换输出I路和Q路两路数字信号，转换后的数字信号通过数字信号处理模块(II)存储到海量数据存储模块(III)，数字信号处理模块(II)再将存储在海量数据存储模块(III)中的数字信号数据按照信号特点输出到高速数模转换模块(IV)，进行数模转换并输出回放后的模拟信号，电源管理和时钟管理模块(V)分别对以上四个模块供电和提供时钟信号。

2.根据权利要求1所述的高速数据录取存储与回放系统，其特征在于：所述高速模数转换模块(I)，包括模拟信号输入模块，ADC模块；用于接收模拟信号的模拟信号输入模块与ADC模块相连；模拟信号输入模块将输入的单端模拟信号转换为差分模拟信号发送给ADC模块，ADC模块将外部模拟信号转换成I路和Q路两路数字信号接数字信号处理模块(II)。

3.根据权利要求1所述的高速数据录取存储与回放系统，其特征在于：所述数字信号处理模块(II)，包括PROM配置模块，FPGA模块；FPGA模块与PROM配置模块相连，高速模数转换模块(I)中的ADC模块与FPGA模块相连，PROM配置模块用于存储FPGA模块逻辑的固化硬件程序，FPGA模块在上电时从其中读取数据进行配置。

4.根据权利要求1所述的高速数据录取存储与回放系统，其特征在于：所述海量数据存储模块(III)，包括由多个Flash芯片组成的Flash阵列，Flash阵列与FPGA模块总线相连进行数据的写入和读取操作，Flash阵列存储高速模数转换模块(I)中的ADC模块输出的I路和Q路两路数字信号，在掉电重新上电后无需再次重复进行A/D转换。

5.根据权利要求1所述的高速数据录取存储与回放系统，其特征在于：所述高速数模转换模块(IV)，包括DAC模块，IQ正交调制模块；DAC模块与IQ正交调制模块相连，数字信号处理模块(II)中的FPGA模块与DAC模块相连，DAC模块将数字信号处理模块(II)中的FPGA模块从海量数据存储模块(III)中读出的数字信号转换成I路和Q路两路模拟信号，IQ正交调制模块将DAC模块输出的I路和Q路两路模拟信号进行正交调制后输出，模拟真实的雷达信号。

6.根据权利要求1所述的高速数据录取存储与回放系统，其特征在于：所述电源管理和时钟管理模块(V)，包括电源管理模块，时钟管理模块；电源管理模块负责分配电源，电源去耦以及为整个系统进行供电；时钟管理模块为FPGA模块的主时钟和配置时钟，ADC模块和DAC模块的主时钟，IQ正交调制模块的调制频率提供时钟信号。