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CN104037152A - 芯片载体结构、芯片封装及其制造方法 - Google Patents

芯片载体结构、芯片封装及其制造方法 Download PDF

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CN104037152A
CN104037152A CN201410077922.2A CN201410077922A CN104037152A CN 104037152 A CN104037152 A CN 104037152A CN 201410077922 A CN201410077922 A CN 201410077922A CN 104037152 A CN104037152 A CN 104037152A
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metal
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R.奥特伦巴
K.席斯
X.施勒格尔
J.施雷德尔
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Infineon Technologies Austria AG
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Abstract

公开了芯片载体结构、芯片封装及其制造方法。各个实施例提供芯片载体结构。所述芯片载体结构可以包括结构化的金属芯片载体；至少部分地填充所述结构的密封材料；其中所述金属芯片载体的主表面无所述密封材料。

Description

芯片载体结构、芯片封装及其制造方法
技术领域
各个实施例总地涉及芯片载体结构、芯片封装、制造芯片载体结构的方法以及制造芯片封装的方法。
背景技术
功率半导体芯片可以集成在例如通孔封装（THP）或表面安装器件（SMD）的电子封装中。
当前，在功率应用中，例如对于高于200伏的高电压应用来说，可以将诸如TO218、TO220、TO247、TO251的标准功率封装用于功率半导体芯片（例如高电压（HV）功率半导体芯片）。
然而，随着未来日益提高的电流（以安培为单位）要求，这些标准功率封装可能由于封装电感（以纳亨为单位）而导致显著的开关损耗（Pswitch，以瓦特为单位）。
图1图示出45毫欧J-FET（面结型栅场效应晶体管）上开关损耗对源引脚电感的依赖性的模拟结果100。
如图1所示，对于45毫欧J-FET所使用的各种封装TO247、TO220、ThinPAK 8x8以及Blade HV，其开关损耗均随着电流增大而增加。其还示出，在相同电流下不同封装TO247、TO220、 ThinPAK和Blade HV的开关损耗是依次降低的，其中TO247封装具有最高的开关损耗并且Blade HV封装具有最低的开关损耗。因此，与TO220和TO247封装相比，使用优化的封装，例如Blade HV和ThinPAK 8x8封装，可以实现较低的开关损耗。
发明内容
各个实施例提供一种芯片载体结构。所述芯片载体结构可以包括结构化的金属芯片载体；至少部分地填充所述结构的密封材料；其中所述金属芯片载体的主表面无所述密封材料。
附图说明
在附图中，类似的参考字符贯穿不同视图通常指代相同的部分。附图并非必须是按比例的，代之以一般将重点放在图示出本发明的原理上。在下面的描述中，参照以下附图描述了本发明的各个实施例，其中：
图1图示出45毫欧面结型栅场效应晶体管上开关损耗对源引脚电感的依赖性的模拟结果。
图2示出根据各个实施例的芯片载体结构；
图3示出根据各个实施例的芯片载体结构；
图4示出根据各个实施例的芯片封装；
图5A和5B示出根据各个实施例的芯片封装；
图6示出根据各个实施例的芯片封装；
图7A示出根据各个实施例的封装，并且图7B示出根据各个实施例的芯片布置；
图8示出根据各个实施例的级联电路；
图9示出根据各个实施例的封装；
图10示出根据各个实施例图示制造芯片载体结构的方法的流程图；以及
图11示出根据各个实施例图示制造芯片封装的方法的流程图。
具体实施方式
以下的详细描述参照附图，其中所述附图以图示的方式示出可以实践本发明的具体细节和实施例。
使用在本文中，单词“示例性的”意味着“用作例子、实例或者图示”。在本文中任何描述为“示例性的”实施例或设计并非必须被解释为优选于或优于其他实施例或设计。
关于沉积材料形成于侧或表面“之上”所使用的单词“之上”在本文中可以用来意指所述沉积材料可以在所暗指侧或表面 “直接之上”形成，例如与所暗指侧或表面直接接触。关于沉积材料形成于侧或表面“之上”所使用的单词“之上”在本文中可以用来意指所述沉积材料可以在所暗指侧或表面 “非直接之上”形成，其中在所暗指侧或表面与所述沉积材料之间布置有一个或更多个另外的层。
各个实施例提供一种具有良好电气性能和热性能的芯片载体结构，所述芯片载体结构可以用于实现支持高电压（例如大于200伏）的封装。各个实施例还提供一种用于功率半导体的支持高电压（例如大于200伏）的嵌入式封装。
图2示出根据各个实施例的芯片载体结构200。
芯片载体结构200可以包括结构化的金属芯片载体（该金属芯片载体可以在密封前已预先结构化）202；至少部分地填充所述结构200的密封材料204；其中所述金属芯片载体202的主表面（例如顶表面和底表面）无所述密封材料204。
结构化的金属芯片载体202可以包括引线框架。所述引线框架可以由金属或金属合金制成，所述金属或金属合金例如包括选自由铜（Cu）、铁镍（FeNi）、钢等组成的组的材料。
在各个实施例中，密封材料204可以包括压模或其他可类比材料。密封材料204可以包括模塑料（mold compound），例如被填充的环氧树脂，如填充有SiO的环氧树脂。
在各个实施例中，芯片载体结构200可以配置为功率芯片载体结构，以在其上承载一个或更多个功率芯片。
图3示出根据各个实施例的芯片载体结构300。
类似于图2的芯片载体结构200，芯片载体结构300可以包括结构化的金属芯片载体302；至少部分地填充所述结构300的密封材料304；其中所述金属芯片载体302的主表面（例如顶表面和底表面）无所述密封材料304。关于芯片载体结构200描述的各个实施例对于芯片载体结构300来说类似地有效。
在图3的各个实施例中，金属芯片载体302可以包括多个部分或多个块306。例如，多个部分306可以是多个引线框架部分。这些引线框架部分306可以被称为金属块。
在各个实施例中，芯片载体结构300还可以包括附着于金属芯片载体302主表面之一的箔308。箔308可以用于冷却或隔离。
根据上面图2和图3的各个实施例，芯片载体结构被提供有至少部分地填充所述结构的密封材料。在各个实施例中，这样的芯片载体结构也可以被称为预模制的引线框架。
芯片载体结构可以用于功率部件，诸如高电子迁移率晶体管（HEMT），例如GaN（氮化镓）HEMT、SiC（碳化硅）HEMT或者高电压Si（硅）HEMT；或者低电压（例如低于200伏）MOSFET（p沟道或n沟道），例如SFET（硅场效应晶体管）。
芯片载体结构可以用于多芯片模块，所述多芯片模块可以包括例如由多个芯片形成的半桥电路或级联电路。
芯片载体结构可以用于标准芯片封装或者嵌入式芯片封装。
根据各个实施例的芯片载体结构使得支持高电压（例如高于200伏）的嵌入式封装得以实现，因为所要求的电性能（例如爬距（creep distance））和热性能（例如热容量）连同低电感要求可以独立于嵌入工艺而被内建在芯片载体结构中。使用各个实施例的芯片载体结构，可以实现范围在约1mm至约10mm（例如范围在约3mm至约8mm，例如范围在约4mm至约6mm）的爬距。嵌入工艺被应用于各个实施例的芯片载体结构以形成各个实施例的芯片封装，并且在所期望的低电感（例如小于1nH）之外还允许集成能力。
图4示出根据各个实施例的芯片封装400。
芯片封装400可以包括如图2所示的芯片载体结构200。芯片载体结构200可以包括结构化的金属芯片载体202和至少部分地填充所述结构的密封材料204；其中所述金属芯片载体202的主表面无所述密封材料204。
上面在图2的芯片载体结构200中描述的各个实施例对于芯片封装400类似地有效。
结构化的金属芯片载体202可以包括引线框架。密封材料204可以包括模塑料，例如被填充的环氧树脂，如填充有SiO的环氧树脂。在各个实施例中，芯片载体结构200可以配置为功率芯片载体结构，以在其上承载一个或更多个功率芯片。
芯片封装400还可以包括布置在芯片载体结构200之上的芯片412和形成于芯片412之上的密封结构420，其中密封结构420可以包括导电重分布结构422。至少一个接触盘432可以形成在密封结构420之上，其中所述至少一个接触盘432通过导电重分布结构422电耦合到芯片412。
在各个实施例中，芯片封装400可以包括芯片412和结构化的金属芯片载体202之间的粘合剂（图4中未示出），以将芯片412粘合到结构化的金属芯片载体202。在各个实施例中，粘合剂可以是绝缘粘合剂，在这种情况下芯片载体结构200可以用作冷却结构。在各个实施例中，粘合剂可以是导电粘合剂，在这种情况下芯片载体结构200可以用于将芯片412的端子电连接到结构化的金属芯片载体202。
在各个实施例中，芯片412可以无至少部分地填充芯片载体结构200的密封材料204。密封材料204，例如模塑料，可以仅仅包围结构化的金属芯片载体202，或者可以另外包围用于将芯片412与芯片载体结构200进行管芯附着的粘合剂。
在各个实施例中，结构化的金属芯片载体202可以被配置为功率芯片载体结构。例如，可以将功率芯片412附着到结构化的金属芯片载体202。功率芯片412可以包括功率二极管芯片和/或功率晶体管芯片（例如功率MOSFET(金属氧化物半导体场效应晶体管)、JFET（结型场效应晶体管)、IGBT（绝缘栅双极晶体管）、功率双极晶体管等）。
在各个实施例中，形成于芯片412之上的密封结构420可以包括压层。该压层可以包括具有玻璃纤维的聚合物材料。
在各个实施例中，导电重分布结构422可以包括一个或更多个导电层424（也被称为重分布层）以及用于将所述一个或更多个导电层424电耦合到芯片412并将所述一个或更多个导电层424彼此电耦合的接触孔426。例如，图4的实施例示出具有两个重分布层424的导电重分布结构422，但是在各个其他实施例中导电重分布结构422可以包括其他数目的（例如，一个、三个、四个……）重分布层。
图5A示出根据各个实施例的芯片封装500。
在图5A的各个实施例中，芯片封装500包括图4中所示芯片封装400的各部件，并且还另外包括布置在芯片载体结构200之上的另一芯片512以及包括在密封结构420中的另一导电重分布结构522。在各个实施例中，芯片封装500可以包括多个（例如三个、四个、五个……）芯片。
芯片封装500因此可以形成多芯片封装，其中芯片412和另一芯片512可以例如通过结构化的金属芯片载体202和/或导电重分布结构422、522彼此电耦合。在各个实施例中，芯片412、512可以彼此电耦合以形成各种电路，例如半桥电路、级联电路等。
在各个实施例中，尺寸A、B、C之和可以为约2.7mm，其中A代表密封材料204的长度，B代表芯片封装500的高度，并且C代表导电重分布结构422与芯片封装500边缘之间的距离。
图5B示出根据各个实施例的芯片封装550。
芯片封装550包括图5A的芯片封装500，并且还可以包括位于芯片载体结构200的与芯片412、512相背的一个主表面处的箔508。可以提供箔508用于冷却的目的。
芯片封装500、550以倒装方式示出，它们还可以例如通过SMD(表面安装器件)安装被安装到印刷电路板上。
图6示出根据各个实施例的芯片封装600。
在图6的各个实施例中，芯片封装600可以包括类似于图3的芯片载体结构，包括结构化的金属芯片载体302和至少部分地填充所述结构的密封材料304；其中所述金属芯片载体302的主表面（例如顶表面和底表面）无所述密封材料304。金属芯片载体302可以包括多个部分或者多个块306，例如多个引线框架部分（也被称为金属块）。
类似于图5A的芯片封装500，芯片封装600包括布置在芯片载体结构之上，例如在金属芯片载体302的部分306之上的芯片412和另一芯片512。密封结构420可以形成在芯片412、512之上，其中密封结构420可以包括电耦合到芯片412、512的导电重分布结构422、522。关于芯片封装500描述的各个实施例对于芯片封装600来说类似地有效。
芯片封装600还可以包括布置在金属芯片载体302另一部分306之上的另外芯片612、614，其中芯片612、614与导电重分布结构522电耦合。
在该实施例中，芯片612、614通过例如绝缘粘合剂的绝缘材料层616附着到金属芯片载体302的部分306。在这种情况下，芯片612、614可以与金属芯片载体302电绝缘，并且金属芯片载体302可以充当用于芯片612、614的冷却结构。
在各个实施例中，芯片612、614可以包括逻辑芯片，例如驱动器芯片。逻辑芯片可以包括至少一个选自以下项组成的组的逻辑器件：ASIC（专用集成电路）、驱动器、控制器、传感器。芯片412、512可以包括功率芯片，例如功率二极管和/或功率晶体管芯片。逻辑芯片612、614可以用于控制功率芯片412、512。
图7A示出根据各个实施例的封装700。
封装700可以包括多个图5中所示的芯片封装550，所述多个芯片封装550形成于图3的包括箔308的芯片载体结构300之上。
在各个实施例中，各对芯片412、512布置在结构化的金属芯片载体各部分306之上。在各个实施例中，芯片416可以是HEMT，例如GaN HEMT，或SiC HEMT，或高电压Si HEMT。芯片512可以是低电压（例如低于200伏）MOSFET（p沟道或n沟道），例如SFET。
导电重分布结构422、522可以包括一个或更多个重分布层，所述重分布层可以帮助达到所期望的爬电要求。例如，在各个实施例的芯片封装中可以实现2.7mm的爬距D。
应理解，芯片412、512可以是上面描述的各种类型的功率晶体管。在说明性实施例中，芯片412可以是GaN HEMT并且芯片512可以是SFET。
GaN HEMT芯片412可以被布置为其源极电极面对金属芯片载体的部分306，并且SFET芯片512可以被布置为其漏极电极面对金属芯片载体的部分306。GaN HEMT芯片412的源极电极可以与SFET芯片512的漏极电极通过金属芯片载体的部分306彼此电连接。
在各个实施例中，GaN HEMT芯片412可以被布置为其栅极电极面对并电耦合到导电重分布结构422，并且SFET芯片512可以被布置为其源极电极面对并电耦合到导电重分布结构522。GaN HEMT芯片412的栅极电极可以例如通过导电重分布结构422、522与SFET芯片512的源极电极电耦合，并且GaN HEMT芯片412的栅极电极与SFET芯片512的源极电极之间的节点在710处示出。
相应地，以这样的方式布置并连接的GaN HEMT芯片412和SFET芯片512可以形成如图8所示的级联电路800，这将在下面进行描述。
尽管在图6和7A中芯片412、512被示在金属芯片载体的同一部分306上，但是单个部分306可以包括一个或更多个用于通过金属芯片载体在芯片412、512之间进行电耦合的引线框架部分。
图7B示出根据各个实施例的芯片布置750，该芯片布置750与图7A的封装700中所包括的芯片封装500相对应。
如图7B所示，芯片载体结构300的单个部分306可以包括第一引线框架部分702和第二引线框架部分704。GaN HEMT芯片412可以布置在第一引线框架部分702之上并且SFET芯片512可以布置在第二引线框架部分704之上。根据各个实施例，GaN HEMT芯片412的源极电极可以面对第一引线框架部分702并且SFET芯片512的漏极电极可以面对第二引线框架部分704。在各个实施例中，GaN HEMT芯片412的源极电极可以与第二引线框架部分704电耦合，以便于与SFET芯片512的漏极电极电耦合。
在各个实施例中，芯片载体结构300的单个部分306可以包括各种数量的引线框架部分，这取决于芯片412、512的布置。
图7B的各个实施例可以类似地应用于上述图2-4、5A、5B、6、7A的结构。
在上面参照图7A和图7B描述的实施例中，GaN芯片412可以是高电压（例如高于200伏）HEMT开关并且SFET芯片512可以是低电压（例如低于200伏）的功率MOSFET。GaN HEMT 412是常导通（normally on）器件，并且随着低电压SFET 512的引入而转变为常闭（normally off）晶体管。这样的GaN-SFET布置可以对应于图8的级联电路800。芯片封装700可以适合于常闭GaN。
级联电路800可以包括共源的低电压SFET 512和呈共栅配置的高电压GaN-HEMT 412。所得到的3端口电路可以充当开关。GaN-HEMT 412的漏极电极限定级联电路800的600V行为。
芯片412、512还可以以不同方式连接以形成取代图8的级联电路800的其他类型的电路。
图9示出这样的图，其中图7A的封装700可以被单切（singulated）以形成单独的芯片封装，例如图5B的各芯片封装550。
可以借由主要通过芯片载体结构300的密封材料304的标准锯切来执行单切。例如，密封材料304，例如模，可以具有约1000-1500微米的厚度，并且可以针对锯切过程使用宽度约为100微米的树脂刀片。
如上面描述的，上面各个实施例的芯片载体结构200、300可以充当诸如嵌入式芯片封装的芯片封装的基础。一个或更多个芯片可以例如通过粘合、焊接、烧结等连接到芯片载体结构200、300；并且可以经由导电重分布结构被电镀地重分布或者重连线，以形成图7A的封装700。在电镀重分布或重连线后，可以单切封装700以形成单独的芯片封装，例如上面描述的芯片封装400、500、550、600。这些单独的芯片封装可以例如通过SMD安装而进一步安装到印刷电路板上。
各个实施例的芯片载体结构提供优化的（厚）热容量并且可以满足期望的爬电要求。
各个实施例的芯片封装将预模制（即芯片载体结构的密封材料，例如模塑料）和嵌入（即芯片之上的密封结构，例如压层）组合在一起，并且实现低感应率（inductivity）、低漏-源导通态电阻（RDS(on)）、优化的热容量，并且可以满足高电压爬电要求。
图10示出根据各个实施例图示制造芯片载体结构的方法的流程图1000。
在1002，可以使芯片载体结构的金属芯片载体结构化。
在1004，可以用密封材料至少部分地填充芯片载体结构，其中金属芯片载体的主表面保持无所述密封材料。
在各个实施例中，结构化的金属芯片载体可以包括引线框架。
在各个实施例中，密封材料可以包括模塑料，例如被填充的环氧树脂，如填充有SiO的环氧树脂。
上面描述的芯片载体结构的各个实施例对于制造芯片载体结构的方法来说类似地有效。
图11示出根据各个实施例图示制造芯片封装的方法的流程图1100。
在1102，可以使芯片载体结构的金属芯片载体结构化。
在1104，可以用密封材料至少部分地填充芯片载体结构，其中金属芯片载体的主表面保持无所述密封材料。
在1106，可以将芯片布置在芯片载体结构之上。
在1108，可以在芯片之上形成密封结构，其中所述密封结构可以包括导电重分布结构。
在1110，可以在密封结构之上形成至少一个接触盘，以经由所述导电重分布结构将所述至少一个接触盘电耦合到芯片。
在各个实施例中，结构化的金属芯片载体可以包括引线框架。
在各个实施例中，密封材料可以包括模塑料，例如被填充的环氧树脂，如填充有SiO的环氧树脂。
在各个实施例中，密封结构可以包括压层。
在各个实施例中，芯片可以无至少部分地填充所述结构的所述密封材料。
根据各个实施例，该方法还可以包括在芯片和结构化的金属芯片载体之间形成粘合剂，以将芯片粘合到结构化的金属芯片载体。粘合剂可以是绝缘粘合剂或者导电粘合剂。
上面描述的芯片封装的各个实施例对于制造芯片封装的方法来说类似地有效。
各个实施例提供芯片载体结构。所述芯片载体结构可以包括结构化的金属芯片载体；至少部分地填充所述结构的密封材料；其中所述金属芯片载体的主表面无所述密封材料。
所述结构化的金属芯片载体可以包括引线框架。所述引线框架可以由金属或金属合金制成，所述金属或金属合金例如包括选自由铜（Cu）、铁镍（FeNi）、钢等组成的组的材料。金属芯片载体可以包括多个部分或者多个块，所述多个部分或多个块可以通过绝缘材料而彼此隔离。
在各个实施例中，密封材料可以包括压模或其他可类比材料。密封材料可以包括模塑料，例如被填充的环氧树脂，如填充有SiO的环氧树脂。
在各个实施例中，芯片载体结构可以配置为功率芯片载体结构，以在其上承载一个或更多个功率芯片。
在各个实施例中，芯片载体结构还可以包括附着于金属芯片载体的主表面之一的箔。箔可以用于冷却或隔离。
各个实施例提供芯片封装。所述芯片封装可以包括芯片载体结构。所述芯片载体结构可以包括结构化的金属芯片载体和至少部分地填充所述结构的密封材料；其中所述金属芯片载体的主表面无所述密封材料。芯片封装还可以包括布置在所述芯片载体结构之上的芯片，以及形成在所述芯片之上的密封结构，其中所述密封结构可以包括导电重分布结构。芯片封装还可以包括形成在所述密封结构之上的至少一个接触盘，其中所述至少一个接触盘通过所述导电重分布结构电耦合到所述芯片。
所述结构化的金属芯片载体可以包括引线框架。所述密封材料可以包括模塑料，例如被填充的环氧树脂，如填充有SiO的环氧树脂。在各个实施例中，所述芯片载体结构可以配置为功率芯片载体结构，以在其上承载一个或更多个功率芯片。
在各个实施例中，芯片封装可以包括在所述芯片和所述结构化的金属芯片载体之间的粘合剂，以将所述芯片粘合到所述结构化的金属芯片载体。在各个实施例中，所述粘合剂可以是绝缘粘合剂，在这种情况下芯片载体结构可以用作冷却结构。在各个实施例中，所述粘合剂可以是导电粘合剂，在这种情况下芯片载体结构可以用于将芯片的端子电连接到结构化的金属芯片载体。
在各个实施例中，芯片可以无至少部分地填充所述芯片载体结构的所述密封材料。在各个实施例中，密封材料，例如模塑料，可以仅仅包围结构化的金属芯片载体，或者还可以另外包围用于将芯片与芯片载体结构进行管芯附着的粘合剂。
在各个实施例中，结构化的金属芯片载体可以被配置为功率芯片载体结构。例如，可以将功率芯片附着到结构化的金属芯片载体。功率芯片可以包括功率二极管芯片和/或功率晶体管芯片（例如功率MOSFET(金属氧化物半导体场效应晶体管)、JFET（结型效应晶体管)、IGBT（绝缘栅双极晶体管）、功率双极晶体管等）。
在各个实施例中，形成于芯片之上的密封结构可以包括压层。该压层可以包括具有玻璃纤维的聚合物材料。
在各个实施例中，导电重分布结构可以包括一个或更多个导电层（也被称为重分布层）以及用于将所述一个或更多个导电层与芯片电耦合并将所述一个或更多个导电层彼此电耦合的接触孔。
各个实施例提供制造芯片载体结构的方法。所述方法可以包括使金属芯片载体结构化；用密封材料至少部分地填充所述结构；其中所述金属芯片载体的主表面保持无所述密封材料。
在各个实施例中，所述结构化的金属芯片载体可以包括引线框架。
在各个实施例中，所述密封材料可以包括模塑料，例如被填充的环氧树脂，如填充有SiO的环氧树脂。
各个实施例提供制造芯片封装的方法。所述方法可以包括制造芯片载体结构，其可以包括使金属芯片载体结构化；用密封材料至少部分地填充所述结构；其中所述金属芯片载体的主表面保持无所述密封材料。所述方法还可以包括在所述芯片载体结构之上布置芯片；形成在所述芯片之上形成的密封结构，其中所述密封结构包括导电重分布结构；以及在所述密封结构之上形成至少一个接触盘，以通过所述导电重分布结构将所述至少一个接触盘电耦合到所述芯片。
在各个实施例中，所述结构化的金属芯片载体可以包括引线框架。
在各个实施例中，所述密封材料可以包括模塑料，例如被填充的环氧树脂，如填充有SiO的环氧树脂。
在各个实施例中，所述密封结构可以包括压层。
在各个实施例中，所述芯片可以无至少部分地填充所述结构的所述密封材料。
根据各个实施例，所述方法还可以包括在所述芯片和所述结构化的金属芯片载体之间形成粘合剂，以将所述芯片粘合到所述结构化的金属芯片载体。所述粘合剂可以是绝缘粘合剂或导电粘合剂。
尽管已经参照具体实施例特别示出并描述了本发明，但是本领域技术人员应当理解，可以在形式和细节上在其中作出各种改变而不偏离所附权利要求书所限定的本发明的精神和范围。因此，本发明的范围由所附权利要求书指示，并且因而意图涵盖落入权利要求书的等同意义和范围内的所有改变。

Claims (24)

1. 一种芯片载体结构，包括：
结构化的金属芯片载体；
至少部分地填充所述结构的密封材料；
其中所述金属芯片载体的主表面无所述密封材料。
2. 如权利要求1所述的芯片载体结构，
其中所述结构化的金属芯片载体包括引线框架。
3. 如权利要求1所述的芯片载体结构，
其中所述密封材料包括模塑料。
4. 如权利要求1所述的芯片载体结构，
被配置为功率芯片载体结构。
5. 一种芯片封装，包括：
芯片载体结构，包括：
　　结构化的金属芯片载体；
　　至少部分地填充所述结构的密封材料；
　　其中所述金属芯片载体的主表面无所述密封材料；
布置在所述芯片载体结构之上的芯片；以及
形成在所述芯片之上的密封结构，其中所述密封结构包括导电重分布结构；
形成在所述密封结构之上的至少一个接触盘；
其中所述至少一个接触盘通过所述导电重分布结构电耦合到所述芯片。
6. 如权利要求5所述的芯片封装，
其中所述结构化的金属芯片载体包括引线框架。
7. 如权利要求5所述的芯片封装，
其中所述密封材料包括模塑料。
8. 如权利要求5所述的芯片封装，
其中所述密封结构包括压层。
9. 如权利要求5所述的芯片封装，
其中所述芯片无至少部分地填充所述结构的所述密封材料。
10. 如权利要求5所述的芯片封装，还包括：
在所述芯片和所述结构化的金属芯片载体之间的粘合剂，以将所述芯片粘合到所述结构化的金属芯片载体。
11. 如权利要求10所述的芯片封装，
其中所述粘合剂是绝缘粘合剂。
12. 如权利要求10所述的芯片封装，
其中所述粘合剂是导电粘合剂。
13. 如权利要求5所述的芯片封装，
其中所述结构化的金属芯片载体被配置为功率芯片载体结构。
14. 一种制造芯片载体结构的方法，所述方法包括：
使金属芯片载体结构化；
用密封材料至少部分地填充所述结构；
其中所述金属芯片载体的主表面保持无所述密封材料。
15. 如权利要求14所述的方法，
其中所述结构化的金属芯片载体包括引线框架。
16. 如权利要求14所述的方法，
其中所述密封材料包括模塑料（例如被填充的环氧树脂，填料例如SiO）。
17. 一种制造芯片封装的方法，所述方法包括：
制造芯片载体结构，包括：
　　使金属芯片载体结构化；
　　用密封材料至少部分地填充所述结构；
　　其中所述金属芯片载体的主表面保持无所述密封材料；
在所述芯片载体结构之上布置芯片；
形成在所述芯片之上形成的密封结构，其中所述密封结构包括导电重分布结构；
在所述密封结构之上形成至少一个接触盘，以通过所述导电重分布结构将所述至少一个接触盘电耦合到所述芯片。
18. 如权利要求17所述的方法，
其中所述结构化的金属芯片载体包括引线框架。
19. 如权利要求17所述的方法，
其中所述密封材料包括模塑料。
20. 如权利要求17所述的方法，
其中所述密封结构包括压层。
21. 如权利要求17所述的方法，
其中所述芯片无至少部分地填充所述结构的所述密封材料。
22. 如权利要求17所述的方法，还包括：
在所述芯片和所述结构化的金属芯片载体之间形成粘合剂，以将所述芯片粘合到所述结构化的金属芯片载体。
23. 如权利要求22所述的方法，
其中所述粘合剂是绝缘粘合剂。
24. 如权利要求22所述的方法，
其中所述粘合剂是导电粘合剂。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9735078B2 (en) 2014-04-16 2017-08-15 Infineon Technologies Ag Device including multiple semiconductor chips and multiple carriers
DE102014114520B4 (de) * 2014-10-07 2020-03-05 Infineon Technologies Austria Ag Ein elektronisches Modul mit mehreren Einkapselungsschichten und ein Verfahren zu dessen Herstellung
US9899481B2 (en) 2016-01-18 2018-02-20 Infineon Technologies Austria Ag Electronic component and switch circuit
US9881862B1 (en) 2016-09-20 2018-01-30 Infineon Technologies Austria Ag Top side cooling for GaN power device
DE102021213497A1 (de) 2021-11-30 2023-06-01 Zf Friedrichshafen Ag Halbleiterpackage, Halbleitermodul, Stromrichter, elektrischer Achsantrieb sowie Kraftfahrzeug

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6774499B1 (en) * 2003-04-02 2004-08-10 Siliconware Precision Industries Co., Ltd. Non-leaded semiconductor package and method of fabricating the same
US20070045785A1 (en) * 2005-08-30 2007-03-01 Noquil Jonathan A Reversible-multiple footprint package and method of manufacturing
US20090236702A1 (en) * 2008-03-24 2009-09-24 Quinones Maria Clemens Y SiP SUBSTRATE
CN101572237A (zh) * 2008-05-04 2009-11-04 南茂科技股份有限公司 模块化的晶粒封装结构及其方法
US20120178216A1 (en) * 2008-09-30 2012-07-12 Infineon Technologies Ag Device including two mounting surfaces

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3711625A (en) * 1971-03-31 1973-01-16 Microsystems Int Ltd Plastic support means for lead frame ends
US5138587A (en) * 1991-06-27 1992-08-11 The United States Of America As Represented By The Secretary Of The Navy Harbor approach-defense embedded system
US5527740A (en) * 1994-06-28 1996-06-18 Intel Corporation Manufacturing dual sided wire bonded integrated circuit chip packages using offset wire bonds and support block cavities
JPH11307689A (ja) * 1998-02-17 1999-11-05 Seiko Epson Corp 半導体装置、半導体装置用基板及びこれらの製造方法並びに電子機器
JP3494901B2 (ja) * 1998-09-18 2004-02-09 シャープ株式会社 半導体集積回路装置
US6384472B1 (en) 2000-03-24 2002-05-07 Siliconware Precision Industries Co., Ltd Leadless image sensor package structure and method for making the same
US6465875B2 (en) * 2000-03-27 2002-10-15 International Rectifier Corporation Semiconductor device package with plural pad lead frame
US7042068B2 (en) * 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
DE60143722D1 (de) * 2000-06-01 2011-02-03 Panasonic Corp Verfahren zur Herstellung eines wärmeleitenden Substrats mit Leiterrahmen und thermisch leitender Platte
US6855892B2 (en) * 2001-09-27 2005-02-15 Matsushita Electric Industrial Co., Ltd. Insulation sheet, multi-layer wiring substrate and production processes thereof
US6769174B2 (en) * 2002-07-26 2004-08-03 Stmicroeletronics, Inc. Leadframeless package structure and method
DE10235332A1 (de) * 2002-08-01 2004-02-19 Infineon Technologies Ag Mehrlagiger Schaltungsträger und Herstellung desselben
FR2854495B1 (fr) * 2003-04-29 2005-12-02 St Microelectronics Sa Procede de fabrication d'un boitier semi-conducteur et boitier semi-conducteur a grille.
EP1652227A2 (en) * 2003-06-25 2006-05-03 Advanced Interconnect Technologies Limited Lead frame routed chip pads for semiconductor packages
US8304864B2 (en) * 2003-06-25 2012-11-06 Unisem (Mauritius) Holdings Limited Lead frame routed chip pads for semiconductor packages
US7102209B1 (en) * 2003-08-27 2006-09-05 National Semiconductor Corporation Substrate for use in semiconductor manufacturing and method of making same
JP4446772B2 (ja) * 2004-03-24 2010-04-07 三洋電機株式会社 回路装置およびその製造方法
JP4353853B2 (ja) * 2004-05-20 2009-10-28 三洋電機株式会社 回路装置の製造方法および板状体
TWI236124B (en) * 2004-06-30 2005-07-11 Airoha Tech Corp Multilayer leadframe module with embedded passive components and method of producing the same
CN101213663B (zh) * 2005-06-30 2010-05-19 费查尔德半导体有限公司 半导体管芯封装及其制作方法
US8022512B2 (en) * 2006-02-28 2011-09-20 Unisem (Mauritus) Holdings Limited No lead package with heat spreader
DE102006021959B4 (de) 2006-05-10 2011-12-29 Infineon Technologies Ag Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung
KR100800149B1 (ko) * 2006-06-30 2008-02-01 주식회사 하이닉스반도체 스택 패키지
DE102006034679A1 (de) * 2006-07-24 2008-01-31 Infineon Technologies Ag Halbleitermodul mit Leistungshalbleiterchip und passiven Bauelement sowie Verfahren zur Herstellung desselben
US7535086B2 (en) * 2006-08-03 2009-05-19 Stats Chippac Ltd. Integrated circuit package-on-package stacking system
US20080135991A1 (en) * 2006-12-12 2008-06-12 Gem Services, Inc. Semiconductor device package featuring encapsulated leadframe with projecting bumps or balls
DE102007017831B8 (de) 2007-04-16 2016-02-18 Infineon Technologies Ag Halbleitermodul und ein Verfahren zur Herstellung eines Halbleitermoduls
US7759777B2 (en) 2007-04-16 2010-07-20 Infineon Technologies Ag Semiconductor module
US7955901B2 (en) * 2007-10-04 2011-06-07 Infineon Technologies Ag Method for producing a power semiconductor module comprising surface-mountable flat external contacts
US8227908B2 (en) 2008-07-07 2012-07-24 Infineon Technologies Ag Electronic device having contact elements with a specified cross section and manufacturing thereof
US8551820B1 (en) * 2009-09-28 2013-10-08 Amkor Technology, Inc. Routable single layer substrate and semiconductor package including same
US8120158B2 (en) 2009-11-10 2012-02-21 Infineon Technologies Ag Laminate electronic device
US8357564B2 (en) * 2010-05-17 2013-01-22 Stats Chippac, Ltd. Semiconductor device and method of forming prefabricated multi-die leadframe for electrical interconnect of stacked semiconductor die
US8421210B2 (en) * 2010-05-24 2013-04-16 Stats Chippac Ltd. Integrated circuit packaging system with dual side connection and method of manufacture thereof
US9048104B2 (en) * 2010-07-12 2015-06-02 Microchip Technology Inc. Multi-chip package module and a doped polysilicon trench for isolation and connection
US8076184B1 (en) * 2010-08-16 2011-12-13 Stats Chippac, Ltd. Semiconductor device and method of forming wafer-level multi-row etched leadframe with base leads and embedded semiconductor die
US20120049334A1 (en) * 2010-08-27 2012-03-01 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Leadframe as Vertical Interconnect Structure Between Stacked Semiconductor Die
JP2012054270A (ja) * 2010-08-31 2012-03-15 Toyoda Gosei Co Ltd 発光装置の製造方法
US9312218B2 (en) * 2011-05-12 2016-04-12 Stats Chippac, Ltd. Semiconductor device and method of forming leadframe with conductive bodies for vertical electrical interconnect of semiconductor die
US8629567B2 (en) * 2011-12-15 2014-01-14 Stats Chippac Ltd. Integrated circuit packaging system with contacts and method of manufacture thereof
US8716859B2 (en) * 2012-01-10 2014-05-06 Intel Mobile Communications GmbH Enhanced flip chip package
KR102061342B1 (ko) * 2012-06-13 2020-01-02 에스케이하이닉스 주식회사 강화된 범프 체결 구조를 포함하는 전자 소자의 패키지 및 제조 방법
KR101905893B1 (ko) * 2012-06-13 2018-10-08 에스케이하이닉스 주식회사 복수의 유전층을 포함하는 임베디드 패키지 및 제조 방법
US9059155B2 (en) * 2013-03-14 2015-06-16 Infineon Technologies Austria Ag Chip package and method for manufacturing the same
US20150084171A1 (en) * 2013-09-23 2015-03-26 Stmicroelectronics Pte. Ltd. No-lead semiconductor package and method of manufacturing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6774499B1 (en) * 2003-04-02 2004-08-10 Siliconware Precision Industries Co., Ltd. Non-leaded semiconductor package and method of fabricating the same
US20070045785A1 (en) * 2005-08-30 2007-03-01 Noquil Jonathan A Reversible-multiple footprint package and method of manufacturing
US20090236702A1 (en) * 2008-03-24 2009-09-24 Quinones Maria Clemens Y SiP SUBSTRATE
CN101572237A (zh) * 2008-05-04 2009-11-04 南茂科技股份有限公司 模块化的晶粒封装结构及其方法
US20120178216A1 (en) * 2008-09-30 2012-07-12 Infineon Technologies Ag Device including two mounting surfaces

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