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BE1029108B1 - System und verfahren zur prototypenverifikation für integrierten schaltkreis auf der grundlage von fpga - Google Patents

System und verfahren zur prototypenverifikation für integrierten schaltkreis auf der grundlage von fpga Download PDF

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BE1029108B1
BE1029108B1 BE20225510A BE202205510A BE1029108B1 BE 1029108 B1 BE1029108 B1 BE 1029108B1 BE 20225510 A BE20225510 A BE 20225510A BE 202205510 A BE202205510 A BE 202205510A BE 1029108 B1 BE1029108 B1 BE 1029108B1
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Abstract

Ein System und ein Verfahren zur Prototypenverifikation für integrierten Schaltkreis auf der Grundlage von FPGA, umfassend ein Datenerfassungsmodul, ein Datenkonvertierungsmodul, ein Erkennungsmodul für Datenleistung, ein Korrekturmodul für Datenfunktion und ein Modul für Ergebnisanzeige, umfassend Erfassen einer zu testenden Datei oder eines zu testenden Programms, Konvertierung der erfassten zu testenden Datei oder des erfassten zu testenden Programms in eine bestimmte Form, Verifizierung der Funktion und Leistung der zu testenden Datei oder des zu testenden Programms mit der bestimmten Form, Korrigieren, erneute Verifizierung, Datenabfrage und Anzeige der Ergebnisse in einer bestimmten Form. Die Erfindung löst die folgenden Probleme: wenn es zu einem Fehler in einem Modul des Verifikationssystems kommt, muss das gesamte System wieder integriert und verifiziert werden, was zeitraubend und ineffizient ist, und nach Beheben eines Fehlers oder Hinzufügen einer neuen Funktion tritt neue Fehler vielleicht auf. Daher die Erfindung hat breite Anwendungsgebiete und einen hohen Nutzwert.

Description

! BE2022/5510
Beschreibung
SYSTEM UND VERFAHREN ZUR PROTOTYPENVERIFIKATION FÜR
INTEGRIERTEN SCHALTKREIS AUF DER GRUNDLAGE VON FPGA
Gebiet der Erfindung
Die Erfindung betrifft Prototypenverifikation für integrierten Schaltkreis, insbesondere ein System und ein Verfahren zur Prototypenverifikation für integrierten Schaltkreis auf der Grundlage von FPGA.
Hintergrund der Erfindung
Bei der Entwicklung von integrierten Schaltkreischips (IC-Chips) ist es notwendig,
Tape-Out von IC-Chips durchzuführen, um Qualität des IC-Chip zu testen, aber direkte Tape-Out sowohl führt zu Schäden an IC-Chips leicht als auch kreiert hohe
Kosten. Um die hohen Kosten und das hohe Risiko für mehrfaches Tape-Out zu vermeiden, müssen wirksame Methoden vor dem Tape-Out angewendet werden, zu testen, ob der Logischentwurf des IC-Chips korrekt ist, d.h. den Prototyp des
IC-Chips zu verifizieren.
Field Programmable Gate Array (FPGA) ist programmierbar und in der Lage, den
Logischentwurf immer wieder zu korrigieren; auf Grundlage von programmierbarem FPGA wird bei der Prototypenverifizierung der
Logischentwurf des IC-Chips zunächst integriert, ausgelegt, verdrahtet und dann schnell in FPGA zur Verifizierung geschrieben. Wegen ausgezeichneter physikalischer Eigenschaften der FPGA-Plattform wird die große
Geschwindigkeitslücke zwischen der Software-Simulationsumgebung und dem tatsächlichen physikalischen Chip geschlossen werden, wodurch die den
Entwicklungszyklus des IC-Chips verkürzt, die Kosten reduziert und die
Erfolgsquote von Tape-Out des IC-Chips verbessert wird. Daher hat FPGA sich zur Haupttechnologie für die IC-Entwurfs-Verifizierung entwickelt.
- BE2022/5510 (1) Wenn es zu einem Fehler in einem Modul des Verifikationssystems kommt, muss das gesamte System wieder integriert und verifiziert werden, was zeitraubend und ineffizient ist. (2) Nach Beheben eines Fehlers oder Hinzufügen einer neuen Funktion tritt neue
Fehler vielleicht auf.
Inhalt der Erfindung
Die Aufgabe der Erfindung ist es, ein System und Verfahren zur
Prototypenverifikation für integrierten Schaltkreis auf der Grundlage von FPGA zu schaffen, umfassend Erfassen einer zu testenden Datei oder eines zu testenden
Programms, Konvertierung der erfassten zu testenden Datei oder des erfassten zu testenden Programms in eine bestimmte Form, Verifizierung der Funktion und
Leistung der zu testenden Datei oder des zu testenden Programms mit der bestimmten Form, Korrigieren, erneute Verifizierung, Datenabfrage und Anzeige der Ergebnisse in einer bestimmten Form, um die folgenden Probleme zu lösen: (1) wenn es zu einem Fehler in einem Modul des Verifikationssystems kommt, muss das gesamte System wieder integriert und verifiziert werden, was zeitraubend und ineffizient ist; und (2) nach Beheben eines Fehlers oder Hinzufügen einer neuen
Funktion tritt neue Fehler vielleicht auf.
Die Aufgabe wird durch ein System und Verfahren zur Prototypenverifikation für integrierten Schaltkreis auf der Grundlage von FPGA gelöst.
Ein System zur Prototypenverifikation für integrierten Schaltkreis auf der
Grundlage von FPGA umfasst ein Datenerfassungsmodul, ein
Datenkonvertierungsmodul, ein Erkennungsmodul für Datenleistung, ein
Korrekturmodul für Datenfunktion und ein Modul für Ergebnisanzeige, wobei das Datenerfassungsmodul eine zu testende Datei oder ein zu testendes
Programm erfasst, wobei das Datenkonvertierungsmodul die erfasste zu testende Datei oder das erfasste zu testende Programm in eine bestimmte Form konvertiert,
> BE2022/5510 wobei das Erkennungsmodul für Datenleistung die Leistung der zu testenden
Datei oder des zu testenden Programms in der bestimmten Form verifiziert und das Verifizierungsergebnis des integrierten Schaltkreises durch FPGA-Plattform erhält, wobei das Korrekturmodul für Datenfunktion das Verifizierungsergebnis des integrierten Schaltkreises korrigiert, hinzufügt und löscht und wobei das Modul für Ergebnisanzeige die durch das Erkennungsmodul für
Datenleistung erfassten Daten abfragt und das Ergebnis in einer bestimmten Form anzeigt.
Bevorzugt umfasst das Erkennungsmodul für Datenleistung eine
Stromversorgungs-Verifizierungseinheit und eine PCIE-Bus-Verifizierungseinheit, wobei die Stromversorgungs-Verifizierungseinheit zur Simulation des
Stromversorgungs-Verwaltungs-Verhaltens in einem quasi-integrierten Schaltkreis verwendet wird, und wobei die PCIE-Bus-Verifizierungseinheit zur Simulation des
PCIE-Bus-Verwaltungs-Verhaltens im integrierten Schaltkreis verwendet wird.
Bevorzugt umfasst das Erkennungsmodul für Datenleistung ferner eine sekundäre
Test- Korrektur-Einheit, wobei die sekundäre Test-Korrektur-Einheit sicherstellt, dass keine neuen Fehler eingeführt werden, nachdem Fehler in Stromversorgungs-Verifizierungseinheit und die PCIE-Bus-Verifizierungseinheit korrigiert oder Funktion hinzugefügt wird.
Bevorzugt umfasst das System zur Prototypenverifikation für integrierten
Schaltkreis mindestens zwei kaskadierte FPGA-Prototypenverifikations-Platine.
Ein Verfahren zur Prototypenverifikation für integrierten Schaltkreis auf der
Grundlage von FPGA umfasst folgende Schritte:
Erfassen einer zu testenden Datei oder eines zu testenden Programms,
* BE2022/5510
Konvertierung der erfassten zu testenden Datei oder des erfassten zu testenden
Programms in eine bestimmte Form,
Verifizierung der Funktion und Leistung der zu testenden Datei oder des zu testenden Programms mit der bestimmten Form auf der Grundlage von FPGA, um ein Verifikationsergebnis des integrierten Schalkreises zu erhalten, und
Beenden, wenn die Verifizierung erfolgreich ist, anderenfalls, Korrigieren und erneutes Verifizieren.
Bevorzugt umfasst Konvertierung der zu testenden Datei oder des zu testenden
Programms in eine bestimmte Form wie folgt: Konvertierung eines RTL-Code in eine Netzlistendatei auf Gatterebene bzw. ein Programm.
Bevorzugt umfasst Konvertierung des RTL-Code in die Netzlistendatei auf
Gatterebene bzw. das Programm folgende Schritte:
Kompilierung, die darin besteht, eine durch Hardwarebeschreibungssprache programmierte Beschreibung einer Verhaltensmerkmale in ein für ein automatisches Integrieren geeignetes Zwischenformat zu übersetzen,
Konvertierung, die darin besteht, die Verhaltensbeschreibung des Entwurfs zu optimieren,
Scheduling, die darin besteht, durch Taktzyklen die Zeit des Geräts zum
Ausführen aller Befehle unter den gegebenen Bedingungen zu minimieren,
Verteilung, die darin besteht, ein Datenpfad aus funktionalen
Block-Level-Modulen zu bilden, verbrauchte Hardwareressourcen so weit wie möglich zu reduzieren und gemeinsam zu nutzen,
Controller-Integrieren, die darin besteht, den Datenpfad entsprechend den
Anforderungen des Scheduling zu steuern,
Ergebnisgenerierung, die bedeutet, dass der Entwurf in eine tatsächliche
Hardwarestruktur umgesetzt werden kann.
> BE2022/5510
Bevorzugt die wird zu testende Datei oder das zu testende Programm in der angegebenen Form für die lokale und/oder die globale Aktualisierung und die lokale oder die globale Verifizierung verwendet.
Vorteile der Erfindung
Die Erfindung löst die folgenden Probleme: wenn es zu einem Fehler in einem
Modul des Verifikationssystems kommt, muss das gesamte System wieder integriert und verifiziert werden, was zeitraubend und ineffizient ist; und nach
Beheben eines Fehlers oder Hinzufügen einer neuen Funktion tritt neue Fehler vielleicht auf. Daher die Erfindung hat breite Anwendungsgebiete und einen hohen Nutzwert.
Beschreibung der Zeichnungen
Weitere zweckmäßige und / oder vorteilhafte Merkmale und Weiterbildungen zur
Vorrichtung und zum Verfahren ergeben sich aus den Unteransprüchen und der
Beschreibung. Besonders bevorzugte Ausführungsformen der Vorrichtung sowie das Verfahren werden anhand der beigefügten Zeichnungen näher erläutert. Die
Zeichnungen zeigen:
Fig. 1 ein schematisches Arbeitsablaufdiagramm eines erfindungsgemäßen
Systems zur Prototypenverifikation für integrierten Schaltkreis auf der Grundlage von FPGA;
Fig. 2 ein schematisches Flussdiagramm eines erfindungsgemäßen Verfahrens zur
Prototypenverifikation für integrierten Schaltkreis auf der Grundlage von FPGA;
Fig. 3 ein schematisches Arbeitsablaufdiagramm einer
Stromversorgungs-Verifizierungseinheit in erfindungsgemäßem System und
Verfahren zur Prototypenverifikation für integrierten Schaltkreis auf der
Grundlage von FPGA;
Fig. 4 ein schematisches Arbeitsablaufdiagramm einer
PCIE-Bus-Verifizierungseinheit in erfindungsgemäßem System und Verfahren zur
° BE2022/5510
Prototypenverifikation für integrierten Schaltkreis auf der Grundlage von FPGA; und
Fig. 5 eine schematische Darstellung eines erfindungsgemäBen Systems zur
Prototypenverifikation für integrierten Schaltkreis auf der Grundlage von FPGA.
Detaillierte Beschreibung der Erfindung
Die Technik in den Ausführungsformen der vorliegenden Erfindung werden im
Folgenden unter Bezugnahme auf die Zeichnungen in den Ausführungsformen klar und vollständig beschrieben. Offensichtlich sind die beschriebenen
Ausführungsformen nur ein Teil der Ausführungsformen der vorliegenden
Erfindung. Ausgehend von der Ausführungsform der vorliegenden Erfindung sind alle anderen Ausführungsformen, die von gewöhnlichen Technikern auf dem
Gebiet ohne schöpferische Arbeit erhalten werden, im Rahmen der vorliegenden
Erfindung.
Um die oben genannten Gegenstände, Merkmale und Vorteile der vorliegenden
Erfindung deutlicher und verständlicher zu machen, wird die vorliegende
Erfindung im Folgenden unter Bezugnahme auf die Zeichnungen und die detaillierte Beschreibung näher erläutert.
In gegenwärtigen FPGA-Verifikationssystemen ist Interconnect-Schnittstellen zwischen jeweils zwei FPGA-Chips zu wenig, um einen umfangreichen
Datenaustausch zu unterstützen. Beispielsweise muss die kaskadierten
Verifikations-Platine VU440 die grundlegenden Anforderungen an Ressourcen und Schnittstellen bei einzelnem Verifikations-Austausch erfüllen. Darüber hinaus besetzt ein Voll-chip eine große Menge an Logikressourcen, und selbst ein FPGA 1 mit den größten Xilinx-Logikressourcen kann die Anforderungen nicht erfüllen.
Wenn es zu einem Fehler in einem Modul des Verifikationssystems kommt, muss das gesamte System wieder integriert und verifiziert werden, was zeitraubend und ineffizient ist. Außerdem tritt neue Fehler vielleicht nach Beheben eines Fehlers oder Hinzufügen einer neuen Funktion auf.
7 BE2022/5510
Auf dieser Grundlage kann das System zur Prototypenverifikation für integrierten
Schaltkreis von FPGA in einer Ausführungsform den E/A-Anschluss des
Hochgeschwindigkeitsanschlusses der vorherigen
FPGA-Prototypenverifikations-Platine mit dem — E/A-Anschluss des
Hochgeschwindigkeitsanschlusses der nachfolgenden
FPGA-Prototypenverifikations-Platine verbinden, den E/A-Anschluss des optischen Schnittstellenmoduls der vorherigen
FPGA-Prototypenverifikations-Platine mit dem E/A-Anschluss des optischen
Schnittstellenmoduls der nachfolgenden FPGA-Prototypenverifikations-Platine verbinden, und Platine-Ebene durch den Hochgeschwindigkeitsanschluss und den optischen Schnittstellenmodul kaskadieren. Dadurch wird die
Prototypenverifikation für Module oder Chips in großem Maßstab erleichtert, die zunehmenden verfügbaren Interconnect-Schnittstellen verfügen über die
Funktionen der lokalen Aktualisierung und der globalen Aktualisierung, das gesamte System braucht nicht wieder integriert und verifiziert zu werden, wegen der Funktion einer sekundären Korrektur-Verifikation wird kein neuer Fehler nach
Beheben eines Fehlers oder Hinzufügen einer neuen Funktion verursacht.
Ausführungsform 1
Wie in Fig. 1 dargestellt, umfasst ein System zur Prototypenverifikation für integrierten Schaltkreis auf der Grundlage von FPGA in Datenerfassungsmodul, ein Datenkonvertierungsmodul, ein Erkennungsmodul für Datenleistung, ein
Korrekturmodul für Datenfunktion und ein Modul für Ergebnisanzeige, wobei das Datenerfassungsmodul eine zu testende Datei oder ein zu testendes
Programm erfasst, wobei das Datenkonvertierungsmodul die erfasste zu testende Datei oder das erfasste zu testende Programm in eine bestimmte Form konvertiert, wobei das Erkennungsmodul für Datenleistung die Leistung der zu testenden
Datei oder des zu testenden Programms in der bestimmten Form verifiziert und das Verifizierungsergebnis des integrierten Schaltkreises durch FPGA-Plattform erhält, wobei das Korrekturmodul für Datenfunktion das Verifizierungsergebnis des integrierten Schaltkreises korrigiert, hinzufügt und löscht und 5 wobei das Modul für Ergebnisanzeige die durch das Erkennungsmodul für
Datenleistung erfassten Daten abfragt und das Ergebnis in einer bestimmten Form anzeigt.
Unter anderem umfasst das Erkennungsmodul für Datenleistung ferner eine sekundäre Test-Korrektur-Einheit zum Sicherstellen, dass keine neuen Fehler eingeführt werden, nachdem Fehler in Stromversorgungs-Verifizierungseinheit und die PCIE-Bus-Verifizierungseinheit korrigiert oder Funktion hinzugefügt wird; außerdem umfasst das System zur Prototypenverifikation für integrierten
Schaltkreis mindestens zwei kaskadierte FPGA-Prototypenverifikations-Platine, verbinden den E/A-Anschluss des Hochgeschwindigkeitsanschlusses der vorherigen FPGA-Prototypenverifikations-Platine mit dem E/A-Anschluss des
Hochgeschwindigkeitsanschlusses der nachfolgenden
FPGA-Prototypenverifikations-Platine, verbinden den E/A-Anschluss des optischen Schnittstellenmoduls der vorherigen
FPGA-Prototypenverifikations-Platine mit dem E/A-Anschluss des optischen
Schnittstellenmoduls der nachfolgenden FPGA-Prototypenverifikations-Platine, und kaskadieren Platine-Ebene durch den Hochgeschwindigkeitsanschluss und den optischen Schnittstellenmodul. Dadurch wird die Prototypenverifikation für
Module oder Chips in großem Maßstab erleichtert, die zunehmenden verfügbaren
Interconnect-Schnittstellen verfügen über die Funktionen der lokalen
Aktualisierung und der globalen Aktualisierung, das gesamte System braucht nicht wieder integriert und verifiziert zu werden, wegen der Funktion einer sekundären Korrektur-Verifikation wird kein neuer Fehler nach Beheben eines
Fehlers oder Hinzufügen einer neuen Funktion verursacht.
? BE2022/5510
Konvertierung des RTL-Code in die Netzlistendatei auf Gatterebene bzw. das
Programm umfasst folgende Schritte:
Kompilierung, die darin besteht, eine durch Hardwarebeschreibungssprache programmierte Beschreibung einer Verhaltensmerkmale in ein für ein automatisches Integrieren geeignetes Zwischenformat zu übersetzen,
Konvertierung, die darin besteht, die Verhaltensbeschreibung des Entwurfs zu optimieren,
Scheduling, die darin besteht, durch Taktzyklen die Zeit des Geräts zum
Ausführen aller Befehle unter den gegebenen Bedingungen zu minimieren,
Verteilung, die darin besteht, ein Datenpfad aus funktionalen
Block-Level-Modulen zu bilden, verbrauchte Hardwareressourcen so weit wie möglich zu reduzieren und gemeinsam zu nutzen,
Controller-Integrieren, die darin besteht, den Datenpfad entsprechend den
Anforderungen des Scheduling zu steuern,
Ergebnisgenerierung, die bedeutet, dass der Entwurf in eine tatsächliche
Hardwarestruktur umgesetzt werden kann.
Ausführungsform 2
Wie in Fig. 2 dargestellt, umfasst ein Verfahren zur Prototypenverifikation für integrierten Schaltkreis auf der Grundlage von FPGA folgende Schritte:
Erfassen einer zu testenden Datei oder eines zu testenden Programms,
Konvertierung der erfassten zu testenden Datei oder des erfassten zu testenden
Programms in eine bestimmte Form,
Verifizierung der Funktion und Leistung der zu testenden Datei oder des zu testenden Programms mit der bestimmten Form auf der Grundlage von FPGA, um ein Verifikationsergebnis des integrierten Schalkreises zu erhalten, und
Beenden, wenn die Verifizierung erfolgreich ist, anderenfalls, Korrigieren und erneutes Verifizieren.
Zudem umfasst die Erkennung der Datenleistung ferner eine sekundäre
Test-Korrektur-Verifikation zum Sicherstellen, dass keine neuen Fehler eingeführt werden, nachdem Fehler in Stromversorgungs-Verifizierungseinheit und die
PCIE-Bus-Verifizierungseinheit korrigiert oder Funktion hinzugefügt wird.
Außerdem umfasst das System zur Prototypenverifikation für integrierten
Schaltkreis mindestens zwei kaskadierte FPGA-Prototypenverifikations-Platine.
Die zu testende Datei oder das zu testende Programm in der angegebenen Form wird für die lokale und/oder die globale Aktualisierung und die lokale oder die globale Verifizierung verwendet.
Konvertierung des RTL-Code in die Netzlistendatei auf Gatterebene bzw. das
Programm umfasst folgende Schritte:
Kompilierung, die darin besteht, eine durch Hardwarebeschreibungssprache programmierte Beschreibung einer Verhaltensmerkmale in ein für ein automatisches Integrieren geeignetes Zwischenformat zu übersetzen,
Konvertierung, die darin besteht, die Verhaltensbeschreibung des Entwurfs zu optimieren,
Scheduling, die darin besteht, durch Taktzyklen die Zeit des Geräts zum
Ausführen aller Befehle unter den gegebenen Bedingungen zu minimieren,
Verteilung, die darin besteht, ein Datenpfad aus funktionalen
Block-Level-Modulen zu bilden, verbrauchte Hardwareressourcen so weit wie möglich zu reduzieren und gemeinsam zu nutzen,
Controller-Integrieren, die darin besteht, den Datenpfad entsprechend den
Anforderungen des Scheduling zu steuern,
Ergebnisgenerierung, die bedeutet, dass der Entwurf in eine tatsächliche
Hardwarestruktur umgesetzt werden kann.
Ausführungsform 3
Wie in Fig. 3 dargestellt, in dem System zur Prototypenverifikation für integrierten Schaltkreis auf der Grundlage von FPGA,
1 BE2022/5510
Die Stromversorgungs-Verifizierungseinheit dient zur Simulation eines
Stromversorgungs-Verwaltungs-Verhaltens basiert auf dem
FPGA-Verifikationssystem, damit das logische Verhalten des FPGA mit dem integrierten Schaltkreis übereinstimmt, wobei die Attributklassen der
Stromversorgung umfassen: das Attribut der Ausschaltsteuerung, das Attribut des
Stromversorgungsschalters und das Attribut des Halteregisters.
Die Verifizierung der Attributklassen der Stromversorgung umfasst die folgenden
Schritte:
Erfassen einer zu testenden Stromversorgungs-Verwaltungs-Attributklassendatei oder eines zu testenden
Stromversorgungs-Verwaltungs-Attributklassenprogramms;
Konvertierung der erfassten zu testenden
Stromversorgungs-Verwaltungs-Attributklassendatei oder des erfassten zu testenden Stromversorgungs-Verwaltungs-Attributklassenprogramms in eine
RTL-Form,
Konstruieren der Hierarchie des logischen Entwurfs entsprechend der zu testenden
Datei oder dem zu testenden Programm in der RTL-Form,
Verifizierung der Funktion und Leistung der zu testenden Datei oder des zu testenden Programms mit der bestimmten Form auf der Grundlage von FPGA,
Verifizierung, ob das logische Verhalten von FPGA mit dem integrierten
Schaltkreis übereinstimmt basierend auf dem
Stromversorgungs-Verwaltungs-Verhalten des simulierten integrierten
Schaltkreises auf dem FPGA-Verifikationssystem;
Beenden, wenn die Verifizierung erfolgreich ist, Gehen zum Modul für
Ergebnisanzeige und Anzeigen des Ergebnisses in einer bestimmten Form, einschließlich Diagrammen, Tabellen und anderen Formen; oder
Korrigieren durch Korrekturmodul für Datenfunktion, wenn die Verifizierung fehlschlägt, wobei das Korrigieren eine lokale bzw. eine globale Korrektur, eine lokale bzw. eine globale Aktualisierung und eine lokale bzw. eine globale
Verifizierung umfasst,
Durchführung einer sekundären Test-Korrektur-Verifizierung nach der lokalen bzw. der globalen Korrektur und der lokalen bzw. der globalen Verifizierung, um sicherzustellen, dass nach der Behebung eines Fehlers oder der Hinzufügung einer neuen Funktion kein neuer Fehler mehr auftritt, und
Gehen zum Modul für Ergebnisanzeige und Anzeigen des Ergebnisses in einer bestimmten Form, einschließlich Diagrammen, Tabellen und anderen Formen, wobei Konvertierung des RTL-Code in die Netzlistendatei auf Gatterebene bzw. das Programm folgende Schritte umfasst:
Kompilierung, die darin besteht, eine durch Hardwarebeschreibungssprache programmierte Beschreibung einer Verhaltensmerkmale in ein für ein automatisches Integrieren geeignetes Zwischenformat zu übersetzen,
Konvertierung, die darin besteht, die Verhaltensbeschreibung des Entwurfs zu optimieren,
Scheduling, die darin besteht, durch Taktzyklen die Zeit des Geräts zum
Ausführen aller Befehle unter den gegebenen Bedingungen zu minimieren,
Verteilung, die darin besteht, ein Datenpfad aus funktionalen
Block-Level-Modulen zu bilden, verbrauchte Hardwareressourcen so weit wie möglich zu reduzieren und gemeinsam zu nutzen,
Controller-Integrieren, die darin besteht, den Datenpfad entsprechend den
Anforderungen des Scheduling zu steuern,
Ergebnisgenerierung, die bedeutet, dass der Entwurf in eine tatsächliche
Hardwarestruktur umgesetzt werden kann.
Die RTL-Datei wird verwendet, um die logische Implementierung des integrierten
Schaltkreises des Chips zu beschreiben, kann im v.vhd-Format sein, und enthält eine oder mehrere RTL-Anweisungen. Insbesondere wird entsprechend den
RTL-Anweisungen in der RTL-Datei eine Hierarchie des Logikentwurfs aufgebaut, wobei die Hierarchie ein Hierarchie-Baum sein kann, der entsprechende RTL-Code wird auf der Grundlage des Stromversorgungsattributs modifiziert, um eine FPGA-Datei zu erzeugen, und die FPGA-Datei wird zur der
FPGA-Prototypenverifizierung des Chips verwendet.
Eine erste UPF-Anweisung, gehörend zu einer ersten
Stromversorgung-Verwaltungs-Attributklasse, wird aus der UPF-Datei des Chips extrahiert, wobei die ersten Attributklassen der Stromversorgung umfassen: das
Attribut der Ausschaltsteuerung, das Attribut des Stromversorgungsschalters und das Attribut des Halteregisters. Entsprechend der RTL-Datei des Chips wird eine
Hierarchie des Logikentwurfs aufgebaut, wird die ersten UPF-Anweisungen nacheinander gelesen und die Logikeinheit entsprechend den ersten
UPF-Anweisungen in der Hierarchie gesucht; entsprechend dem Attribut der ersten UPF-Anweisungen wird eine FPGA-Datei erzeugt, und die
FPGA-Prototypenverifizierung auf dem Chip durch die FPGA-Datei durchgeführt.
Daher kann das Stromversorgungs-Verwaltungsverhalten in der integrierten
Schaltung auf dem konventionellen FPGA simuliert werden, damit logische
Verhalten des FPGAs mit dem integrierten Schaltkreis übereinstimmt, was eine effektive Referenz für den Chipentwurf darstellt.
Ausführungsform 4
Wie in Fig. 4 dargestellt, dient PCIE-Bus-Verifizierungseinheit zur Simulation eines Stromversorgungs-Verwaltungs-Verhaltens basiert auf dem
FPGA-Verifikationssystem, damit das logische Verhalten des FPGA mit dem integrierten Schaltkreis übereinstimmt, wobei das
FPGA-Prototypenverifikationssystem einen Hauptsteuerchip, einen
Hyper-Bus-PCIE-Bus und mehrere Slave-FPGA-Chips umfasst, der
Hauptsteuerchip mit mehreren Slave-FPGA-Chips durch den
Hyper-Bus-PCIE-Bus verbunden ist, der Hyper-Bus-PCIE-Bus
Modus-Steuerleitungen enthält und der Hauptsteuerchip 101 auch mit externen
PCs kommuniziert.
Die Verifizierung der Attributklassen der Stromversorgung umfasst die folgenden
Schritte:
Erfassen einer zu testenden PCIE-Bus-Verwaltungs-Attributklassendatei oder eines zu testenden PCIE-Bus-Verwaltungs-Attributklassenprogramms;
Konvertierung der erfassten zu testenden
PCIE-Bus-Verwaltungs-Attributklassendatei oder des erfassten zu testenden
PCIE-Bus-Verwaltungs-Attributklassenprogramms in eine RTL-Form,
Konstruieren der Hierarchie des logischen Entwurfs entsprechend der zu testenden
Datei oder dem zu testenden Programm in der RTL-Form,
Verifizierung der Funktion und Leistung der zu testenden Datei oder des zu testenden Programms mit der bestimmten Form auf der Grundlage von FPGA,
Verifizierung, ob das logische Verhalten von FPGA mit dem integrierten
Schaltkreis übereinstimmt basierend auf dem PCIE-Bus-Verwaltungs-Verhalten des simulierten integrierten Schaltkreises auf dem FPGA-Verifikationssystem;
Beenden, wenn die Verifizierung erfolgreich ist, Gehen zum Modul für
Ergebnisanzeige und Anzeigen des Ergebnisses in einer bestimmten Form, einschließlich Diagrammen, Tabellen und anderen Formen; oder
Korrigieren durch Korrekturmodul für Datenfunktion, wenn die Verifizierung fehlschlägt, wobei das Korrigieren eine lokale bzw. eine globale Korrektur, eine lokale bzw. eine globale Aktualisierung und eine lokale bzw. eine globale
Verifizierung umfasst,
Durchführung einer sekundären Test-Korrektur-Verifizierung nach der lokalen bzw. der globalen Korrektur und der lokalen bzw. der globalen Verifizierung, um sicherzustellen, dass nach der Behebung eines Fehlers oder der Hinzufügung einer neuen Funktion kein neuer Fehler mehr auftritt, und
Gehen zum Modul für Ergebnisanzeige und Anzeigen des Ergebnisses in einer bestimmten Form, einschließlich Diagrammen, Tabellen und anderen Formen, wobei Konvertierung des RTL-Code in die Netzlistendatei auf Gatterebene bzw. das Programm folgende Schritte umfasst:
Kompilierung, die darin besteht, eine durch Hardwarebeschreibungssprache programmierte Beschreibung einer Verhaltensmerkmale in ein für ein automatisches Integrieren geeignetes Zwischenformat zu übersetzen,
Konvertierung, die darin besteht, die Verhaltensbeschreibung des Entwurfs zu optimieren,
Scheduling, die darin besteht, durch Taktzyklen die Zeit des Geräts zum
Ausführen aller Befehle unter den gegebenen Bedingungen zu minimieren,
Verteilung, die darin besteht, ein Datenpfad aus funktionalen
Block-Level-Modulen zu bilden, verbrauchte Hardwareressourcen so weit wie möglich zu reduzieren und gemeinsam zu nutzen,
Controller-Integrieren, die darin besteht, den Datenpfad entsprechend den
Anforderungen des Scheduling zu steuern,
Ergebnisgenerierung, die bedeutet, dass der Entwurf in eine tatsächliche
Hardwarestruktur umgesetzt werden kann.
Wie in Fig. 5 dargestellt, umfassen RTL-Codes RTL-Dateien, Programme oder andere externe Geräte und die zu testenden Dateien, Programme oder Geräte werden vom Verifikationssystem verifiziert.
Die Bus-Test-Verifizierungseinheit umfasst ebenfalls eine
Busbetriebsmodus-Betriebseinheit, wobei der Busbetriebsmodus entsprechend den verschiedenen Busbetriebsmodi gesteuert wird.
Die Busbetriebsmodi umfasst Lump-Bus-Modus, Punkt-zu-Punkt-Bus-Modus, geschichtete Bus-Modus und Hybridbus-Modus, Arbeitsmodi umfasst einen
Lump-Arbeitsmodus, einen Punkt-zu-Punkt-Arbeitsmodus, einen geschichtete
Arbeitsmodus und der gemischte Arbeitsmodus, und der gemischte Arbeitsmodus umfasst unabhängige Modi wie Lump-Arbeitsmodus, einen
Punkt-zu-Punkt-Arbeitsmodus und einen geschichtete Arbeitsmodus.
Unter ihnen ist der gemischte Arbeitsmodus ein Modus des FPGA-Chips, frei umschaltend von dem Lump-Arbeitsmodus, dem Punkt-zu-Punkt-Arbeitsmodus und dem geschichteten Arbeitsmodus. Im Hybridbus-Modus gibt es nur einen
Modus in gleichem Zeitraum, d.h. der Busmodus eines Systems im gleichen
Zeitraum ist einzigartig. Zum Beispiel, zum Zeitpunkt tl-t2 ist es nur ein
Lump-Bus-Modus und enthält keine anderen Busmodi, zum Zeitpunkt t2-t3 ist es nur ein geschichteter Busmodus und enthält keine anderen Busmodi, und die entsprechenden FPGA-Chips können nur in einer Betriebsart arbeiten und kommunizieren.
Wenn sich die Bus-Arbeitsmodus-Einheiten in unterschiedlichen Zuständen befinden, wird der Hauptsteuerchip mit dem entsprechenden Bus-Arbeitsmodus im Ausgangszustand entsprechend dem Zustand der Modus-Steuerleitung eingestellt, oder der externe PC gibt unterschiedliche Anweisungen, und der
Bus-Arbeitsmodus des Hauptsteuerchips wird entsprechend den Anweisungen eingestellt. Der Slave-FPGA-Chip wird mit dem entsprechenden Arbeitsmodus entsprechend dem Zustand der Modus-Steuerleitung eingestellt, bietet den entsprechenden Datenkommunikationsmodus und kann Anweisungen und Daten an der von den Anweisungen geforderten Position in der topologischen Struktur senden und empfangen. Der Zustand der Modus-Steuerleitung wird durch den
Hauptmodus-Steuerblock des Hauptsteuerchips gemäß spezifischen Anweisungen eingestellt oder manuell durch den Dip-Schalter in der Anfangsphase festgelegt.
Die oben beschriebenen Ausführungsbeispiele stellen lediglich eine
Veranschaulichung der Prinzipien der vorliegenden Erfindung dar. Es versteht sich, dass Modifikationen und Variationen der hierin beschriebenen Anordnungen und
Einzelheiten anderen Fachleuten einleuchten werden. Deshalb ist beabsichtigt, dass die Erfindung lediglich durch den Schutzumfang der nachstehenden
Patentansprüche und nicht durch die spezifischen Einzelheiten, die anhand der
Beschreibung und der Erläuterung der Ausführungsbeispiele hierin präsentiert wurden, beschränkt sei.

Claims (8)

Patentansprüche
1. System zur Prototypenverifikation für integrierten Schaltkreis auf der Grundlage von FPGA, dadurch gekennzeichnet, dass das Prototyp-Verifikationssystem ein Datenerfassungsmodul, ein Datenkonvertierungsmodul, ein Erkennungsmodul für Datenleistung, ein Korrekturmodul für Datenfunktion und ein Modul für Ergebnisanzeige umfasst, wobei das Datenerfassungsmodul eine zu testende Datei oder ein zu testendes Programm erfasst, wobei das Datenkonvertierungsmodul die erfasste zu testende Datei oder das erfasste zu testende Programm in eine bestimmte Form konvertiert, wobei das Erkennungsmodul für Datenleistung die Leistung der zu testenden Datei oder des zu testenden Programms in der bestimmten Form verifiziert und das Verifizierungsergebnis des integrierten Schaltkreises durch FPGA-Plattform erhält, wobei das Korrekturmodul für Datenfunktion das Verifizierungsergebnis des integrierten Schaltkreises korrigiert, hinzufügt und löscht und wobei das Modul für Ergebnisanzeige die durch das Erkennungsmodul für Datenleistung erfassten Daten abfragt und das Ergebnis in einer bestimmten Form anzeigt.
2. System zur Prototypenverifikation für integrierten Schaltkreis auf der Grundlage von FPGA nach Anspruch 1, dadurch gekennzeichnet, dass das Erkennungsmodul für Datenleistung eine Stromversorgungs-Verifizierungseinheit und eine PCIE-Bus-Verifizierungseinheit umfasst, wobei die Stromversorgungs-Verifizierungseinheit zur Simulation des Stromversorgungs-Verwaltungs-Verhaltens in einem quasi-integrierten Schaltkreis verwendet wird, und wobei die PCIE-Bus-Verifizierungseinheit zur Simulation des PCIE-Bus-Verwaltungs-Verhaltens im integrierten Schaltkreis verwendet wird.
3. System zur Prototypenverifikation für integrierten Schaltkreis auf der Grundlage von FPGA nach Anspruch 2, dadurch gekennzeichnet, dass das Erkennungsmodul für Datenleistung ferner eine sekundäre Test- Korrektur-Einheit umfasst, wobei die sekundäre Test-Korrektur-Einheit sicherstellt, dass keine neuen Fehler eingeführt werden, nachdem Fehler in Stromversorgungs-Verifizierungseinheit und die PCIE-Bus-Verifizierungseinheit korrigiert oder Funktion hinzugefügt wird.
4. System zur Prototypenverifikation für integrierten Schaltkreis auf der Grundlage von FPGA nach Anspruch 1, dadurch gekennzeichnet, dass das System zur Prototypenverifikation für integrierten Schaltkreis mindestens zwei kaskadierte FPGA-Prototypenverifikations-Platine umfasst.
5. Verfahren zur Prototypenverifikation für integrierten Schaltkreis auf der Grundlage von FPGA, dadurch gekennzeichnet, dass das Verfahren folgende Schritte umfasst: Erfassen einer zu testenden Datei oder eines zu testenden Programms, Konvertierung der erfassten zu testenden Datei oder des erfassten zu testenden Programms in eine bestimmte Form, Verifizierung der Funktion und Leistung der zu testenden Datei oder des zu testenden Programms mit der bestimmten Form auf der Grundlage von FPGA, um ein Verifikationsergebnis des integrierten Schalkreises zu erhalten, und Beenden, wenn die Verifizierung erfolgreich ist, anderenfalls, Korrigieren und erneutes Verifizieren.
6. Verfahren zur Prototypenverifikation für integrierten Schaltkreis auf der Grundlage von FPGA nach Anspruch 5, dadurch gekennzeichnet, dass
Konvertierung der zu testenden Datei oder des zu testenden Programms in eine bestimmte Form wie folgt umfasst: Konvertierung eines RTL-Code in eine Netzlistendatei auf Gatterebene bzw. ein Programm.
7. Verfahren zur Prototypenverifikation für integrierten Schaltkreis auf der Grundlage von FPGA nach Anspruch 6, dadurch gekennzeichnet, dass Konvertierung des RTL-Code in die Netzlistendatei auf Gatterebene bzw. das Programm folgende Schritte umfasst: Kompilierung, die darin besteht, eine durch Hardwarebeschreibungssprache programmierte Beschreibung einer Verhaltensmerkmale in ein für ein automatisches Integrieren geeignetes Zwischenformat zu übersetzen, Konvertierung, die darin besteht, die Verhaltensbeschreibung des Entwurfs zu optimieren, Scheduling, die darin besteht, durch Taktzyklen die Zeit des Geräts zum Ausführen aller Befehle unter den gegebenen Bedingungen zu minimieren, Verteilung, die darin besteht, ein Datenpfad aus funktionalen Block-Level-Modulen zu bilden, verbrauchte Hardwareressourcen so weit wie möglich zu reduzieren und gemeinsam zu nutzen, Controller-Integrieren, die darin besteht, den Datenpfad entsprechend den Anforderungen des Scheduling zu steuern, und Ergebnisgenerierung, die bedeutet, dass der Entwurf in eine tatsächliche Hardwarestruktur umgesetzt werden kann.
8. Verfahren zur Prototypenverifikation für integrierten Schaltkreis auf der Grundlage von FPGA nach Anspruch 5, dadurch gekennzeichnet, dass die zu testende Datei oder das zu testende Programm in der angegebenen Form für die lokale und/oder die globale Aktualisierung und die lokale oder die globale Verifizierung verwendet wird.
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