AT404200B - CIRCUIT ARRANGEMENT FOR PROCESSING SIGNALS - Google Patents
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Description
AT 404 200 BAT 404 200 B
Die Erfindung bezieht sich auf eine Schaftungsanordnung zur Verarbeitung von Signalen gemäß dem Oberbegriff des Anspruches 1.The invention relates to a shaft arrangement for processing signals according to the preamble of claim 1.
Wenn Signale durch Einrichtungen laufen, deren Bandbreite oder Reaktionsgeschwindigkeit begrenzt ist, dann werden die Anstiegs· und Abfallzeiten von Übergängen zwischen Signalpegeln entsprechend begrenzt. Das heißt, eine geringere Bandbreite führt zu langsameren Signalübergängen. In einem Fernseh· System beispielsweise ist die Bandbreite der Farbartsignale durch die Norm des Übertragungssystems begrenzt. Bei einem System der NTSC-Norm beispielsweise hat die I-Komponente (In-Phase-Komponente) des Farbartsignals eine Bandbreite von 1,5 MHz und die Q-Komponente (Quadraturkomponente) hat eine Bandbreite von 0,5 MHz. Nicht selten verarbeiten die Schaltungen eines Fernsehempfängers sowohl die I-als auch die Q-Farbartkomponente jedoch mit einer Bandbreite von 0,5 MHz. Für die meisten Bildbedingungen ist eine solche Verarbeitung des Farbartsignals ausreichend, wenn auch eine Verbesserung der Anstiegs· und Abfallzeiten der Signale wünschenswert wäre. Begrenzte Anstiegs- und Abfallzeiten im Farbartsignal lassen jedoch die Ränder von Objekten weniger scharf und in verschlechterter Farbtreue erscheinen. Diese unerwünschten Bildeffekte werden dann besonders merklich, wenn das Objekt selbst einen scharf definierten Rand hat, der sich zwar durch das mit hoher Bandbreite auftretende Leuchtdichtesignal (4,2 MHz), nicht aber durch die mit geringerer Bandbreite übertragenen Farbartsignale wiedergeben läßt. Die erwähnten Effekte äußern sich auch dann merklich, wenn sich die Farbe des Objekts wesentlich von der Farbe des Hintergrundes unterscheidet.When signals pass through facilities whose bandwidth or response speed is limited, the rise and fall times of transitions between signal levels are limited accordingly. That means a lower bandwidth leads to slower signal transitions. In a television system, for example, the bandwidth of the chrominance signals is limited by the standard of the transmission system. In a system of the NTSC standard, for example, the I component (in-phase component) of the chrominance signal has a bandwidth of 1.5 MHz and the Q component (quadrature component) has a bandwidth of 0.5 MHz. It is not uncommon for the circuits of a television receiver to process both the I and the Q chromaticity components with a bandwidth of 0.5 MHz. Such processing of the chrominance signal is sufficient for most image conditions, although it would be desirable to improve the rise and fall times of the signals. Limited rise and fall times in the hue-tone signal, however, make the edges of objects appear less sharp and in worse color fidelity. These undesirable image effects are particularly noticeable when the object itself has a sharply defined edge, which can be reproduced by the luminance signal (4.2 MHz) that occurs with a high bandwidth, but not by the color tone signals transmitted with a smaller bandwidth. The effects mentioned are also noticeable when the color of the object differs significantly from the color of the background.
Es besteht daher Bedarf an Schaltungsanordnungen, die das Auftreten ganz bestimmter Signalübergänge erkennen können und in der Lage sind, die Anstiegs- bzw. Abfallzeiten solcher Übergänge zu verbessern (d.h. zu verkürzen). Herkömmliche Versteilerungsschaltungen, welche die höherfrequenten Komponenten eines Signals gegenüber den niedrigerfrequenten Komponenten hervorheben, haben nämlich nur begrenzte Wirkung, wenn die höherfrequenten Komponenten infolge einer begrenzten Signalbandbreite stark gedämpft worden sind.There is therefore a need for circuit arrangements which can detect the occurrence of very specific signal transitions and are able to improve (i.e. shorten) the rise and fall times of such transitions. Conventional amplification circuits, which emphasize the higher-frequency components of a signal compared to the lower-frequency components, have only a limited effect if the higher-frequency components have been strongly attenuated due to a limited signal bandwidth.
Ziel der Erfindung ist es, diese Nachteile zu vermeiden und eine Schaltungsanordnung der eingangs erwähnten Art vorzuschlagen, die es ermöglicht die Verzögerung in Abhängigkeit von den Eingangssignalen zu ändern.The aim of the invention is to avoid these disadvantages and to propose a circuit arrangement of the type mentioned at the outset which makes it possible to change the delay as a function of the input signals.
Erfindungsgemäß wird dies bei einer Schaltungsanordnung der eingangs erwähnten Art durch die kennzeichnenden Merkmale des Anspruches 1 erreicht.According to the invention, this is achieved in a circuit arrangement of the type mentioned at the outset by the characterizing features of claim 1.
Eine erfindungsgemaße Signalverarbeitungsschaltung enthält eine Vielzahl kaskadengeschalteter Verzögerungseinrichtungen zur sukzessiven Verzögerung der Eingangssignale, eine Einrichtung zur Erfassung vom Amplitudenübergängen der Eingangssignale sowie eine Koppeleinrichtung, die auf die erwähnte Erfassungseinrichtung anspricht, um selektiv die Eingänge ausgewählter Exemplare der Verzögerungseinrichtungen miteinander zu koppeln.A signal processing circuit according to the invention contains a plurality of cascade-connected delay devices for successively delaying the input signals, a device for detecting the amplitude transitions of the input signals and a coupling device which responds to the aforementioned detection device in order to selectively couple the inputs of selected copies of the delay devices to one another.
Dadurch ist es möglich, je nach dem Vorhandensein bestimmter Kriterien mehr oder weniger der Verzögerungsstufen zu überbrücken.This makes it possible, depending on the presence of certain criteria, to bridge more or less of the delay stages.
Durch die Merkmale des Anspruches 1 ergibt sich ein sehr einfacher Aufbau der Schaltungsanordnung.The features of claim 1 result in a very simple construction of the circuit arrangement.
Die Merkmale des Anspruches 3 ermöglichen eine rasche Anpassung der Verzögerung an die jeweiligen Eingangssignale.The features of claim 3 allow rapid adaptation of the delay to the respective input signals.
Die Merkmale des Anspruches 4 und 5 ermöglichen eine sehr genaue Anpassung der Verzögerungszeit an die jeweiligen Erfordernisse.The features of claims 4 and 5 allow a very precise adaptation of the delay time to the respective requirements.
Die Erfindung wird nachstehend an Ausführungsbeispielen anhand von Zeichnungen näher erläutert.The invention is explained in more detail below using exemplary embodiments with reference to drawings.
Fig. 1 zeigt in Blockform eine Ausführungsform einer erfindungsgemäßen Anordnung;Fig. 1 shows in block form an embodiment of an arrangement according to the invention;
Figuren 2a und 2b sind graphische Darstellungen von Signalen in der Anordnung nach Fig. 1;Figures 2a and 2b are graphical representations of signals in the arrangement of Fig. 1;
Figuren 3 bis 7 sind Schaltbilder von Teilen der Anordnung nach Fig. 1 in modifizierten und alternativen Ausführungsformen.Figures 3 to 7 are circuit diagrams of parts of the arrangement of Fig. 1 in modified and alternative embodiments.
Wenn die einzelnen Ausführungsformen nachstehend in Verbindung mit Digitalsignalen erläutert werden, dann ist dies nicht als Einschränkung sondern nur als Beispiel zu verstehen. Es ist festzuhalten, daß sich die Erfindung auch mit vielen anderen Typen von Signalen realisieren läßt, z.B. mit abgefragten Signalen in Analog- oder Digitalform oder mit Analogsignalen. In den Zeichnungen stellen breite Pfeile Signalwege für Digitalsignale mit mehreren Bits in Parallelform dar, während dünne Linien Wege für Digitalsignale aus einem einzigen oder aus seriellen Bits oder für Analogsignale darstellen.If the individual embodiments are explained below in connection with digital signals, this is not to be understood as a limitation, but only as an example. It should be noted that the invention can also be implemented with many other types of signals, e.g. with queried signals in analog or digital form or with analog signals. In the drawings, broad arrows represent signal paths for digital signals with several bits in parallel, while thin lines represent paths for digital signals from a single or serial bits or for analog signals.
Die Fig. 1 zeigt eine Schaltungsanordnung, die zur Verbesserung von Signalübergängen dient und einen Übergangsdetektor enthält. Die Schaltungsanordnung ist zur Behandlung digitaler Farbartsignale in einem Fernsehempfänger ausgelegt, der mit digitaler Signalverarbeitung funktioniert. Der Empfänger erzeugt digitale Farbartsignale CS, die mit Hilfe der erfindungsgemäßen Anordnung weiterverarbeitet werden, um verbesserte digitale Farbartsignale CS' zu erzeugen. 2Fig. 1 shows a circuit arrangement which serves to improve signal transitions and contains a transition detector. The circuit arrangement is designed for the treatment of digital chrominance signals in a television receiver which works with digital signal processing. The receiver generates digital color signals CS, which are further processed with the aid of the arrangement according to the invention in order to generate improved digital color signals CS '. 2nd
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Die Schaltungsanordnung nach Fig. 1 enthält eine Kombination von mehreren Verzögerungsstufen 10, 12, 14, 16 und 18 und Multiplexern 20 und 22, die zur Verbesserung der Anstiegs- und Abfallzeiten dient und deren Arbeitsweise zunächst beschrieben wird. Die Arbeitsweise eines in der Anordnung enthaltenen Übergangsdetektors 100 wird später beschrieben.1 contains a combination of several delay stages 10, 12, 14, 16 and 18 and multiplexers 20 and 22, which serves to improve the rise and fall times and whose operation is first described. The operation of a transition detector 100 included in the arrangement will be described later.
Zunächst sei angenommen, daß die Multiplexer (abgekürzt MUX) 20 und 22 die an den Stellen D und C erscheinenden Signale auf ihren jeweiligen Ausgang koppeln und daß die Eingangssignale CS durch die in Kaskade geschalteten Verzögerungsstufen 10, 12, 14, 16 und 18 sukzessiv verzögert werden, so daß die Ausgangssignale CS' einfach eine zeitlich verzögerte Version der Eingangssignale CS darstelien. Jede der Verzögerungsstufen 10, 12, 14, 16 und 18 ist z.B. ein Zwischenspeicher für 8 Parallelbits, der durch ein Taktsignal f,* gesteuert wird. Das Taktsignal i« hat eine Wiederholfrequenz, die in Beziehung zur Farbhilfsträgerfrequenz steht (etwa 3,85 MHz beim NTSC-Fernsehsystem). Das Signal CS’ ist also gegenüber dem Signal CS um fünf Perioden der Taktsignalfrequen2 f«. verzögert.First of all, it is assumed that the multiplexers (abbreviated MUX) 20 and 22 couple the signals appearing at positions D and C to their respective outputs and that the input signals CS are successively delayed by the delay stages 10, 12, 14, 16 and 18 connected in cascade are, so that the output signals CS 'simply represent a time-delayed version of the input signals CS. Each of the delay stages 10, 12, 14, 16 and 18 is e.g. a buffer for 8 parallel bits, which is controlled by a clock signal f, *. The clock signal i has a repetition frequency which is related to the color subcarrier frequency (approximately 3.85 MHz in the NTSC television system). The signal CS ’is compared to the signal CS by five periods of the clock signal frequencies2 f«. delayed.
Wenn im Signal CS Übergänge erscheinen, die vorbestimmte Kriterien hinsichtlich ihres Betrags und ihrer Anstiegs- oder Abfallzeit erfüllen, dann erzeugt der Übergangsdetektor 100 ein Steuersignal MC und legt es an die Multiplexer 20 und 22, so daß diese Multiplexer selektiv die Eingänge bestimmter Exemplare der Verzögerungsstufen mit den Eingängen anderer Verzögerungsstufen koppeln. Im einzelnen koppelt der Multiplexer 20 den Eingang der Verzögerungsstufe 12 mit dem Eingang der Verzögerungsstufe 14 und trennt den Ausgang der Stufe 12 vom Eingang der Stufe 14 ab. In ähnlicher Weise koppelt der Multiplexer 22 den Eingang der Verzögerungsstufe 18 mit dem Eingang der Verzögerungsstufe 16 und trennt den Ausgang der Stufe 14 vom Eingang der Stufe 16 ab.If transitions appear in the CS signal that meet predetermined criteria in terms of their magnitude and their rise or fall times, then the transition detector 100 generates a control signal MC and applies it to the multiplexers 20 and 22 so that these multiplexers selectively input certain instances of the delay stages couple with the inputs of other delay stages. In particular, multiplexer 20 couples the input of delay stage 12 to the input of delay stage 14 and separates the output of stage 12 from the input of stage 14. Similarly, multiplexer 22 couples the input of delay stage 18 to the input of delay stage 16 and separates the output of stage 14 from the input of stage 16.
Als Beispiel sei der Fall betrachtet, daß die zeitliche Folge der Abfragewerte (Signalproben) A. B, C, D, E und F des Signals CS einen Übergang von einem niedrigeren Betrag zu einem höheren Betrag (positiv gerichteter Übergang) bildet, wie es die Fig. 2a zeigt. Es sei erwähnt, daß in einem mit abgefragten analogen oder digitalen Signalproben arbeitenden System das Signal den jeweils abgefragten Wert für die gesagte Dauer einer Abfrageperiode beibehält. Die in Fig. 2a eingezeichnete geradlinige Verbindung zwischen einzelnen Abfragewerten dient nur zur Erläuterung der hier zu beschreibenden Anordnung. Das in der Fig. 2a dargestellte Zeitintervall entspricht derjenigen Zeit, die verstreicht, bis die Folge von Proben des Signals CS durch die Verzögerungsstufen 10, 12, 14, 16 und 18 übertragen worden sind. Somit entspricht jeder der in Fig. 2a mit den Buchstaben A bis F bezeichneten Abfragewerte dem Wert der Signalprobe, die sich im Augenblick auf dem mit dem jeweils gleichen Buchstaben bezeichneten Signalweg in Fig. 1 befindet. Das heißt, das Signal CS hat im betrachteten Augenblick den mit dem Abfragewert F dargestellten Betrag und hatte vor einer Zeit gleich fünf Perioden des Taktsignals fs den durch den Abfragewert A dargestellten Betrag. Die durchgezogene Linie 50 in Fig. 2a verbindet die Abfragewerte A bis F, um die Anstiegszeit des durch diese Abfragewerte dargestellten Übergangs aufzuzeigen.As an example, consider the case where the temporal sequence of the interrogation values (signal samples) A. B, C, D, E and F of the signal CS forms a transition from a lower amount to a higher amount (positive transition), as is the case with the Fig. 2a shows. It should be mentioned that in a system working with interrogated analog or digital signal samples, the signal maintains the respectively interrogated value for the said duration of an interrogation period. The straight line connection shown in FIG. 2a between individual query values only serves to explain the arrangement to be described here. The time interval shown in FIG. 2a corresponds to the time which elapses until the sequence of samples of the signal CS has been transmitted by the delay stages 10, 12, 14, 16 and 18. Each of the query values denoted by the letters A to F in FIG. 2a thus corresponds to the value of the signal sample that is currently on the signal path denoted by the same letter in FIG. 1. This means that the signal CS has the amount represented by the query value F at the moment and had five periods of the clock signal fs the amount represented by the query value A a time ago. The solid line 50 in FIG. 2a connects query values A through F to indicate the rise time of the transition represented by these query values.
Es sei ferner angenommen, daß zum betrachteten Zeitpunkt die dargestellte Folge von Signalproben derartige Beträge hat, daß der Detektor 100 das Steuersignal MC erzeugt, wodurch die Multiplexer 20 und 22 in der weiter oben beschriebenen Weise aktiviert werden. Der Multiplexer 20 ersetzt dann die Probe D durch den Wert der Probe E am Eingang der Verzögerungsstufe 14, und der Multiplexer 22 ersetzt den Wert der Probe C durch den Wert der Probe B am Eingang der Verzögerungsstufe 16. Diese Ersetzungsvorgänge sind in der Fig. 2a mit den Pfeilen 54 und 52 angedeutet, und die aus den Abfragewerten E und B gewonnenen und neu eingesetzten Abfragewerte sind mit D' und C' bezeichnet. Bei der nächsten Periode des Taktsignals f*. werden die Proben B, C', D', E und F in den Verzögerungsstufen 18, 16,14, 12 und 10 (in dieser Reihenfolge) gespeichert, und der Detektor 100 nimmt das Steuersignal MC weg, weil die. Erfassungskriterien für den Übergang nicht mehr erfüllt sind. Bei den nächsten Perioden des Taktsignais f« erscheint das Signal CS' modifiziert als Folge der Abfragewerte A, B, C’, D\ E, F (d.h. nacheinander mit den Beträgen A, B, B, E, E, F), worin ein Signalübergang mit verbesserter (d.h. kürzerer) Anstiegszeit stattfindet. Die gestrichelte Linie 56 in Fig. 2a verbindet die Abfragewerte der modifizierten Folge, um die Verkürzung der Anstiegszeit des Übergangs zu veranschaulichen.It is further assumed that, at the time in question, the sequence of signal samples shown has such magnitudes that the detector 100 generates the control signal MC, whereby the multiplexers 20 and 22 are activated in the manner described above. Multiplexer 20 then replaces sample D with the value of sample E at the input of delay stage 14, and multiplexer 22 replaces the value of sample C with the value of sample B at the input of delay stage 16. These replacement processes are shown in FIG. 2a indicated by arrows 54 and 52, and the query values obtained and newly used from query values E and B are identified by D 'and C'. At the next period of the clock signal f *. samples B, C ', D', E and F are stored in delay stages 18, 16, 14, 12 and 10 (in that order), and detector 100 removes control signal MC because the. Detection criteria for the transition are no longer met. In the next periods of the clock signal f «, the signal CS 'appears modified as a result of the query values A, B, C', D \ E, F (ie successively with the amounts A, B, B, E, E, F), in which a signal transition with an improved (ie shorter) rise time takes place. The dashed line 56 in FIG. 2a connects the query values of the modified sequence to illustrate the shortening of the rise time of the transition.
Als weiteres Beispiel sei eine Folge von Proben des Signals CS betrachtet, die wie in Fig. 2b gezeigt einen Übergang von einem höheren Betrag auf einen niedrigeren Betrag (negativ gerichteter Übergang) bildet, wie es mit der Linie 60 dargestellt ist. Ähnlich wie bei der vorstehend in Verbindung mit Fig. 2a beschriebenen Betriebsweise bewirken die Multiplexer 20 und 22 aufgrund des Steuersignals MC zwei Ersetzungen 62 und 64 von Abfragewerten, so daß als Signal CS' die modifizierte Wertefolge A, B, B, E, E, F mit verkürzter Abfallzeit erscheint, wie es die gestrichelte Linie 66 veranschaulicht.As a further example, consider a sequence of samples of the signal CS, which, as shown in FIG. 2b, forms a transition from a higher amount to a lower amount (negative-directional transition), as shown by line 60. Similar to the mode of operation described above in connection with FIG. 2a, the multiplexers 20 and 22 effect two replacements 62 and 64 of query values on the basis of the control signal MC, so that the modified value sequence A, B, B, E, E, F with a shortened fall time appears, as illustrated by broken line 66.
Nachstehend sei der Übergangsdetektor 100 beschrieben sowie die vorbestimmten Kriterien, bei deren Erfüllung ein Übergang erfaßt wird. Ein "Übergang” eines Signals ist eine Änderung der Augenblicksamplitude von einem Amplitudenwert auf einen anderen Amplitudenwert und läßt sich beschreiben durch die Differenz zwischen den beiden Werten und durch die für die Änderung benötigte Zeit. Bei abgefragten 3The transition detector 100 and the predetermined criteria upon meeting which a transition is detected are described below. A "transition" of a signal is a change in the instantaneous amplitude from one amplitude value to another amplitude value and can be described by the difference between the two values and by the time required for the change. If the third
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Signalen, für die Digitalsignale ein Beispiel sind, läßt sich ein Übergang beschreiben durch die Beträge von Signalproben oder Probengruppen und durch die Anzahl der Proben, über welche sich die Betragsänderung hinzieht.Signals, for which digital signals are an example, a transition can be described by the amounts of signal samples or sample groups and by the number of samples over which the change in amount extends.
Der Detektor 100 erfaßt einen Übergang dann, wenn die Beträge der Signalproben in jeder von zwei Gruppen jeweils unmittelbar aufeinanderfolgender Proben relativ nahe beieinanderliegen und wenn die Betragsdifferenz zwischen nicht direkt aufeinanderfolgenden Signalproben beträchtlich ist. Das heißt, in einer Folge von sechs unmittelbar aufeinanderfolgenden Signalproben wird ein Übergang erfaßt, wenn 1) die erste und die zweite Probe (erste Gruppe direkt aufeinanderfolgender Proben) hinsichtlich ihres Betrags relativ nahe beieinanderliegen, 2) die fünfte und die sechste Probe (zweite Gruppe unmittelbar aufeinanderfolgender Proben) ebenfalls hinsichtlich des Betrags relativ nahe beieinanderliegen und 3) die Beträge der zweiten und fünften Probe (zwei nicht direkt aufeinanderfolgende Proben) sich wesentlich voneinander unterscheiden. Diese drei Kriterien bedeuten, daß die erste, die zweite, die fünfte und die sechste Probe nicht Teil eines Übergangs sind und daß zwischen den beiden erwähnten Gruppen von Proben ein wesentlicher Übergang stattfindet, wie es z.B. in den Figuren 2a und 2b gezeigt ist.Detector 100 detects a transition when the magnitudes of the signal samples in each of two groups of immediately consecutive samples are relatively close together and when the magnitude difference between non-consecutive signal samples is substantial. That is, in a sequence of six immediately consecutive signal samples, a transition is detected if 1) the first and second samples (first group of directly consecutive samples) are relatively close in terms of their amount, 2) the fifth and sixth samples (second group immediately consecutive samples) are also relatively close in terms of the amount and 3) the amounts of the second and fifth samples (two non-consecutive samples) differ significantly from one another. These three criteria mean that the first, the second, the fifth and the sixth sample are not part of a transition and that there is an essential transition between the two groups of samples mentioned, e.g. is shown in Figures 2a and 2b.
Der Übergangsdetektor 100 nach Fig. 1 enthält eine Subtrahierschaltung 30, die den Absolutwert der Differenz zwischen den Beträgen (Amplituden) direkt aufeinanderfolgender Proben E und F bildet und auf einen Vergleicher 32 gibt. Der Vergleicher 32 liefert an einen Eingang eines UND-Gliedes 46 ein Ausgangssignal, das einen aktivierenden Pegel hat, wenn der Absolutwert der Differenz |E-F| niedriger ist als ein relativ kleiner Wert REF-1. In ähnlicher Weise bildet eine Subtrahierschaltung 34 den Absolutwert der Differenz zwischen den direkt aufeinanderfolgenden Abfragewerten A und B, und ein nachgeschalteter Vergleicher 36 legt an einen zweiten Eingang des UND-Gliedes 36 einen aktivierenden Pegel, wenn die Differenz |A-B| geringer ist als ein relativ kleiner Wert REF-2. Außerdem bildet eine Subtrahierschaltung 40 aus den nicht direkt aufeinanderfolgenden Abfragewerten B und E den Absolutwert der Differenz |B-E|, der, wenn größer als ein beträchtlicher Minimalwert MIN, einen Vergleicher 42 veranlaßt, einen aktivierenden Pegel an einen dritten Eingang des UND-Gliedes 46 zu legen. Unter der Voraussetzung, daß ein zusätzliches Aktivierungssignal EN vorhanden ist, bewirkt die Koinzidenz aktivierender Pegel an den Eingängen des UND-Gliedes 46 die Abgabe eines Steuersignals MC, welches die Multiplexer 20 und 22 veranlaßt, den Wert der Probe E an den Eingang der Verzögerungsstufe 14 und den Wert der Probe B an den Eingang der Verzögerungsstufe 16 zu legen, wie es weiter oben beschrieben wurde. Die Kriterien für die Erfassung eines Übergangs sind in der nachstehenden Tabelle I zusammengefaßt:The transition detector 100 according to FIG. 1 contains a subtracting circuit 30, which forms the absolute value of the difference between the amounts (amplitudes) of directly successive samples E and F and outputs it to a comparator 32. The comparator 32 supplies an output of an AND gate 46 with an output signal which has an activating level when the absolute value of the difference | E-F | is lower than a relatively small value REF-1. Similarly, a subtraction circuit 34 forms the absolute value of the difference between the directly successive query values A and B, and a downstream comparator 36 applies an activating level to a second input of the AND gate 36 if the difference | A-B | is less than a relatively small value REF-2. In addition, a subtraction circuit 40 forms the absolute value of the difference | BE | from the non-directly consecutive query values B and E, which, if greater than a considerable minimum value MIN, causes a comparator 42 to supply an activating level to a third input of the AND gate 46 lay. Provided that an additional activation signal EN is present, the coincidence-activating level at the inputs of the AND gate 46 causes a control signal MC, which causes the multiplexers 20 and 22, to output the value of the sample E to the input of the delay stage 14 and apply the value of sample B to the input of delay stage 16 as described above. The criteria for detecting a transition are summarized in Table I below:
TABELLE ITABLE I
Nr. Elemente Prüfkriterien am UND-Glied 46 1. 30,32 IE-FI < REF-1 2. 34, 36 IA-BI < REF-2 3. 40, 42 IB-EI > MIN 4. 48 EN = 1No. elements test criteria on AND gate 46 1. 30.32 IE-FI < REF-1 2. 34, 36 IA-BI < REF-2 3. 40, 42 IB-EI > MIN 4. 48 EN = 1
Das Aktivierungssignal EN, welches den Detektor 100 einund ausschaltet, wird von einer Steuereinrichtung 48 erzeugt. Die Steuereinrichtung 48 ist z.B. ein Übergangsdetektor, der das Aktivierungssignai EN aufgrund von Übergängen im Leuchtdichtesignal YS erzeugt. Die Signale CS und YS stehen in zeitlicher Beziehung zueinander, weil sie Komponentensignale desselben Bildes sind. Die Steuereinrichtung 48 kann fortgelassen werden.The activation signal EN, which switches the detector 100 on and off, is generated by a control device 48. The control device 48 is e.g. a transition detector that generates the activation signal EN due to transitions in the luminance signal YS. The signals CS and YS are temporally related to each other because they are component signals of the same picture. The controller 48 can be omitted.
Element 47 ist ein Impulsgenerator oder digitaler Monopulser, der unter Steuerung durch das UND-Tor 46 und das Taktsignal fsc einen Impuls MC erzeugt, der z.B. eine Abtastperiode breit ist und innerhalb z.B. zweier Abtastperioden nur einmal erzeugt werden kann. Der Monopulser 47 verhindert ein kontinuierliches Umlaufen von Abtastwerten innerhalb der den Multiplexer 22 und die Verzögerungsstufe 16 enthaltenden Schleife, wie es auftreten könnte, wenn der Übergangsdetektor sich mit der Versteilerungsschaltung überschritte. Wenn andererseits der Übergangsdetektor und die Versteilerungsschaltung getrennte, jedoch parallele Verzögerungsstufen benutzten, dann würde der Monopulser 47 nicht benötigt.Element 47 is a pulse generator or digital monopulser which, under the control of the AND gate 46 and the clock signal fsc, generates a pulse MC which e.g. is one sampling period wide and within e.g. two sampling periods can only be generated once. Monopulser 47 prevents continuous circulation of samples within the loop containing multiplexer 22 and delay stage 16, as might occur if the transition detector exceeded the steepening circuit. On the other hand, if the transition detector and the step-up circuit used separate but parallel delay stages, then the monopulser 47 would not be needed.
Der in Fig. 3 dargestellte Übergangsdetektor 200 ist eine Abwandlung des Detektors 100, bei welcher zur Erzeugung des Steuersignals MC zusätzliche Erfassungskriterien erfüllt sein müssen. Die zusätzlichen Erfassungskriterien stellen sicher, daß der Übergang nur dann verbessert wird, wenn es sich um einen relativ weichen und monotonen Signalübergang handelt. Hierdurch wird vermieden, daß gültige Abfrageinformationen höherer Frequenzen verlorengehen. 4 ΑΤ 404 200 ΒThe transition detector 200 shown in FIG. 3 is a modification of the detector 100, in which additional detection criteria have to be met in order to generate the control signal MC. The additional detection criteria ensure that the transition is only improved if the signal transition is relatively soft and monotonous. This avoids that valid query information of higher frequencies is lost. 4 ΑΤ 404 200 Β
Hierzu werden als zusätzliche Erfassungskriterien die Bedingungen aufgestellt, daß im Signalübergang die Betragsdifferenz zwischen der zweiten und der fünften Probe nicht größer sein darf als ein Maximalwert und daß die Beträge der dritten und der vierten Probe zwischen dem Mittelwert der Beträge der zweiten und fünften Probe und dem Betrag der zweiten Probe bzw. dem Betrag der fünften Probe liegen.For this purpose, the conditions are established as additional detection criteria that the difference in amount between the second and fifth samples in the signal transition must not be greater than a maximum value and that the amounts of the third and fourth samples between the mean of the amounts of the second and fifth samples and the Amount of the second sample or the amount of the fifth sample.
Der Detektor 200 enthält Subtrahierschaltungen 30, 34 und 40 und Vergleicher 32, 36 und 42, die den mit gleichen ßezugszahlen bezeichneten Elementen des weiter oben beschriebenen Detektors 100 entsprechen. Ein Vergleicher 44 legt einen aktivierenden Pegel an einen Eingang des UND-Gliedes 46', wenn der Absolutwert der von der Subtrahierschaltung 40 gebildeten Differenz |B-E| kleiner ist als ein Maximalwert MAX, der seinerseits größer ist als der Minimalwert MIN. Die Subtrahierschaltung 40 erzeugt außerdem ein Vorzeichenbit SB, das anzeigt, ob der Übergang positiv oder negativ gerichtet ist und das dazu verwendet wird, die Vergleicherstruktur zur Prüfung der zusätzlichen Erfassungskriterien einfacher zu machen.The detector 200 contains subtracting circuits 30, 34 and 40 and comparators 32, 36 and 42 which correspond to the elements of the detector 100 described above with the same reference numbers. A comparator 44 applies an activating level to an input of the AND gate 46 'when the absolute value of the difference | B-E | formed by the subtracting circuit 40 is less than a maximum value MAX, which in turn is greater than the minimum value MIN. The subtracting circuit 40 also generates a sign bit SB, which indicates whether the transition is positive or negative, and which is used to simplify the comparator structure to test the additional detection criteria.
Die Kriterien, welche anzeigen, daß ein Übergang glatt und monoton ist, werden mit Hilfe von Vergleichern 70, 74, 84 und 88 in der nachstehend beschriebenen Weise geprüft. Der Vergleicher 70 vergleicht die Signalproben B und C, und das Ergebnis dieses Vergleichs wird wahlweise, abhängig vom Vorzeichenbit SB, in einem steuerbaren Inverter 72 invertiert. Somit wird ein Eingang des UND-Gliedes 46' aktiviert, wenn das Kriterium B < C für positiv gerichtete Übergänge erfüllt ist und wenn das Kriterium B > C für negativ gerichtete Übergänge erfüllt ist. In ähnlicher Weise wird durch Wirkung des Vergleichers 74 und eines steuerbaren Inverters 76 ein Eingang des UND-Gliedes 46' aktiviert, wenn das Kriterium D < E für positiv gerichtete Übergänge und das Kriterium D > E für negativ gerichtete Übergänge erfüllt ist. Hiermit wird erkannt, daß die Beträge der Signalproben C und D zwischen den Beträgen der Proben B und E liegen, was ein erstes Indiz für Monotonie ist.The criteria indicating that a transition is smooth and monotonic are checked using comparators 70, 74, 84 and 88 in the manner described below. The comparator 70 compares the signal samples B and C, and the result of this comparison is optionally inverted in a controllable inverter 72 depending on the sign bit SB. Thus, an input of the AND gate 46 'is activated when the criterion B < C is satisfied for positive transitions and if the criterion B > C is fulfilled for negatively directed transitions. Similarly, through the action of the comparator 74 and a controllable inverter 76, an input of the AND gate 46 'is activated if the criterion D < E for positive transitions and the criterion D > E is fulfilled for negatively directed transitions. This recognizes that the amounts of signal samples C and D lie between the amounts of samples B and E, which is a first indication of monotony.
Eine Addierschaltung 80 und eine durch "zwei” dividierende Schaltung 82 bilden den Mittelwert der Beträge der Proben B und E, der in den Figuren 2a und 2b jeweils durch die gestrichelte Linie 1/2 (B + E) angedeutet ist. Im Falle abgefragter Analogsignale sind die Schaltungen 80 und 82 ein ohmsches Netzwerk, und für Digitalsignale ist die Schaltung 80 ein Addierer und die Schaltung 82 eine durch Verdrahtung gebildete Anordnung zur Stellenverschiebung. Der Vergleicher 84 und ein gesteuerter Inverter 86 aktivieren einen Eingang des UND-Gliedes 46', wenn im Falle positiv gerichteter Übergänge das Kriterium C < 1/2-(B + E) und im Falle negativ gerichteter Übergänge das Kriterium C > 1/2(B + E) erfüllt ist. In ähnlicher Weise aktivieren der Vergleicher 88 und ein steuerbarer Inverter 90 einen Eingang des UND-Gliedes 46*. wenn im Falle positiv gerichteter Übergänge das Kriterium D > 1/2(B + E) und im Falle negativ gerichteter Übergänge das Kriterium D < 1/2(B + E) erfüllt ist. Hiermit wird versichert, daß der Betrag der Probe C zwischen dem Mittelwert von B und E und dem Betrag der Probe B liegt und daß der Betrag der Probe D zwischen dem erwähnten Mittelwert und dem Betrag der Probe E liegt. Dies bildet ein weiteres Indiz für Monotonie.An adding circuit 80 and a circuit 82 dividing by "two" form the mean of the amounts of samples B and E, which is indicated in FIGS. 2a and 2b by the dashed line 1/2 (B + E). In the case of interrogated analog signals, circuits 80 and 82 are an ohmic network, and for digital signals circuit 80 is an adder and circuit 82 is an arrangement for position shifting, which is formed by wiring. The comparator 84 and a controlled inverter 86 activate an input of the AND gate 46 'if, in the case of positive transitions, the criterion C < 1 / 2- (B + E) and in the case of negatively directed transitions the criterion C > 1/2 (B + E) is fulfilled. Similarly, the comparator 88 and a controllable inverter 90 activate an input of the AND gate 46 *. if in the case of positively directed transitions the criterion D > 1/2 (B + E) and in the case of negatively directed transitions the criterion D < 1/2 (B + E) is fulfilled. This assures that the amount of sample C is between the mean of B and E and the amount of sample B and that the amount of sample D is between the aforementioned average and the amount of sample E. This is another indication of monotony.
Das UND-Glied 46' erzeugt das Steuersignal MC bei Koinzidenz von Aktivierungssignalen an allen Eingängen dieses Gliedes. Die Erfassungskriterien der Ausführungsform nach Fig. 3 sind in der nachstehenden Tabelle II zusammengefaßt:The AND gate 46 'generates the control signal MC when activation signals coincide at all inputs of this gate. The detection criteria of the embodiment according to FIG. 3 are summarized in Table II below:
TABELLE IITABLE II
Nr. Elemente Prüfkriterien am UND-Glied 46' positiv gerichteter Übergang negativ gerichteter Übergang 1. 30, 32 IE-FI < REF-1 IE-FI < REF-1 2. 34, 36 IA-BI < REF-2 IA-BI < REF-2 3. 40, 42 IB-EI > MIN IB-EI > MIN 4. 40, 44 IB-EI < MAX IB-EI < MAX 5. 70,72 B < C B > C 6. 74, 76 D < E D > E 7. 80, 82, 84, 86 C< 1/2(E + B) C> 1/2(B + E) 8. 80, 82, 88, 90 D > 1/2{E + B) D< 1/2(B + E) 9. 48 EN = 1 EN = 1 Für ein als 8-Bit-Digitalsignal codiertes Farbartsignal mit Werten, die dem Bereich der Dezimalzahlen von 0 bis 255 entsprechen, können nachstehende Nominalwerte bei den Vergleichsvorgängen verwendet werden: REF-1 = 8, REF-2 = 8, MIN = 48, MAX = 255. 5No. elements test criteria on AND gate 46 'positive transition negative transition 1. 30, 32 IE-FI < REF-1 IE-FI < REF-1 2. 34, 36 IA-BI < REF-2 IA-BI < REF-2 3. 40, 42 IB-EI > MIN IB-EI > MIN 4. 40, 44 IB-EI < MAX IB-EI < MAX 5. 70.72 B < C B > C 6. 74, 76 D < E D > E 7. 80, 82, 84, 86 C < 1/2 (E + B) C > 1/2 (B + E) 8. 80, 82, 88, 90 D > 1/2 {E + B) D < 1/2 (B + E) 9. 48 EN = 1 EN = 1 The following nominal values can be used in the comparison processes for a color beard signal coded as an 8-bit digital signal with values that correspond to the range of decimal numbers from 0 to 255: REF-1 = 8, REF-2 = 8, MIN = 48, MAX = 255. 5
AT 404 200 BAT 404 200 B
Der restliche Teil der Fig. 3 zeigt die Steuerschaltung 48, die eine Einrichtung zur Erfassung von Übergängen im Leuchtdichtesignal aufweist. Die Leuchtdichtesignale YS werden in einzelnen Verzögerungsstufen 310, 312, 314, 316 und 318 sukzessiv verzögert und an den Übergangsdetektor 300 gelegt. Der Detektor 300 ist z.B. ähnlich aufgebaut wie der oben beschriebene Detektor 100 oder 200, nur daß das vom ihm gelieferte Steuersignal als Aktivierungssignal EN auf das UND-Glied 46' gegeben wird. Die Verzögerungsstufen 310 bis 318 können durch eine Verzögerungsleitung gebildet sein, die als Teil eines sogenannten "Filters mit endlicher Impulsansprache" (abgekürzt: FIR-Filter) oder eines Kammfilters innerhalb der Leuchtdichte-Verarbeitungsschaltung vorhanden ist.The remaining part of FIG. 3 shows the control circuit 48, which has a device for detecting transitions in the luminance signal. The luminance signals YS are successively delayed in individual delay stages 310, 312, 314, 316 and 318 and applied to the transition detector 300. The detector 300 is e.g. constructed similarly to the detector 100 or 200 described above, except that the control signal supplied by it is given as an activation signal EN to the AND gate 46 '. The delay stages 310 to 318 can be formed by a delay line which is part of a so-called " filter with finite impulse response " (abbreviated: FIR filter) or a comb filter is present within the luminance processing circuit.
Die Figuren 4 und 5 zeigen Ausführungsformen von Einrichtungen, welche z.B. die Vergleicher 32, 36, 42 oder 44 in den Figuren 1 und 2 ersetzen können. Diese Ausführungsformen lassen sich verwenden, wenn die digitalen Abfragewerte in einer Form mit Vorzeichen und Betrag dargestellt sind. Bei der Einrichtung nach Fig. 4 schaltet ein mit invertierten Eingängen versehen es UND-Glied 32’ durch, wenn eine ausgewählte Anzahl der oberen (d.h. höherwertigen) Bits (aber nicht das Vorzeichenbit) des von der Subtrahierschaitung 30 gebildeten Differenzwertes sämtlich den Wert "0" haben, um in diesem Fall einen aktivierenden Pegel an das UND-Glied 46 oder 46' zu legen. Bei der Einrichtung nach Fig. 5 spricht ein NOR-Glied an, wenn eine ausgewählte Anzahl der obersten Bits des Absolutwerts der von der Subtrahierschaltung 30 gebildeten Differenz sämtlich den Wert "0" haben, um einen aktivierenden Pegel an das UND-Glied 46 oder 46' zu legen.Figures 4 and 5 show embodiments of devices which e.g. the comparators 32, 36, 42 or 44 in Figures 1 and 2 can replace. These embodiments can be used if the digital query values are presented in a form with sign and amount. In the device according to FIG. 4, an AND gate 32 ′ provided with inverted inputs switches through when a selected number of the upper (ie more significant) bits (but not the sign bit) of the difference value formed by the subtracting circuit 30 all have the value " 0 " have to apply an activating level to the AND gate 46 or 46 'in this case. 5, a NOR gate responds when a selected number of the uppermost bits of the absolute value of the difference formed by the subtracting circuit 30 all have the value " 0 " have to apply an activating level to the AND gate 46 or 46 '.
Der Pegel des vom Glied 32' oder 32" gelieferten Referenzwertes REF-1 ist gegeben durch (2N-1), wobei N die Anzahl der nicht mit dem Glied verbundenen unteren Bits ist, wie es die nachstehende Tabelle III zeigt:The level of the 32 'or 32 " provided reference value REF-1 is given by (2N-1), where N is the number of lower bits not connected to the link, as shown in Table III below:
TABELLE III UND-Glied 32' und NOR-Glied 32" Wert von REF-1 angeschlossene oberste Bits nicht angeschlossene unterste Bits 8 0 0 7 1 1 6 2 3 5 3 7 4 4 15 3 5 31 2 6 63 1 7 127TABLE III AND gate 32 'and NOR gate 32 " Value of REF-1 connected top bits not connected bottom bits 8 0 0 7 1 1 6 2 3 5 3 7 4 4 15 3 5 31 2 6 63 1 7 127
Die Fig. 6 zeigt die Ausführungsform einer Einrichtung, die z.B. als Ersatz für den Vergleicher 42 in Fig. 2 verwendet werden kann, wenn die digitalen Abfragewerte in einer Form mit Vorzeichen und Betrag dargestellt sind. Ein ODER-Glied 42' spricht an, wenn irgendeines der obersten Bits des Absolutwerts der von der Subtrahierschaltung 40 gebildeten Differenz gleich "1” ist, um einen aktivierenden Pegel an das UND-Glied 46 oder 46' zu legen. Der Wert der Referenzgröße MIN ist gegeben durch (2N-1>, wobei N die Anzahl der untersten Bits sind, die nicht an das ODER-Glied 42 angeschlossen sind.Fig. 6 shows the embodiment of a device which e.g. can be used as a replacement for the comparator 42 in FIG. 2 if the digital query values are represented in a form with sign and amount. An OR gate 42 'responds when any of the uppermost bits of the absolute value of the difference formed by the subtracting circuit 40 is "1" to apply an activating level to the AND gate 46 or 46'. The value of the reference quantity MIN is given by (2N-1>, where N is the number of the lowest bits that are not connected to the OR gate 42.
Gegenüber den vorstehend beschriebenen Ausführungsformen sind auch Abwandlungen möglich. So können z.B. die Subtrahierschaltung 80. die Dividierschaitung 82, der Vergleicher 88 und der Inverter 90 in der Anordnung nach Fig. 2 fortgelassen und die Signalproben C und D direkt dem Vergleicher 84 zugeführt werden, in diesem Fall wird eine Monotonie angezeigt, wenn für positiv gerichtete Signalübergänge das Kriterium C < D erfüllt ist und wenn für negativ gerichtete Signalübergänge das Kriterium C > D erfüllt ist. Wie übrigens die Vergleicheranordnungen in den Figuren 4, 5 und 6 aufzeigen, wird der Absolutwert der Differenz für mit Vorzeichen und Betrag dargestellte Digitalzahlen dadurch erhalten, daß das Vorzeichenbit SB vom Vergleich ausgeschlossen wird.Modifications to the above-described embodiments are also possible. For example, the subtracting circuit 80. the dividing circuit 82, the comparator 88 and the inverter 90 are omitted in the arrangement according to FIG. 2 and the signal samples C and D are fed directly to the comparator 84, in this case a monotony is indicated if this is the case for positive signal transitions Criterion C < D is satisfied and if the criterion C > D is satisfied. Incidentally, as the comparator arrangements in FIGS. 4, 5 and 6 show, the absolute value of the difference for digital numbers represented with sign and amount is obtained by excluding the sign bit SB from the comparison.
Die Anzahl der verwendeten Verzögerungsstufen 10, 12, 14 .... die Wiederholfrequenz des Taktsignals fsc, die Exemplare der den Detektoren 100 und 200 zugeführten sukzessiv verzögerten Proben des Signals CS und der Ort der Multiplexer 20 und 22 innerhalb der Kaskade der Verzögerungsstufen beeinflussen alle die Grenzen der Anstiegs- und Abfallzeiten für die Erfassung von Übergängen sowie das Maß, bis zu dem die Anstiegs- und Abfallzeiten verkürzt werden. Um z.B. die Übergänge von Leuchtdichtesignalproben zu verbessern, die mit dem Vierfachen der Farbhilfsträgerfrequenz erzeugt werden (d.h. mit 4^ * 14,32 MHz im Falle des NTSC-Systems), ist eine größere Anzahl von Verzögerungsstufen erforderlich. Außerdem 6The number of delay stages 10, 12, 14 ... used, the repetition frequency of the clock signal fsc, the copies of the successively delayed samples of the signal CS supplied to the detectors 100 and 200 and the location of the multiplexers 20 and 22 within the cascade of the delay stages all influence the limits of the rise and fall times for the detection of transitions and the extent to which the rise and fall times are shortened. To e.g. Improving the transitions of luminance signal samples generated at four times the color subcarrier frequency (i.e. at 4 ^ * 14.32 MHz in the case of the NTSC system) requires a greater number of delay stages. Also 6
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