Fadhuile-Crepy Francois 2015

THÈSE PRÉSENTÉE
POUR OBTENIR LE GRADE DE
DOCTEUR DE
L’UNIVERSITÉ DE BORDEAUX
ÉCOLE DOCTORALE DES SCIENCES PHYSIQUES ET DE L’INGENIEUR
SPÉCIALITÉ : ÉLECTRONIQUE
Par François FADHUILE-CREPY
MÉTHODOLOGIE DE CONCEPTION DE CIRCUITS ANALOGIQUES

POUR DES APPLICATIONS RADIOFRÉQUENCE À FAIBLE
CONSOMMATION DE PUISSANCE
Sous la direction de : Thierry TARIS

Co-directeur : Yann DEVAL
Soutenue le : 6 janvier 2015
Devant la commission d’examen formée de :
M. KERHERVE Eric Professeur IMS Bordeaux Président

M. BARTHELEMY Hervé Professeur IM2NP Toulon-Marseille Rapporteur
M. MORCHE Dominique HDR CEA-LETI - Grenoble Rapporteur
M. TARIS Thierry Professeur IMS Bordeaux Directeur de thèse
M. DEVAL Yann Professeur IMS Bordeaux Co-directeur de thèse
M. ENZ C. Christian Professeur EPFL Neuchâtel Encadrant
M. BELOT Didier HDR STMicroelectronics, Crolles Encadrant
M. BEGUERET Jean-Baptiste Professeur IMS Bordeaux Examinateur
Titre : MÉTHODOLOGIE DE CONCEPTION DE CIRCUITS ANALOGIQUES POUR DES
APPLICATIONS RADIOFRÉQUENCE À FAIBLE CONSOMMATION DE PUISSANCE
Résumé : Les travaux de thèse présentés se situent dans le contexte de la conception de circuits
intégrés en technologie CMOS avancée pour des applications radiofréquence à très faible
consommation de puissance. Les circuits sont conçus à travers deux concepts. Le premier est
l'utilisation du coefficient d'inversion qui permet de normaliser le transistor en fonction de sa taille et
de sa technologie, ceci permet une analyse rapide pour différentes performances visées ou différentes
technologies. La deuxième approche est d'utiliser un facteur de mérite pour trouver la polarisation la
plus adéquate d'un circuit en fonction de ses performances. Ces deux principes ont été utilisés pour
définir des méthodes de conception efficaces pour deux blocs radiofréquence : l'amplificateur faible
bruit et l'oscillateur.
Mots clés : Méthode de conception, Analogique, Radiofréquence, Faible consommation,

Amplificateur faible bruit, Oscillateur LC
_____________________________________________________________________________
Title : DESIGN METHODOLOGY FOR LOW POWER RF ANALOG CIRCUITS
Abstract : Thesis work are presented in the context of the integrated circuits design in advanced
CMOS technology for ultra low power RF applications. The circuits are designed around two
concepts. The first is the use of the inversion coefficient to normalize the transistor as a function of its
size and its technology, this allows a quick analysis for different performances or different
technologies. The second approach is to use a figure of merit to find the most appropriate polarization
of a circuit based on its performance. These two principles were used to define effective design
methods for two RF blocks: low noise amplifier and oscillator.
Key words : Design methodology, Analog, RF , Low power, Low noise amplifier (LNA), LC
oscillator (VCO).
_____________________________________________________________________________
Unité de recherche
[Laboratoire d'Intégration du Matériau au Système, UMR 5218, 351 Cours de la
Libération 33405 Talence]
"Il faut tenir à une résolution parce qu'elle est bonne, et non parce qu'on l'a prise"
François de La Rochefoucauld, 1613-1680

Remerciements
La réalisation d'une thèse se fait aussi par la rencontre de nombreuses personnes qui ont participé à
la bonne humeur et le succès de travaux, je tiens ainsi remercier toutes ces personnes.
Ces travaux ont été effectués au cours d'une thèse CIFRE entre laboratoire IMS de l'université de
Bordeaux et l'entreprise STMicroelectronics à Crolles, en collaboration avec l'EPFL (Suisse).
Dans ce contexte, je souhaite à remercier le Professeur Pascal FOUILLAT et son successeur le

Professeur Claude PELLET, directeur du laboratoire IMS, pour m'avoir accueilli au sein de
l'établissement et permis la réalisation de ces travaux.
Je tiens à dire un GRAND MERCI à mon directeur de thèse le Professeur Thierry TARIS qui m'a
toujours accordé la plus grande confiance dans tout ce que j'ai pu entreprendre, pour les nombreuses
discussions scientifiques que nous avons réalisé, et pour le sérieux et la grande rigueur qu'il a porté
dans mes travaux jusqu'au bout. Je remercie également sa famille pour sa gentillesse. Je souhaite
également dire un GRAND MERCI à mon co-directeur le Professeur Yann DEVAL, pour sa grande
expertise qu'il a su me faire partager sur de nombreux sujets avant et pendant ma thèse et pour sa
bonne humeur pendant et en dehors du travail. Je remercie également sa famille pour sa gentillesse.
Je remercie également mon responsable de STMicroelectronics Monsieur Didier BELOT pour les
moyens qu'il a mis à disposition pour le bon déroulement de ces travaux et la confiance qu'il nous a
accordé pour la réalisation de nos recherches.
Pour finir avec mes responsables, je tiens à remercier énormément le Professeur Christian ENZ de
l'EPFL pour l'accueil qu'il a su me fournir dans ses locaux, pour la grande expertise qu'il a su
m'enseigner sur les modèles et les circuits et sa sympathie.
J'adresse mes sincères remerciements aux rapporteurs de ma thèse pour leurs remarques qui ont
amélioré la qualité du manuscrit, Monsieur Dominique MORCHE (HDR) du CEA-LEITI à Grenoble
et le Professeur Hervé BARTHELEMY de l'université IM2NP Toulon et Marseille.
Je remercie également le Professeur Jean Baptiste BEGUERET, chef du groupe conception de

l'université de Bordeaux, pour son soutien , son savoir et sa très bonne humeur que j'avais grand plaisir
de côtoyer tous les jours.
Je remercie aussi le Docteur François RIVET pour tout ce qui a su m'enseigner durant mes stages,
sa confiance qui m'a encouragé et donné plaisir à travailler dans la recherche, sa sympathie et sa bonne
humeur m'a fait aussi passer de bons moments inoubliables.
Je souhaite également remercier les différentes membres des équipes que j'ai pu côtoyer durant ma
thèse: tout le groupe conception auquel j'ai eu beaucoup d'affection pendant ces cinq années de séjour.
Tout d'abord le Professeur Eric KERHERVE chef de l'équipe CSH où j'ai fini ma thèse et membre de
mon jury de thèse. La doctoresse Nathalie DELTIMPLE et sa petite famille. Magalie DE MATOS
pour sa bonne humeur et tout l'aide qu'elle m'a donné. Olivier MAZOUFFRE pour tout son aide, son
expertise et sa bonne humeur :). Christine BOGDAN pour sa gentillesse. Je remercie également
Isabelle FAVRE pour sa bonne humeur et les nombreuses heures passés en salle blanche pour m'aider
au micro-cablage.
Puisque l'histoire fait partie de nous, je remercie aussi les anciens de l'IMS que j'ai côtoyé : Nicolas
REGIMBAL (merci pour ta confiance quand j'ai travaillé pour toi et ton support que tu m'as fourni),
Yoann ABIVEN (pour ta précieuse aide et ta sympathie), André MARIANO ("je ne veux pas des
problèmes mais des solutions" merci pour cette phrase que je n'oublierai jamais), Hassene KRAIMIA
(merci pour ton soutient aux moments où j'en avais besoin), Quentin BEREAUD, Yohann LUQUE
("tu parles trop!"), Andrée FOUQUE, Cedrik MAJEK, Romaric TOUPE, Sofiane ALOUI, Nejdat
DEMIREL, Raffaele SEVERINO, Paolo LUCCHI ("pizza kebab canard !"), Yohan PICCIN, Dean
KAROLAK ("moi tout casser !"), Sophie DREAN, Bernardo LEITE, Youssef BOUTAID, Victor
DUPUY (pour tout ton aide et ta sympathie), Olivier MOLL, Jérémy MICHAUD, Jean-Etienne
LORIVAL, Oskar HOLSTENSSON, Mario WEISZ, Heider MARCONI, Marcos LAJOVIC
CARNEIRO,...
Puisque hier c'est le passé et aujourd'hui c'est un présent, je remercie aussi les différentes
doctorants résistants : Dwight CABRERA SALAS, Mathieu VALLET, Nicolas MARTIN, Yoan
VEYRAC, David POLGE, Manuel POTEREAU, Mouna BEN MABROUK, Aurélien LARIE (ancien
doctorant), Boris MORET, Jérémie PRADES, Raphael GUILLAUME, Raphael RODER, Ayat
CHHAIBI, Mickael POCHERON, Antoine RENAUD, Maxime BARRIERE, Farida, Tayeb, Marcelo,
Daniel, Guillaume BERHAULT, Nicola VERRASCINA, Rosario D'ESPISITO (et Sara), Fabien
MESQUITA (et Emmanuelle), Camilo COELHO (et Vanessa), Florent TORRES, Romain
BERGES,... Une spéciale dédicace à Gabrielle GUITTON qui a su me supporter comme son
responsable de stage ;) Bon courage à vous tous pour cette fin de thèse. Mais aussi tous les autres
membres du laboratoire IMS avec lesquels j'ai passé de bon moment, Simone DANG VAN que je
remercie énormément pour sa gentillesse et son aide, le très gentil Didier GEOFFROY, Arnaud
CURUCHET, Dominique DALLET, l'équipe modèle : Thomas ZIMMER, Cristell MANEUX,
Sébastien FREGONES, l'administration : Nathalie, Sophie, Valérie, Mireille, le service informatique :
Régis, Patrick, Jean-Emmanuel et Alexa, et l'équipe EDMINA : Laurent, Yannick, Yves, Isabelle,
Bruno, Zahia, Richard et Simon. Pour finir avec l'IMS, je remercie les membres de la branche IEEE
Student de Bordeaux pour le travail qu'on a effectué ensemble et l'équipe organisatrice des JNRDM
2015 de Bordeaux pour le super truc qui se prépare.
Je remercie également les différents membre de l'EPFL qui m'ont accueilli dans ce beau pays
qu'est la Suisse : Anurag MANGLA (sa très grande expertise qu'il a bien voulu partager avec moi et sa
bonne humeur), Maria-Anna CHALKIADAKI (pour leur gentillesse et son savoir, et merci à son mari
Antonios), Lucian BARBUT pour sa gentillesse, Farzan JAZAYERI (pour les bons moments de
rigolade et le funny volley), Wladek GRABINSKI et Jean-Michel SALLESE (pour les belles
conversations à table et leurs gentillesse), et tous les autres que j'ai pu croiser.
Je remercie aussi très fort mes amis qui m'ont suivi et supportés durant ces années : Maura et
Marco, Marie et Julien et Lilie, Marion Mathieu et Ethan, Adrien, Sébastien, Vincent, Stéphane,
Philipe, Charles Edouard, Bertrand, Anne Chloé et Ceff. Nos amis de famille : Leroy, Criquebec,
Aziza, Lajus, Perronton, Pagezy, Lecam, Pointeau,...
Ma famille sans qui je ne serais pas là aujourd'hui : ma mère Corinne, Adélaïde et Xavier, Damien,
Charlotte, Mathieu, Nicolas, Myriam, Gérard et Jacqueline, Benjamin, Virginie, Matéo, Léo, Maya,
Antoine, Anaïs,... Ma famille Italienne : Rina, Antonio, Alfonso et Manuela et Chiara, Carmen et Ian,
Daniela (Gnagnagna),...
Et à mon épouse Pamela, partenaire scientifique et dans la vie :)

Spécial dédicace aux Tortues !
8
Table des matières
Introduction générale................................................................................................................ 13
Chapitre I. Introduction sur les télécommunications sans fil ................................................ 16
1. Histoire et principe de la télécommunication sans fil ................................................ 17
a. Origines de la télécommunication sans fil ................................................................. 17
b. Les ondes électromagnétiques ............................................................................... 17
c. Principe de la modulation de signal........................................................................... 19
2. Système de télécommunication sans fil ..................................................................... 23
a. Architectures radiofréquences ................................................................................... 23
b. Blocs radiofréquences ........................................................................................... 29
3. Les Standards Radiofréquences ................................................................................. 35
4. Evolution de la technologie intégrée : MOS ............................................................. 39
5. Conclusion ................................................................................................................. 43
Bibliographie ........................................................................................................................ 45
Chapitre II. Le transistor MOSFET ....................................................................................... 48
1. Fonctionnement du transistor MOSFET en statique ................................................. 49
2. Modèle petit signal du transistor MOS ...................................................................... 55
a. Partie active du transistor .......................................................................................... 55
b. Partie passive ......................................................................................................... 60
c. Modèle petit signal du transistor MOS ...................................................................... 63
3. Les sources de bruit ................................................................................................... 63
4. Extractions de paramètres.......................................................................................... 66
a. Extraction des paramètres relatifs à la partie active .................................................. 66
b. Extraction des paramètres passifs .......................................................................... 68
5. Conclusion ................................................................................................................. 69
Bibliographie ........................................................................................................................ 71
Chapitre III. Méthodologie de conception de LNA à base de FOM ..................................... 74
1. Conception du cœur actif du circuit .......................................................................... 75
a. Optimisation à partir du FOM .................................................................................. 75

b. Déroulement de la conception ............................................................................... 78
c. Pertinence de la méthode ........................................................................................... 79
d. Evolution du FOM en fonction de la longueur de grille ........................................ 81
e. Comparaison des technologies .................................................................................. 82
f. Comparaison de topologies ....................................................................................... 85
g. Conclusion ............................................................................................................. 87
2. Réalisation d’une source commune complémentaire en CMOS 28nm ..................... 88
a. Analyse du circuit ...................................................................................................... 88
b. Méthode de conception complète .......................................................................... 93
c. Simulations des circuits complets.............................................................................. 96
d. Layout de la puce................................................................................................. 102
e. Conclusion ............................................................................................................... 104
3. Mesures ................................................................................................................... 105
a. Les circuits en CMOS 28nm ................................................................................... 105
b. Les circuits en CMOS 130nm ............................................................................. 113
4. Conclusion ............................................................................................................... 117
Bibliographie ...................................................................................................................... 119
Chapitre IV. Méthodologie de conception d’Oscillateur..................................................... 122
1. Méthode de conception d’oscillateurs LC ............................................................... 123
a. Analyse linéaire ....................................................................................................... 124
b. Analyse non-linéaire ............................................................................................ 126
c. Analyse du bruit de phase........................................................................................ 130
d. Méthode de conception d’oscillateur à base de FOM ......................................... 133
2. Méthode de conception d’oscillateur à base de FOM du LNA ............................... 135
3. Conclusion ............................................................................................................... 140
Bibliographie ...................................................................................................................... 141
Conclusion générale ............................................................................................................... 144
Liste des publications ............................................................................................................. 145
Perspectives ............................................................................................................................ 146
10
Bibliographie ...................................................................................................................... 147
Annexe A: Caractéristiques des blocs RF .............................................................................. 151
1. Gain et adaptation d’impédance .............................................................................. 151
2. Facteur de bruit ........................................................................................................ 152
3. Linéarité................................................................................................................... 154
a. Compression du gain ............................................................................................... 154
b. Distorsion harmonique ........................................................................................ 155
c. Distorsion d’intermodulation................................................................................... 156
Bibliographie ...................................................................................................................... 159
Annexe B : Partie passive du transistor MOS ........................................................................ 160
1. Résistance de grille : RG .......................................................................................... 161
2. Capacités extrinsèques............................................................................................. 162
3. Capacités intrinsèques ............................................................................................. 164
4. Bibliographie ........................................................................................................... 166
Annexe C : Simulation de la transconductance ...................................................................... 167
Annexe D : Extraction des paramètres passifs ....................................................................... 168
Bibliographie ...................................................................................................................... 170
Annexe E : Méthode d’optimisation du courant..................................................................... 171
Bibliographie ...................................................................................................................... 173
Annexe F : Calcul analytique de la source commune complémentaire .................................. 174
1. Calcul du gain .......................................................................................................... 175
2. Calcul du bruit ......................................................................................................... 176
3. Calcul de l’impédance d’entrée ............................................................................... 180
4. Calcul du buffer ....................................................................................................... 182
Bibliographie ...................................................................................................................... 182
11
12
Introduction générale
L’explosion du marché des dispositifs communicants sans fils (téléphone, tablette,…) incite
les industrielles à fournir des produits toujours moins chers pour être compétitifs. Aujourd’hui,
l’utilisation de technologies avancées, en constante amélioration, permet de réduire le coût de
production en intégrant des systèmes électroniques entiers sur une unique puce. Pour la conception de
circuit radiofréquence, des problématiques restent encore à résoudre pour réduire le coût de
production, comme par exemple la rapide portabilité vers différentes technologies ou vers de
nouveaux standards. L’industrie sollicite alors une conception automatique de circuit analogique
radiofréquence. Des problématiques de consommation de puissance apparaissent aussi avec
l’utilisation des objets communicants fonctionnant sur des sources d’énergie autonome (par exemple
une batterie). Nos travaux de recherches se sont donc intéressés sur l’analyse d’une méthodologie
permettant de rendre automatique la conception de circuits analogiques pour des applications
radiofréquence à faible consommation de puissance. Notre étude s’est plus particulièrement focalisée
sur deux blocs primordiaux des systèmes radiofréquence : les amplificateurs à faible bruit et les
oscillateurs.
Le premier chapitre présente l’évolution des systèmes de télécommunication sans fils et le

contexte économique nécessitant d’utiliser des méthodes de conception efficace pour les circuits
analogiques en application radiofréquence à faible consommation.
Le second chapitre présente en détail le fonctionnement d’un transistor MOSFET à partir du

modèle EKV. Son comportement est décrit par l’intermédiaire du coefficient d’inversion qui permet
de disposer d’un modèle continu dans tous les régimes de fonctionnement du transistor en saturation.
Nous verrons comment normaliser le transistor et les paramètres utiles à considérer pour simplifier la
conception d’un circuit analogique radiofréquence.
Le troisième chapitre décrit une méthodologie de conception d’amplificateur à faible bruit

pour des applications radiofréquence à faible consommation. Nous verrons que cette méthode a été
appliquée sur différentes technologies et topologies de circuits. La description analytique à partir du
coefficient d’inversion et la normalisation du transistor a permis de rendre cette méthode semi-
automatique. Pour finir, nous validons cette méthode par des simulations et des mesures pour des
technologies avancées telles que la CMOS 130nm et 28nm de STMicroelectronics.
Enfin, le quatrième chapitre reporte une méthodologie de conception d’oscillateur pour des
applications radiofréquence à faible consommation. Cette méthode sera décrite à partir des études
linéaire et non linéaire du circuit. Par ailleurs, une méthode originale de conception d’un oscillateur à
partir de la conception d’amplificateur faible bruit sera présentée.
13
Chapitre I
Introduction
sur les télécommunications sans fil

Chapitre I. Introduction sur les télécommunications sans fil
Chapitre I. Introduction sur les télécommunications sans fil ................................................ 16
1. Histoire et principe de la télécommunication sans fil....................................................... 17
a. Origines de la télécommunication sans fil .................................................................... 17
b. Les ondes électromagnétiques ...................................................................................... 17
c. Principe de la modulation de signal .............................................................................. 19
2. Système de télécommunication sans fil ............................................................................ 23
a. Architectures radiofréquences ...................................................................................... 23
b. Blocs radiofréquences .................................................................................................. 29
3. Les Standards Radiofréquences ........................................................................................ 35
4. Evolution de la technologie intégrée : MOS .................................................................... 39
5. Conclusion ........................................................................................................................ 43
Bibliographie ........................................................................................................................ 45
Chapitre I : Introduction sur les télécommunications sans fil
Le premier chapitre a pour objectif de présenter brièvement les origines de la

télécommunication sans fil : son fonctionnement et son évolution. Nous partirons des ondes
électromagnétiques qui permettent de transmettre de l’information dans l’air. Ensuite nous
expliquerons comment sont réalisés les systèmes électroniques qui permettent d’envoyer et recevoir
l’information et les problèmes qu’ils rencontrent.
Puis, nous aborderons la notion de standards, qui couvrent les bandes radiofréquences, la
demande croissante de transfert d’information, ainsi que la problématique énergétique liée aux
appareils mobiles. Nous terminerons ce chapitre en abordant le cœur des technologies silicium et le
domaine des circuits intégrés qui permettent de réaliser des systèmes complets de télécommunication
sans fil sur une seule puce.
1. Histoire et principe de la télécommunication sans fil
a. Origines de la télécommunication sans fil
Depuis tout temps l’homme a appris à communiquer de diverses façons à travers de longues
distances. A partir de la fin du 18e siècle, la transmission d’information évolua avec l’invention du
télégraphe optique par C. CHAPPE. Les premiers télégraphes sans fil furent développés par S.
MORSE vers les années 1840. Ces systèmes utilisaient les ondes électromagnétiques générées par des
électroaimants inventés par W. STURGEON en 1823. Les ondes électromagnétiques furent mises en
équation par J.C. MAXWELL seulement en 1865. En 1888, H. R. HERTZ valide la théorie de J.C.
MAXWELL par des expériences. A. POPOV utilise la première antenne qui reçue des signaux
électromagnétiques naturels lié aux éclaires puis réussi a en générer . E. BRANLY invente le premier
détecteur d’ondes électromagnétiques. En 1893, N. TESLA décrit le principe d’émission radio. En
1896, G. MARCONI synthétise toutes ces découvertes pour réaliser la première radiotéléphonie,
ouvrant ainsi le monde de la télécommunication sans fil.
Avant de nous concentrer sur la radio télécommunication nous allons illustrer la manière dont
les ondes électromagnétiques sont créées.
b. Les ondes électromagnétiques
Toute matière est constituée d’atomes (Figure I-1) : ils sont composés d’électrons et d’un
noyau. Les électrons aussi nommés porteurs de charge négative (q) constituent des couches plus ou
moins complètes autour du noyau. Les éléments chimiques reportés dans le tableau périodique des
éléments (Figure I-2) sont distingués par leur nombre de couches et leur nombre d’électrons dans leur
dernière couche. Les éléments chimiques « métaux de transition » sont généralement nommés
« métaux » par abus de langage. Ces métaux ont leur dernière couche d’électrons incomplète leur
17
permettant de transférer facilement un électron à un atome voisin. Ceci leur confère des propriétés de
conductivité, une caractéristique recherchée dans les domaines de l’électricité et de l’électronique. Les
« métalloïdes » aussi connus sous le nom de « semi-conducteur » sont aussi très utilisés pour leurs
propriétés électriques.
Figure I-1 Dessin d'un atome : trois électrons qui gravitent autour d'un noyau
Figure I-2 Tableau périodique des éléments
Les électrons sont retenus autour du noyau grâce à un champ électrique. Lorsqu’un matériau
subit une accumulation d’électrons (ou charge électrique), le champ électrique augmente. Ce champ
électrique exerce sur la matière une action mécanique qui génère un champ magnétique. L’interaction
entre le champ électrique ( ) et le champ magnétique ( ) génère une force électromagnétique ( ) qui
est décrite par l’équation de LORENTZ (équation I.1). Cette force ( ) est référencée dans un repère
galiléen. Elle dépend de la charge d’un électron (q=-1,602.10-19 C), du champ électrique ( ), de la
vitesse des porteurs ( ) et du champ magnétique ( ). La distinction entre la force électrique (
) et la force magnétique ( ) met en évidence que la vitesse des électrons influe
18
seulement sur la force magnétique. Cette force électromagnétique se propage par la suite dans un
milieu à travers des ondes électromagnétiques.
(I.1)
Les ondes électromagnétiques sont utilisées pour transmettre de l’information (ou signal) dans
l’air. Elles sont émises par un conducteur ou ligne de transmission nommée antenne. La taille de
l’antenne est liée à la longueur de l’onde () et donc fréquence du signal ( avec c la célérité de
la lumière et f la fréquence de l’onde). Pour recevoir ou émettre un signal, la taille de l’antenne doit
être au minimum égale à /4. Plus la fréquence est élevée, plus la taille de l’antenne est petite.
Les ondes électromagnétiques sont classées suivant leur longueur d’onde (Table I-1). Les
ondes utilisées pour la télécommunication sans fil sont les ondes aux fréquences radio (ou
radiofréquences) et les micro-ondes. La longueur des ondes radiofréquence est comprise entre 10
mètres et 3 centimètres. Les micro-ondes peuvent aller jusqu’à 500µm.
Table I-1 Classement des ondes en fonction de leurs longueurs d’ondes.
Longueur d’onde Fréquences Type d’onde

(dans le vide)
0 Hz Champs statiques
>10m >30MHz Ondes faibles fréquences
10m à 3cm 30MHz à 10GHz Radiofréquence
3cm à 500µm 30MHz à 600GHz Micro-ondes
500µm à 780nm 600GHz à 385THz Infrarouge
780nm à 380nm 385THz à 789THz Lumière visible
380nm à 10nm 789THz à 30PHz Ultraviolet
10nm à 10pm 30PHz à 30EHz Rayon X
<10pm > 30EHz Rayon Y
c. Principe de la modulation de signal
Les premières télécommunications sans fil étaient conçues pour transmettre de l’information
sonore. Le son a une plage de fréquence allant de quelques hertz à une vingtaine de kilohertz. Pour
transmettre et recevoir une onde électromagnétique de 20kHz dans l’air, il est nécessaire de disposer
d’une antenne d’au moins 3750 mètres (/4). Pour diminuer la taille de l’antenne, des signaux de
fréquences plus élevées sont nécessaires. Pour ce faire, il est utilisé un signal en hautes fréquences
aussi nommé la porteuse dont sa haute fréquence permet d’utiliser des antennes de taille raisonnable.
19
Cette porteuse est modifiée, ou modulée, par le signal contenant l’information, de plus faible
fréquence. Pour des transmissions sonores, la première modulation utilisée était la modulation
d’amplitude. Aujourd’hui, ce type de modulation est moins utilisé au détriment de modulation plus
complexe utilisant des modulations de fréquence, de phase ou des mélanges des trois types de
modulation. Les systèmes de télécommunication moderne utilisent des techniques de modulations et
démodulation numériques. Contrairement aux modulations analogique, les modulations numériques
permettent d’augmenter les capacités des canaux et de transmettre/recevoir l’information avec une
bonne précision malgré le bruit environnant et les distorsions.
Modulation Linéaire: Modulation d’amplitude (AM)
La première modulation utilisée fut la modulation d’amplitude. Son principe, illustré sur la
Figure I-3, consiste à modifier l’amplitude d’une sinusoïde de haute fréquence (HF) à l’aide d’un
signal en basses fréquences (BF) contenant l’information à transmettre. Cette opération s’effectue en
multipliant les deux signaux à travers un mélangeur. Par la suite le signal modulé est transmis dans les
ondes à travers l’antenne. La modulation d’amplitude est sensible aux bruits du canal de transmission
qui peuvent modifier aisément l’amplitude du signal. La modulation d’amplitude numérique est
dénommées ASK (Amplitude Shift Keying).
Amplitude |Amplitude|
A
A
temps fBF fréquence

Signal BF :
information utile
A.B
Signal A.B
modulé 2
temps (fHF-fBF) fRF (fHF+fBF) fréquence

Signal HF :
Porteuse du signal
THF= 1/fHF
B
B
fHF fréquence
temps
Figure I-3 Principe de la modulation d'amplitude (AM)
20
Les modulations angulaires : Modulation de Fréquence (FM) et de Phase (PM)
On distingue deux types de modulation angulaires, les modulations de fréquence (FM) et de

phase (PM). Ces deux modulations disposent d’une amplitude constante ce qui leurs permettent d’être
plus robustes au bruit ambiant et aux atténuations.
La modulation de fréquence utilise différentes fréquences, ou sous porteuses, pour transmettre

l’information. Cette variation de fréquence peut se faire de façon directe modifiant la fréquence d’un
oscillateur contrôlé par tension ou VCO (Voltage Control Oscillator), ou de façon indirecte avec des
systèmes plus complexes. La méthode directe est illustrée sur la Figure I-4. Le signal utile, de nature
analogique ou numérique, modifie l’impédance du résonateur faisant varier la fréquence de
l’oscillateur. Le signal sinusoïdal en sortie de l’oscillateur dispose alors de différentes fréquences
d’oscillation qui sont par la suite transmise à l’antenne. Le signal modulé en fréquence dispose d’une
bande de fréquence plus large que la modulation AM et PM. Ceci peut engendrer plus de contraintes
dans la conception. Cette approche nécessite d’utiliser un système d’asservissement (ou PLL) pour
bien contrôler la fréquence d’oscillation. Les modulations numériques de fréquences sont dénommées
FSK (Frequency-Shift Keying).
0
Bit Bit Bit
temps fBF fréquence
Bit ‘1’ Bit ‘0’ ‘1’ ‘0’ ‘1’
Signal BF :
information utile
Tension de
contrôle
T1= 1/f1 T2= 1/f2
Signal
modulé Bit Bit Bit f1 f2
Bit Bit ‘1’ ‘0’ ‘1’
temps fréquence
Oscillateur HF = ‘1’ ‘0’
Porteuse du signal
:
contrôlé par tension
(VCO)
Figure I-4 Exemple de modulation de fréquence à base de VCO et de signaux numériques
Le principe de la modulation de phase consiste à modifier à l’aide d’un déphaseur numérique

ou analogique la phase d’un sinus dont l’amplitude et la fréquence sont constantes. Le déphaseur peut
être réalisé de différentes manières. Par exemple, pour la modulation numérique à deux changements
de phase ou BPSK (Binary Phase Shift Keying), les données sont directement mélangées avec le
signal RF. Pour des modulations quadratique ou QPSK (Quadrature Phase Shift Keying), les voies en
phase (I : In phase) et déphasée ou quadrature (Q) sont séparées pour être introduites séparément au
21
signal RF, puis les signaux mélangés sont additionnés entre eux. La variation de la phase peut être plus
aisément représentée avec sa constellation en partie imaginaire et réelle. Un cas simple à quatre phases
est illustré sur la Figure I-5. Le signal RF est déphasé suivant un code numérique à travers le
déphaseur puis transmis dans l’antenne. Les modulations de phase sont majoritairement numériques et
sont dénommées PSK (Phase-Shift Keying) : BPSK (Binary), QPSK (Quadrature), /4-QPSK,…
Information :
Trame binaire
‘00’,‘11’,‘01’,‘10’ ‘00’ ‘11’ ‘01’ ‘10’
A
|A|
Déphaseur Signal temps fRF fréquence

0° +180° +90° -90°
modulé
Signal HF :
Sinus porteur du
Im
signal (fRF) -90°
‘01’ ‘11’
|A|
+180° +90° Re
‘00’ ‘10’
Figure I-5 Exemple de modulation de phase numérique QPSK.
Systèmes à modulations complexes
Les modulations d’amplitude, de phase et de fréquence peuvent être combinées pour réaliser
des modulations plus complexes permettant d’augmenter le débit du signal. Le mélange de la
modulation d’amplitude et de phase est nommé QAM (Quadrature Amplitude Modulation), il est très
utilisé pour sa capacité à fournir beaucoup d’information sur une seule fréquence. Un seul symbole
pour contenir plusieurs bits, par exemple le 4096QAM dispose de 12bits par symbole. Cependant la
modulation QAM est sensible au bruit environnant qui peut déformer la constellation et confondre les
symboles entre eux. Les communications sans fils actuelles, soumises à de nombreuses perturbations,
utilisent généralement des modulations 16QAM ou 64QAM.
Il existe des systèmes complexes comme l’OFDM (Orthogonal Frequency-Division

Multiplexing) qui utilisent différents types de modulations pour transmettre l’information. L’OFDM
transpose différents signaux ayant leur propre modulation (PSK, QAM,…) vers différents sous-canaux
de fréquences très proches à l’aide d’une transformé de Fourier inverse rapide (FFT-1 : Fast Fourier
Transform) Figure I-6.
22
Information Modulation : Transposition

QM ou QAM de fréquence : |Amplitude|
FFT-1
Signal 1 Fréquence 1
Signal 2 Fréquence 2
Signal fRF fréquence

Signal ... Fréquence ...
modulé
Signal n Fréquence n.
Génération numérique du signal

fRF
Figure I-6 Exemple modulation complexe avec l’OFDM
Pour émettre et recevoir le signal utile un système électronique est nécessaire. Nous allons
décrire les architectures et les blocs nécessaires à la réalisation d’un système de télécommunication
sans fil.
2. Système de télécommunication sans fil
a. Architectures radiofréquences
Un terminal radio est composé de cinq fonctions principales illustré dans la Figure I-7 : le
traitement en hautes fréquences, la transposition en fréquences de l’information, le traitement en
basses fréquences, la conversion analogique / numérique, le traitement numérique.
Pour des terminaux conventionnels, la partie émettrice et réceptrice est basée sur des blocs
ayant des fonctions équivalentes. Cependant leurs contraintes et les spécificités sont différentes du fait
que le système d’émission contrôle un unique signal et le système de réception recueille tous les
signaux qui arrivent sur l’antenne. Cette différence implique un traitement plus important du signal en
réception pour considérer seulement l’information utile. Pour ces raisons, nous reporterons seulement
les architectures réceptrices.
Conversion :
Analogique
Partie analogique Partie analogique Û Traitement
Radiofréquence Basses fréquences Numérique Numérique
Mélange vers les

basses fréquences Traitement
Traitement
Bande de
RF ADC
Base
réception
réception Calculateur
de signaux
Oscillateur digitaux
local (DSP)
Traitement
Traitement
Bande de
RF DAC
Base
émission
Mélange vers les émission
hautes fréquences
Figure I-7 Chaine d’émission-réception de télécommunication
23
Il existe plusieurs architectures de terminaux radiofréquence. Elles disposent chacune

d’avantages et d’inconvénients qui généralement dépendent de l’application en termes de: standard,
coût et portabilité du produit.
Récepteur hétérodyne
Le récepteur superhétérodyne (Figure I-8 a.) fut breveté par E.H. Armstrong en 1920 et fut
majoritairement utilisé jusqu’aux années 1990.Il est toujours utilisé pour des applications haute
fréquence (Satellite >10GHz, radar) ou professionnelles (station de base 2G, 3G, 4G) semi-intégrées.
Il est basé sur un principe de transposition de la bande RF vers des fréquences plus basses ou
hétérodynage.
Dans cette architecture (Figure I-8 a), le signal radio reçu par l’antenne est d’abord filtré par le
filtre d’antenne qui présélectionne la bande liée à l’application, afin de rejeter les bloqueurs hors-
bande. Le signal est ensuite amplifié à l’aide d’un amplificateur faible bruit ou LNA (Low noise
amplifier) qui lui ajoute peu de bruit, avant d’être injecté dans le filtre réjecteur d’image. Ce dernier
remplit deux fonctions : la première est d’atténuer la bande ou canal image qui se superpose au canal
voulu après le mélangeur à la fréquence intermédiaire (FI); la seconde est de filtrer le bruit thermique
de la bande image. Le signal passe à travers le mélangeur où il est transposé vers les basses fréquences
et il est filtré par le filtre de canal pour isoler le canal voulu des brouilleurs proches (canaux adjacents,
alternés, bloqueurs dans la bande…). Finalement le signal est amplifié, souvent au moyen d’un
amplificateur à gain variable (AGV), pour fournir un signal à la bonne échelle au démodulateur
analogique (AM/FM) ou numérique (FSK) ou un convertisseur analogique-numérique (CAN ou
ADC).
Cette architecture présente un bon compromis entre sensibilité et sélectivité, mais elle est
souvent coûteuse, peu intégrable et gourmande en puissance. Le fait de transposer la bande RF vers
des fréquences plus basses permet de relâcher les contraintes de facteur de qualité Q du filtre de
sélection du canal. Par exemple, le standard GSM utilise une porteuse à 900MHz avec un canal de
200kHz, si la sélection du canal de 200kHz se faisait à 900MHz il serait nécessaire de disposer d’un
facteur Q de 4500. Par contre si le signal est transposé à une fréquence plus faible de 10MHz, le
facteur Q nécessaire n’est plus que de 53,5. Il existe un compromis entre les pertes d’un filtre, dont
dépendent la sensibilité, et son facteur de qualité. Les contraintes des facteurs de qualité des filtres
peuvent être encore plus relâchées en effectuant la transposition de fréquence en plusieurs étapes
(Figure I-8) : on passe d’une structure à simple conversion (a) à une structure à double conversion (b).
Pour des systèmes radio à modulation numérique, le deuxième mélangeur de l’architecture

superhétérodyne à double conversion est remplacé par un mélangeur complexe (Figure I-9), ou un
démodulateur en quadrature, qui génère deux voies de sortie : une en phase (In-phase : I) et une en
24
quadrature (Q) déphasée de 90°. Le signal est par la suite reconstitué numériquement par calcul
vectoriel. Le second filtre de canal passe-bande est remplacé par un filtre passe-bas qui permet d’isoler
le canal voulu des brouilleurs proches et d’empêcher les repliements de signal et de bruit. Les
démodulateurs I/Q sont sensibles à des problèmes de déséquilibre entre les voies I et Q: d’une part au
niveau de la génération d’OL en quadrature (imperfection du déphaseur en amplitude et phase) et
d’autre part au niveau des mélangeurs, des filtres et AGV (erreur de gain et de phase). Des systèmes
de calibration sont employés pour résoudre ces problèmes.
Démodulateur
analogique
LNA AGV ADC Ou
Traitement
Filtre Filtre Filtre numérique
antenne Image FI
ou
Filtre de
fOL1 canal
Filtre canal
Filtre antenne Filtre image
Repliement de
fFI fFI l’image
0 Signal fOL Image f 0 Signal fOL Image f 0 Signal f

(fRF) (fRF) à fFI
(a)
Démodulateur
analogique
LNA AGV ADC Ou
Traitement
Filtre Filtre numérique
Filtre de Filtre de
antenne Image canal 1 canal 2
ou ou
Filtre FI Filtre FI
fOL1 fOL2
(b)
Figure I-8 Architecture d'une réception superhétérodyne à simple (a) et double (b) conversion
25
Voie I
Filtre
canal 2
RF
Mélangeur Mélangeur RF fOL2
Filtre complexe
canal 2 90°
OL
Filtre
Voie Q canal 2
Filtre de
Filtre de canal 2 1
A/2 canal 2 A/2
1/2 1/2 A/2 A/2 A/2 A/2
A/4 A/4 A/4 A/4
-f -(fRF+fOL) -fRF -fOL -(fRF-fOL) 0 (fRF-fOL) fOL fRF (fRF+fOL) f -f -(fRF+fOL) -fRF -fOL -(fRF-fOL) 0 (fRF-fOL) fOL fRF (fRF+fOL) f
Entrée du Sortie du Spectre

mélangeur mélangeur de l’OL
Figure I-9 Mélangeur complexe ou démodulateur I/Q
Les compromis et les problèmes associés aux filtres réjecteurs d’image, coûteux et
complexes, ont poussé les recherches vers des architectures à réjection d’image où l’image est
supprimée en grande partie et le signal souhaité est conservé. Les structures les plus connues sont
celles de HARTLEY et WEAVER illustrées sur la Figure I-10 [1]. Ces structures permettent une forte
intégration en utilisant seulement des filtres passe bas à la place de filtre passe bande. Plus récemment
des architectures à réjection d’images sont apparues : l’architecture à (très) faible fréquence
intermédiaire (Near Zero Intermediate Frequency, NZIF, ou (Very) Low IF, (V)LIF), basée sur
l’utilisation d’un filtre passe-bande polyphasé, ou encore l’architecture dite « full complex » basée sur
un mélangeur à double quadrature.
Filtre Filtre
RF fOL1 BB fOL1 fOL2 BB

RF
 /2  /2  /2
 /2
Filtre Filtre
(a) (b)
Figure I-10 Principe de la réjection d'image par les méthodes de HARTLEY (a) et de WEAVER (b)
Récepteur Homodyne
L’architecture homodyne, également appelée à conversion directe ou zéro IF (Intermediary

Frequcency), transpose le signal d’information RF directement en basses fréquences avec un seul
oscillateur local (Figure I-11). La fréquence de l’oscillateur local (fOL) est égale à la fréquence du
signal RF (fRF) permettant de centrer le signal utile à une fréquence nulle. Un filtre passe bas ou AA
26
(Anti-Aliasing) est ajouté pour réduire les problèmes liés au repliement spectral du signal lors de la
démodulation [2]. La conversion directe requiert moins de blocs que les architectures hétérodynes
diminuant ainsi le coût de fabrication. Les filtres images de type passe bande, à fort facteur de qualité,
ne sont plus nécessaires car la fréquence image n’existe plus du fait que la fréquence intermédiaire est
nulle. La suppression de ce filtre et des étages suivants permet non seulement de gagner en intégration
mais également de réduire la consommation du récepteur.
LNA ADC DSP
Filtre Fuite Filtre

antenne OL AA
fOL
Filtre antenne Fuite

Filtre AA
Brouilleurs
0 Signal =fOL f 0 f
(fRF)
Figure I-11 Récepteur homodyne
L’architecture homodyne souffre cependant de défauts majeurs liés : aux « DC offsets », au

repliement spectrale du signal et au bruit en 1/f.
Le « DC offsets » est provoqué par une mauvaise isolation au niveau du LNA et/ou mélangeur
induit par des couplages parasites. Deux cas influent sur le « DC offsets » : les fuites de l’OL et les
fuites des brouilleurs. Pour les « fuites OL », le signal de l’oscillateur remonte à l’entrée du LNA ou/et
du mélangeur se confondant avec le signal utile de même fréquence puis il est mélangé avec lui-même
à travers le mélangeur. Ce phénomène est aussi dénommée « auto-mélange » ou « self-mixing ». Sur
le même principe, les signaux issus de la voie RF peuvent se retrouver sur la voie OL, Figure I-11, et
créer des composantes continues par auto-mélange. Ce sont les brouilleurs, signaux de forte puissance
présents dans le signal reçu à l'antenne, qui sont à l'origine de ce phénomène. Si l’auto-mélange ne
varie pas dans le temps le problème de « DC offsets » peut être compensé par calibration.
Le problème de réjection de la fréquence image est inhérent à la réception hétérodyne, il

n'existe pas en réception homodyne; cependant un phénomène de repliement spectrale persiste. Les
fréquences négatives du spectre du signal se replient sur les fréquences positives du signal lors du
mélange centré sur zéro. Si le signal a un spectre symétrique (ex : modulation d’amplitude AM) ce
repliement n’a pas d’effet. Pour des modulations de phase (PM) et de fréquence (FM) qui disposent
d’un spectre asymétrique (pour PM) et multifréquence (pour FM), ce repliement des fréquences
27
négatives corrompt l’information. Ce problème est résolu à l’aide d’architectures polyphasées [2]
(Figure I-9).
Architectures spécifiques
Les nombreux standards de télécommunication sans fil ont incité à développer des
architectures plus adaptées aux applications ciblées suivant des critères différents parmi lesquels nous
retrouvons souvent: la réduction coûts de fabrications et/ou la réduction de puissance consommée. Les
appareils hyper-connectés, tels que les Smartphones, les ordinateurs portables, les tablettes, visent des
« connectivités ultimes » pouvant utiliser plusieurs standards de communications sans fils sur le même
appareil. Des architectures multi-standard sont alors apparues utilisant des systèmes reconfigurables
[3], [4] ou utilisant des algorithmes mathématiques, aussi connu sous le nom de Radio-logicielle. La
Radio-logicielle idéale vise à supprimer tous les blocs analogiques afin de réaliser tout le traitement du
signal de façon numérique. Un tel système se compose uniquement d’un convertisseur analogique vers
numérique en haute fréquence, et d’un processeur de traitement de signal DSP (Figure I-12) [5].
Malheureusement nous n'avons aujourd'hui ni les moyens technologiques, ni les avancées techniques
permettant de réaliser une telle solution. L'un des principaux verrous est lié à la fréquence
d'échantillonnage très élevée nécessaire pour extraire des canaux étroits, typiquement quelques
centaines de kHz, à partir du signal RF modulé. Les activités de recherche, très importantes dans ce
domaine aujourd'hui, commencent à proposer des solutions pour des scénarios de communications
particuliers. Elles utilisent des algorithmes mathématiques pour résoudre le problème
d'échantillonnage RF, combinées à des techniques d'extraction de canal de type: sur-échantillonnage
[6], sous-échantillonnage [7], processeur d’échantillonnage [8] [9].
ADC DSP
Figure I-12 : Cas idéale de réception Radio-logicielle
Nous retrouvons également une technique originale développée au laboratoire IMS dénommée
SASP pour Sample analog signal processor [9] présentée sur la Figure I-13. Son principe est de
réaliser une transformé de Fourier rapide (FFT) analogique du signal RF pour relâcher les contraintes
sur l'étage de conversion analogique/numérique en transposant le signal en basse fréquence sous forme
séquentielle. L’architecture de réception se résume alors à un LNA, le SASP et un convertisseur
analogique vers numérique.
28
LNA SASP ADC DSP
Figure I-13 : Exemple de système de Radio-logicielle à base de SASP
À l'opposé des appareils hyper-connectés nous trouvons des objets au besoin très réduit en
termes de capacités de communications. Les nœuds de réseaux de capteurs sans fil, ou Wireless
Sensor Networks (WSN), sont un exemple typique pour lequels la réduction de puissance consommée
prime sur la performance dans le développement des modules radio. C'est particulièrement la partie
réception qui fait aujourd'hui l'objet d'efforts de recherche importants, car les nœuds capteurs passent
l'essentiel de leur temps en mode écoute. Pour atteindre des consommations minimalistes, les
récepteurs s'affranchissent du traitement de signal hautes fréquences conventionnel pour extraire
directement l'information du signal RF modulé. Nous retrouvons ici des architectures à détection
d'enveloppe, supergénérative, à oscillateur injectées ou modulé [10]. Dans le cas de la détection
d’enveloppe de [11], Figure I-14, l’architecture utilise seulement le filtre d’antenne, un LNA, un
détecteur d’enveloppe et un convertisseur analogique vers numérique. Ce système fonctionnant avec
une modulation OOK (On-Off Keying) peut ainsi fournir l’information au DSP avec une
consommation totale de 65µW à 1,9GHz.
OOK Détection
d’enveloppe
LNA ADC DSP
Filtre
antenne
Figure I-14 : Exemple d’architecture WSN à détection d’enveloppe
Nous pouvons remarquer que les récepteurs, mises à part les architectures dites spécifiques,
font appel, pour la partie traitement de signal en haute fréquence, toujours aux mêmes types de blocs
RF à savoir : des amplificateurs faible bruit (LNA), des mélangeurs, des oscillateurs locaux et des
filtres.
b. Blocs radiofréquences
Dans un premier temps nous allons décrire brièvement la fonctionnalité de chacun des
différents blocs constituants le traitement haute fréquence (HF) des architectures RF les plus
29
communes. Puis nous décrirons les caractéristiques essentielles communes à la réalisation d’un
système et/ou d’un circuit RF.
 Circuits Radiofréquences
La partie RF d’un système de télécommunication sans fil classique est généralement

composée de cinq fonctions de base:
- Amplification : de puissance en émission, faible bruit en réception,
- Mélange : vers les hautes fréquences en émission, vers les basses fréquences en réception,
- Synthèse de fréquence: à base d’oscillateur haute fréquence,
- Filtrage.
Chacune de ces fonctions est réalisée par un bloc qui sera développé suivant des
caractéristiques imposées au niveau système. L’association des différents blocs réalise le système
complet qui doit répondre aux normes.
Amplificateur faible bruit (LNA)
L’amplificateur faible bruit ou Low Noise Amplifier (LNA) est le premier bloc actif d’une
chaine de réception. Il se situe après un filtre « passe-bande » qui sélectionne la bande contenant
l’information. Les LNA traitent des signaux de très faibles amplitudes. Ils doivent disposer d’un gain
important et d’un faible bruit en excès. Une partie de nos travaux de recherches se sont focalisés sur ce
bloc. Leur analyse sera plus approfondie dans le chapitre III et une méthode de conception de LNA
faible consommation en radiofréquence sera proposée.
Amplificateur de puissance (PA)
L’amplificateur de puissance (PA : Power Amplifier) est le dernier bloc actif d’une chaine
d’émission, il se positionne juste avant le filtre antenne et l'antenne elle-même. Son rôle est de
transmettre la puissance nécessaire pour que le signal émis puisse atteindre la distance souhaitée. Il
s’agit du bloc qui demande le plus de puissance instantanée dans un système radiofréquence. Les
paramètres de conception des PA sont le gain de puissance, la puissance de sortie, la linéarité et le
rendement énergétique.
Mélangeurs
Les mélangeurs permettent la transposition en fréquence de l’information vers les hautes

fréquences pour l’émission ou les basses fréquences pour la réception. Les mélangeurs traitent des
petits signaux contenant l’information et des grands signaux permettant la montée ou descente en
30
fréquence. Les grands signaux proviennent de l’oscillateur local. La linéarité est fortement considérée
pour éviter de polluer les canaux adjacents lors du mélange.
Oscillateur local
L’oscillateur local fournit un signal de fréquence élevée pour la transposition du message ou

du signal modulé. Pour des systèmes de télécommunications modernes l’oscillateur est inclus dans un
synthétiseur de fréquence qui permet de stabiliser son amplitude et sa fréquence afin de diminuer le
bruit qu’il peut générer. Les synthétiseurs de fréquence utilisent une fréquence de référence plus
basses disposant d’un très bon bruit de phase (ex : quartz). Nos travaux de recherche se sont aussi
focalisés sur l’étude de l’oscillateur local, dans le chapitre IV une méthode de conception sera
présentée.
Filtres
Les filtres ont plusieurs rôles dans une chaine de transmission, ils permettent au signal modulé
de respecter le masque d'émission : ils sélectionnent la bande de réception, ils permettent d’éviter les
repliements spectraux dans le canal mais également de rejeter les fréquences images. La sélectivité en
fréquence (ou facteur de qualité) et la surface occupée sont deux paramètres fondamentaux entrant
dans la conception de filtre. Nos travaux de recherches se sont particulièrement portés sur l’étude des
amplificateurs à faible bruit et des oscillateurs. Ces circuits sont soumis à certaines caractéristiques,
tels que le gain ou le bruit, que nous allons présenter.
 Caractéristiques des blocs RF
Tous les systèmes de télécommunications doivent respecter les conditions de test définies par
la ou les norme(s) attachée(s) au standard. Pour répondre à ces conditions de test les systèmes et leurs
blocs doivent présenter des performances spécifiques que l’on étudie suivant: le gain, le bruit, les non-
linéarités et la réjection. La description de ces différentes caractéristiques est réalisée ci-dessous et une
étude plus détaillée est proposée dans l’annexe A « Caractéristiques des blocs RF».
Gain d’un système
En réception, le signal qui arrive à l’antenne peut être très faible, de l’ordre de -100dBm. Pour
qu’il puisse être détecté par le convertisseur analogique-numérique, il est nécessaire d’augmenter son
amplitude par l’intermédiaire du gain du système (Figure I-15). Le gain total d’un système est défini
comme étant le rapport du signal à l’entrée du convertisseur analogique numérique divisé par le signal
à la sortie de l’antenne. L’amplitude du signal à l’entrée de l’antenne peut varier suivant les conditions
de propagation dues à l’environnement. Pour éviter des problèmes de saturation du signal ou
31
d’amplitude trop faible, des amplificateurs à gain variable sont utilisés dans la partie basses fréquences
de traitement analogique du signal.
Amplificateur Conversion
Analogique-numérique
G ADC DSP
|A| |A|
|A|
G >> 1
G >> 1
G=1
t G=1 t t
Résolution
convertisseur
Figure I-15 Amplification d'un signal et résolution du convertisseur
Facteur de Bruit d’un système
Le signal reçu à l’antenne présente généralement une amplitude très faible, au point que la
différence entre l’amplitude du signal et celle du plancher de bruit de l’environnement peut être faible.
Cette différence s’exprime comme le rapport signal à bruit (SNR : Signal to Noise Ratio). Pour que
l’information transmise par les ondes soit traitée correctement par la partie numérique (ou signal
processing), il faut que l’amplitude du signal comme le rapport signal sur bruit restent suffisants.
Dès l’entrée du signal dans l’antenne, le bruit et l’information utile sont considérés comme un
seul signal dans le système. Il n’est pas possible de dissocier ces deux types de signaux au niveau
électronique. Lorsque le signal utile traverse un bloc analogique, l’information et le bruit sont
amplifiés par le même gain (G). Il se rajoute à ce signal le bruit intrinsèque des composants constituant
le circuit. Ainsi le rapport signal sur bruit en sortie (SNRout) d’un bloc est plus faible que le rapport
signal sur bruit d’entrée (SNRin) comme l’illustre la Figure I-16. Cette dégradation du rapport signal
sur bruit est quantifiée par le facteur de bruit défini dans (équation I.2).
SNRin
F (I.2)
SNRout
|Amplitude| |Amplitude|
A A.G
IN OUT SNRout =SNRin / F
SNRin G
F
Plancher Plancher de bruit
de bruit Bruit du
G
x + système
f f
Figure I-16 Influence du bruit d’un bloc
32
Pour des systèmes en cascades (Figure I-17) de gain Gi et de facteur de bruit Fi, l’étude du
bruit menée par FRIIS [12] a permis de mettre en avant (équation I.3) que les premiers blocs sont
prépondérants dans le calcul du bruit d’un système. Pour diminuer le bruit d’un système, il est
nécessaire que le ou les premier(s) bloc(s) dispose(nt) d’un fort gain et d’un faible facteur de bruit. En
pratique si le gain des premiers blocs est important, à partir du 2e bloc la dynamique du signal est
suffisamment grande pour que le bruit intrinsèque des composants n’ait quasiment plus d’influence.
Pour cette raison le premier bloc d’une chaine de réception radiofréquence est toujours un
amplificateur faible bruit (LNA).
F2  1 F3  1 Fn  1
Ftot  F1    ...  (I.3)
G1 G1 .G2 G1 .G2 ....Gn1
G1 G2 G3 Gn
F1 F2 F3 Fn
Etage 1 Etage 2 Etage 3 Etage 4
Figure I-17 Système à n étage en cascade
Le Bruit de phase
Le bruit de phase est une caractéristique typique des synthétiseurs de fréquence et plus
particulièrement des oscillateurs à haute fréquence. Il provient du bruit à basse fréquence qui se
retrouve modulé autour de la fréquence d'oscillation. Ainsi la porteuse délivrée par l'oscillateur local
(OL) fluctue en permanence autour d'une fréquence centrale. Comme illustré dans la Figure I-18, ce
phénomène a pour conséquence, lors de la transposition en fréquence basse ou haute, d'une part de
dégrader le rapport signal à bruit du signal utile, d'autre part d'introduire des perturbations dans les
canaux adjacents en élargissant le spectre du signal modulé.
Canaux de
transmissions
Puissance
Fort
Bruit de
Phase
Plancher de bruit
fréquence
Figure I-18 Influence du bruit de phase dans les canaux de transmission
33
Linéarité d’un système
Les circuits électroniques, en tant que dispositifs physiques, ne sont jamais parfaitement
linéaires. Tous les composants, particulièrement le transistor, distordent les signaux qui les traversent.
Les effets des non-linéairités peuvent être critiques pour les transmissions sans fils. Par exemple, les
amplificateurs de puissance peuvent polluer le spectre d’émission et perturber les canaux de
communications voisins. En réception, les bloqueurs présents à l'antenne peuvent se mélanger pour
dégrader le SNR et/ou désensibiliser la chaîne de réception. La linéarité d’un système électronique
s’étudie suivant : la compression de gain, la distorsion d’harmonique et l’intermodulation.
La compression de gain, ou distorsion d’ordre 1, provient de la saturation des composants

actifs, elle est évaluée par le point de compression à -1dB (CP1) qui correspond au point où le gain
chuté de 1dB par rapport à son comportement linéaire. La saturation du fondamental du signal
(l’harmonique n°1) provoque par la suite la montée en puissance des autres harmoniques du signal,
connu sous le nom de distorsion d’harmonique (H). Ces harmoniques polluent ainsi le spectre du
signal. Les harmoniques les plus proches, d’ordre 2 (H2) et 3 (H3), risquent de perturber l’information
transmise si elles se trouvent dans la bande traitée ; cependant la bande passante des systèmes joue
souvent le rôle de filtre permettant ainsi de les négliger.
Les systèmes de communications sont de type multi-porteuses, elles font apparaitre des
phénomènes d’intermodulation ou distorsions croisées. Pour caractériser ce phénomène il est
communément utilisé la méthode du « deux tons ». Deux signaux sinusoïdaux de fréquences
relativement proches (F1 et F2) sont transmis à travers un système non-linéaire. En sortie du système,
illustré dans la Figure I-19, il apparait : les deux signaux d’entrée (F1 et F2), les harmoniques de
chacun (H2 et H3) dues à la distorsion d’harmonique et les intermodulations d’ordre 2 (IM2) et 3
(IM3). On constate que l’intermodulation d’ordre 3 (IM3) se retrouve proche des deux fondamentales.
Pour des transmissions de télécommunications modernes, les bandes de fréquences sont composées de
différents canaux de communication (en gris sur la Figure I-19) pour augmenter le nombre
d’utilisateurs et le débit. L’intermodulation d’ordre 3(IM3) peut perturber l’information d’un canal
adjacent. L’intermodulation d’ordre 3 est caractérisée par l’intermodulation d’ordre 3 ou IIP3 (3rd
order Input Intermodulation Point) détaillé dans l’annexe A « Caractéristiques des blocs RF ».
34
Canaux de
transmissions
Puissance
de sortie
F2
F1
IM2
IM2
DC
H2
H2
IM3
IM3
IM3
IM3
H3
H3
fréquence
2f f2
f1
f1
f1
f2
f2
f1
f2 + 1
f1
f2
f1
0
1+
2+
1-
2-
2.
2.
3.
3.
f2 -
2f
2f
2f
Figure I-19 : Vue spectrale de la combinaison de deux signaux en sortie d’un système non linéaire
Dans une chaine de réception, la linéarité est d’autant plus importante que chaque étage donne
du gain au signal. De ce fait, si un étage sort un signal présentant des distorsions, tous les étages
suivant amplifieront cette distorsion. La linéarité d’un système comportant n blocs en cascade est
souvent caractérisée avec l’IIP3 total à partir de l’équation (I.4). Elle met en évidence que les derniers
blocs d’un système sont les plus critiques pour les phénomènes d’intermodulation.
1 1 G GG G ...G G
  1  2 1  ...  n1 2 1 (I.4)
IIP 3TOT IIP 31 IIP 32 IIP 33 IIP 3n
Ces différents types de performances vont ainsi être ajusté pour le(s) système (ou circuits) en
fonctions des caractéristiques du standard qu'il va adresser. Ces standards sont nombreux et leurs
spécifications très différentes suivant les applications visées. Nous allons poursuivre, dans la suite, en
décrivant les grandes classes d'applications et les contraintes de développement inhérentes à celles ci.
3. Les Standards Radiofréquences
La multiplication des applications en télécommunication sans fil a imposé une classification

des différents standards. Ceux-ci sont classés par types de réseaux qui sont définis en fonction de la
distance de transmission du signal, du débit de la transmission et de l’application visée, comme illustré
sur la Figure I-20.
35
Débit
WPAN
1Gbit/s WLAN
100Mbit/s WMAN
10 Mbit/s
WWAN
1 Mbit/s
0m 10m 100m 1km 10km 100km

Distance
Figure I-20 Topologies des différents réseaux sans fil
 Le réseau personnel sans fil, WPAN (Wireless Personnal Area Network), est de faible portée
et pour des applications personnelles. Les standards les plus connus sont : Bluetooth, Zigbee
(très faible débit et faible consommation), le " Higher Rate" sous le standard 802.15.3a
utilisant l'Ultra Wide Band (UWB : large bande et fort débit).
 Le réseau local sans fil, WLAN (Wireless Local Area Network), est de moyenne portée avec
un très haut débit. Ce type de réseau est notamment utilisé pour le WiFi.
 Le réseau métropolitain sans fil, WMAN (Wireless Metropolitan Area Network) permet des
transmissions sur des longues distances avec un haut débit. Les principaux standards connus
pour ces applications sont le WiMax et le HiperMAN (europe).
 Le réseau étendu sans fil, WWAN (Wireless Wide Area Network), aussi connu sous le nom
de « réseau cellulaire mobile », permet des communications sur de très longues distances à
l’aide de réseaux d’antennes ou de satellites. Les standards les plus connus sont les réseaux
téléphoniques : le GSM (Globale System for Mobile) et l’UMTS (Universal Mobile
Telecommunication System).
Tous ces standards de télécommunications disposent de spécifications différentes : fréquence

centrale, bande passante, débit, dynamique, modulation,… La Table I-2 rassemble les principales
spécifications relatives aux standards évoqués précédemment.
36
Table I-2 Informations sur différents standards en Radiofréquence
Emission Réception Modulation/ Mode de

Réseau Standard Application Débit
(GHz) (GHz) transmission
Higher Rate (UWB) OFDM
3.1-10.6 Données 55-480 Mbit/s
802.15.3a QPSK (MBOA), BPSK, QPSK
WPAN Bluetooth 2.402-2.480 Données GFSK 723 kbit/s
0.868-0.8686
Zigbee Données GFSK, O-QPSK 28-250 kbit/s
2.412-2.472
OFDM
802.11a 5.15-5.35 Données BPSK, QPSK, 16QAM, 54Mbit/s
64QAM
WiFi 802.11b 2.412-2.472 Données DQSPK, DBPSK, CCK 11Mbit/s
WLAN OFDM
802.11g 2.412-2.472 Données BPSK, QPSK, 16QAM, 54Mbit/s
64QAM
5.15-5.35 OFDM 54Mbit/s (par
HiperLan2 Données
5.47-5.725 xQAM, BPSK utilisateurs)
1Mbit/s (par
MBWA NC Données OFDM
WMAN utilisateur)
WiMAX 2-11 Données BPSK, QPSK, xQAM 70Mbit/s
0.88- 0.925-
Gsm900 Voix 14.5kbit/s
0.915 0.960
GSM 1.71- GMSK
Dcs1800 1.805-1.88 Voix
1.785 115kbit/s
Pcs1900 1.85-1.91 1.93-1.99 Voix
1.71- GMSK,
WWAN EDGE 1.805-1.88 Données 384kit/s
1.785 8-PSK
Données
UMTS 1.92-1.98 2.11-2.17 Visio QPSK, HPSK 2Mbit/s
Voix
QPSK, 100Mbit/s
LTE 2.5-2.7 Données
16-QAM, 64-QAM, 50Mbit/s
Les caractéristiques d’un système d’émission-réception sont spécifiques au standard auquel il

s’adresse. Le changement de standard, ou de technologie, requiert un redimensionnement complet du
système. Cette étape, appelée migration, représente un coût important dans le développement d’un
produit. Ainsi la portabilité des circuits et des systèmes est une caractéristique importante qui s’évalue
à tous les niveaux de conception. Dans l’industrie, le temps de développement d’un produit est critique
car le marché est fortement concurrentiel. Il devient alors nécessaire d’utiliser des méthodes de
conception efficace. Nous verrons que l'un des objectifs de ces travaux de thèse est de proposer des
méthodes efficaces de conception de circuits RF. Ces approches pourront ainsi être exploitées à mieux
appréhender les phases de migration d'un produit, en réduisant les temps de redimensionnement des
circuits.
37
Contrainte d’autonomie
L’évolution des standards est marquée par l’augmentation du débit de l’information. Dans le
cas de téléphone portable, le standard de première génération dans les années 1980 est le GSM, il
permet de transférer uniquement la voix des utilisateurs avec un débit de 14.55kbit/s. La deuxième
génération 2G dans les années 1990, utilisant le standard Dsc1800 ou Pcs1900, transmet d’autres
données que la voix telles que les MMS (Multimedia Messaging Service) avec un débit de 115 kbit/s.
La demande grandissante des utilisateurs de transférer toujours plus de données, notamment avec
l’expansion d’internet, mena à la création de la troisième génération 3G en 2002 utilisant le standard
UMTS avec des débits de l’ordre de 2Mbit/s. En 2012, la quatrième génération 4G utilise le standard
LTE qui peut atteindre les 100Mbits/s. Nous parlons déjà aujourd'hui de la sortie prochaine du "LTE
advanced" dont le débit théorique devrait atteindre 1GBits/s. Cette constante évolution vers plus de
débit impose de sérieux enjeux dans le développement des systèmes de communications associés. Leur
fréquence de fonctionnement, leur bande passante mais surtout leur consommation d'énergie sont en
perpétuelle augmentation. Pour les objets portables ultra-connectés de types Smartphones ou tablettes,
la maîtrise de la puissance consommée est un enjeu majeur.
D’autres dispositifs autonomes présentent également de fortes contraintes en consommation,

parmi ceux-ci nous trouvons les réseaux de capteurs sans fils ou WSN (Wireless Sensors Network).
Les WSN font partie des WPAN, ils sont utilisés pour des applications personnelles ou corporelles qui
nécessitent une faible transmission d’information, une très faible consommation de puissance et une
longue durée de vie (idéalement une dizaine d’année). Ce dernier point est pour certaines applications
au cœur de leur développement. Par exemple le remplacement de batterie pour des capteurs intra
corporel est difficilement envisageable pour des problèmes pratiques mais également de coût. La
surveillance de sites naturels, type forêt, par WSN est d'autant plus efficace que la densité de nœud est
importante et leur distribution géographique véritablement aléatoire. Le remplacement de batterie sur
les nœuds est impossible. De ce fait, les performances de ces nœuds de capteurs sont complètement
différentes des circuits traditionnels. Leurs performances sont relâchées volontairement pour facilité la
réduction de la consommation : diminution du débit, du BER et sensibilité modérée. Un certain
nombre de WSN utilisent les standards Bluetooth et Zigbee aujourd'hui. Si ces normes proposent des
spécifications relâchées pour permettre de réduire l'énergie nécessaire aux communications, elles
restent encore surdimensionnées pour des domaines comme la surveillance environnementale ou
industrielle. Il y a donc de plus en plus de solutions dites propriétaires qui se développent actuellement
dans la bande ISM 2.4GHz.
Les applications visant l’autonomie énergétique se dirigent de plus en plus vers la récupération
d’énergie : solaire, thermique, de flux d'air ou par ondes électromagnétiques. Ces dispositifs présentent
une durée de vie très grande mais l’énergie qu’elles peuvent convertir dépend fortement de
38
l’environnement. Bien que les systèmes à récupération d’énergie soient prometteurs, ils sont encore
souvent combinés avec des batteries pour stocker l’énergie qu’ils récupèrent. Aujourd’hui, la densité
d’énergie stockée dans les batteries n’a que peu évoluée avec les avancées technologiques [13]. En
quinze ans, de 1990 à 2005, l’énergie stockable n’a même pas doublé alors que la demande en énergie
oui. Pour des objets mobiles à connectivités avancées, le besoin de puissance devient trop important en
comparaison à la capacité des batteries. L’autonomie d’une batterie d’un Smartphone est souvent
inférieure à un jour pour une utilisation soutenue. Pour des systèmes autonomes comme les WSN pour
lesquels les contraintes d'autonomie et d'encombrement imposent de faibles facteurs de forme, la
conception devient délicate. Dans ces deux applications, objets hyper connectés et WSN, il y a un
compromis entre la taille du dispositif, la puissance consommée par l’objet et l’énergie disponible
dans la batterie. Pour soulager les difficultés de stockage ou récupération d’énergie, la réalisation des
systèmes se dirige vers la réduction de consommation d’énergie. Elle s’applique à plusieurs niveaux :
protocoles de communications, architectures du système jusqu’aux blocs constituant le système. Pour
nos travaux, nous nous sommes focalisés sur l’optimisation de circuit RF au niveau transistors en
technologie MOS, en vue de réduire la consommation tout en conservant les performances nécessaires
au bon fonctionnement du système.
4. Evolution de la technologie intégrée : MOS
Le choix de la technologie utilisée pour la réalisation d’un circuit est primordial pour respecter
les performances souhaitées pour un standard. Ce choix ne dépend pas seulement de la fréquence du
signal mais aussi de l’application visée et de son coût de fabrication. Pour des applications spatiales ou
militaires les performances sont très sévères et le prix des technologies est moins contraignant. Des
technologies telles que le HBT (Heterojunction Bipolar Transistor) ou HEMT (High-Electron-
Mobility Transistor) y sont essentiellement utilisées pour les applications RF et millimétriques. Nos
travaux ont été réalisés au cours d’une thèse industrielle pour l’entreprise STMicroelectronics. Notre
étude c’est focalisé sur une technologie CMOS (Complementary Metal Oxyde Semiconductor), très
utilisé en numérique, disposant d’un faible coût de fabrication et d’une forte intégration.
Les performances à haute fréquence des transistors MOS sont inférieures à celles des
bipolaires ou HBT et des HEMT. Cependant la densité d’intégration du CMOS le rend imbattable pour
la réalisation de systèmes numériques. On remarque sur la Figure I-21 [14] que les technologies HBT
(SiGe, InP, III-V) et HEMT (GaAs, GaN, InP) disposent d’une fréquence de travaille nettement
supérieur au CMOS digital, par contre il y a un maximum de cent milles transistors sur une même
puce avec le SiGe. Pour le CMOS, la fréquence est plus faible mais le nombre de transistors peut
atteindre plusieurs centaines de millions. En 2013, le processeur Intel i7 en technologie 22nm intègre
1,4 milliard de transistors sur la même puce. Pour des dispositifs destinés à un marché de masse, le cas
39
idéal pour réduire le coût de production est d’intégrer le système complet sur une même puce (SOC :
System On Chip), limitant ainsi le nombre de composants externes à reporter lors de la réalisation. Le
mélange de technologie bipolaire et MOS, le BiCMOS, a permis dans un premier temps de réduire la
surface occupée en combinant différents blocs sur la même puce. Aujourd’hui, l’amélioration des
performances des technologies MOS permet de réaliser des SOC contentant toute la partie
télécommunication et la partie numérique (DSP) sur une puce unique [15].
Figure I-21 Technologie en fonction de la fréquence et de la densité d'intégration [14]
Evolution des performances du MOS
A l’heure actuelle, la technologie MOS fait partie des technologies avancées qui disposent de
la plus faible résolution de gravure. En 2014, elle atteint des résolutions minimales allant jusqu’à
10nm (Intel, STMicroelectronics), en développement. Cette résolution minimale est souvent associée à
la longueur grille du transistor. La réduction de la taille des transistors est linéaire et suit des
prédictions empiriques : la «loi de Moore » [16][17] (Figure I-22). Cette constante évolution des
technologies est coûteuse et induit des changements sur les performances des transistors. Pour la
conception de systèmes intégrés, il est alors nécessaire de redimensionner les circuits à chaque
nouvelle génération technologique, typiquement tous les deux ans, tout en essayant de conserver un
coût de développement raisonnable.
Figure I-22 : Evolutions des tailles du CMOS en fonctions des années [17]
40
La diminution de la longueur de grille des transistors influe fortement sur deux grandes
caractéristiques : la fréquence de fonctionnement et la tension de polarisation.
La diminution des dimensions d’un circuit permet de réduire les capacités parasites qui
limitent la fréquence de fonctionnement. Pour comparer les technologies, il est communément utilisé
la fréquence de transition fT qui correspond à la fréquence à laquelle le gain dynamique en courant est
nul. La Figure I-23 met en évidence que la réduction de la longueur de grille permet d’augmenter la f T
[18]. La fréquence de transition en 2001 est de 90 GHz pour la 130nm, elle atteint 180 GHz pour la
technologie 65nm en 2005 et elle est de 350 GHz pour la technologie 28nm en 2010. Cette
amélioration de la fT permet de réaliser des circuits travaillant à des fréquences plus élevées permettant
ainsi de concurrencer les technologies HBT et HEMT pour des applications millimétriques. D’autre
part, cette augmentation de la fT réduit naturellement la consommation des circuits opérant à plus
basse fréquence.
Figure I-23 : Evolution de la fT en fonction de la longueur de grille [18]
Pour des raisons de robustesse la diminution de longueur de grille s’accompagne d’une

diminution de la tension de polarisation (VDD) (Figure I-24) [19] [20]. Nous pouvons remarquer que la
tension a fortement diminué entre la technologie 0,8µm (5V) et la 0,25µm (1,8V), pour se stabiliser au
alentour de 1V. Cette tendance permet de concevoir des systèmes pouvant fonctionner sous très faible
polarisation et faible consommation de puissance. Cependant, la tension de seuil du transistor V TH
(détaillé dans le chapitre II) diminue moins rapidement que V DD. Cette réduction de marge entre VDD
et VTH implique une diminution de la dynamique maximale du signal, et pousse les circuits à
fonctionner dans différentes zones de conduction. Lorsque le transistor est polarisé proche ou sous le
seuil de conduction les performances du transistor se dégradent pour les signaux en hautes fréquences
et la polarisation du transistor est plus sensible aux variations de l’alimentation.
41
Figure I-24 : Evolution de la tension de polarisation et de seuil du CMOS [19]
Les technologies MOS avancées ont permis de réaliser des circuits à très faible consommation
en radiofréquence. Cependant la rapide évolution des technologies n’a pas permis de définir des
méthodes de conception adaptées à leur réalisation alors que les demandes pour des circuits à très
faible consommation est grandissante.
Méthode de conception
Depuis les années 1970, la conception de circuits analogiques à faible consommation est
optimisée avec la métrique « gm/ID » [21]. Cette métrique est maximum dans la région de la faible
inversion ou WI (Weak Inversion) comme illustré sur la Figure I-25. La faible inversion (détaillée
dans le chapitre II) correspond à l’état du transistor lorsque le canal est peu formé : faible
concentration d’électrons et polarisation en dessous du seuil de conduction. Les régions d’inversions
du transistor peuvent être représentées avec le coefficient d’inversion (IC) détaillé dans le chapitre II.
Dans la région de faible inversion, la fréquence de transition (fT) est minimale. Ceci induit une forte
dégradation du gain pour les hautes fréquences et ne permet pas de réaliser des circuits
radiofréquences (RF). Pour des applications hautes fréquences, les transistors sont habituellement
polarisés en région de forte inversion ou SI (Strong Inversion) où la fT est à son maximum. La forte
inversion (détaillé dans le chapitre II) correspond à l’état du transistor lorsque le canal est entièrement
formé : forte concentration d’électron et polarisation au dessus du seuil de conduction. La
consommation de puissance est par conséquence plus importante en forte inversion. Pour les
applications RF inférieures à 10 GHz, la forte augmentation de la fT (28nm : 350GHz) a permis de
polariser les transistors en inversion modérée ou MI (Moderate Inversion), entre la faible inversion et
la forte inversion, afin de diminuer la consommation. Selon des facteurs de mérite nouveaux tels que
le « gm²/ID » [22] et le « gm.fT/ID » [23](Figure I-25).
42
WI MI SI
gm/ID
fT
gm.fT/ID
0,01 0,1 1 10
IC
Figure I-25 : Evolution de « gm/ID », fT et « gm.fT/ID » en fonction du coefficient d’inversion
Toutes ces métriques permettent de définir la région dans laquelle le transistor disposerait de
la polarisation idéale à l’application visée : analogique, ou haute fréquence ou fréquence intermédiaire
à faible consommation. Ces métriques sont des tendances de conception, elles ne permettent pas de
définir directement les performances d’un circuit. Bien que les points d’optimisations soient proches
ils sont souvent différents suivant la topologie du circuit. Nous constatons que des tendances de
conception de circuit existent mais elles ne sont pas définies clairement en tant que méthodes de
conception permettant par exemple d’automatiser la réalisation d’un circuit RF à faible consommation.
Nous verrons dans les chapitres III et IV les méthodes de conception que nous proposons pour la
réalisation de circuit afin de satisfaire des performances RF à faible consommation d’énergie pour des
amplificateurs à faible bruit et des oscillateurs contrôlés en tension.
5. Conclusion
La télécommunication sans fil a beaucoup évoluée à l'image du nombre de standards et

d'applications exploitant ce mode de communication et de transfert de données. Dans un monde où la
rentabilité est au cœur du développement de nos sociétés, le coût de réalisation d'un produit devient un
critère de la plus haute importance. Au niveau de la fabrication, les systèmes électroniques intégrés
favorisent l'utilisation de technologies CMOS. Leur forte densité d'intégration leurs permet de
présenter des coûts de fabrication très bas. Cette tendance est renforcée par l'amélioration constante de
leurs performances, fT notamment, qui permet au procédé MOS de conquérir de nouveaux marchés tel
que celui des applications millimétriques. Pour réduire le coût de développement, des méthodes de
conception efficaces sont nécessaires pour dimensionner les circuits rapidement vers différents
standards et différents nœuds technologiques. Dans le domaine analogique/RF cet espace reste à
combler alors que la conception numérique est en avance sur ce type d'outils.
43
Le marché actuel fait ressortir, d’une part une augmentation de la consommation des objets
communicants conventionnels, mais aussi une expansion des applications, réseaux et solutions
matérielles sans fil. Ce dernier point est illustré par le développement à très grande échelle de réseaux
de capteurs sans fil. Il ressort de ces tendances que les systèmes actuels, du type spécifique ou du
genre hyper-connectés, appelle à une contrainte commune: la maîtrise de leur consommation à tous les
niveaux de conception.
Nos travaux ont pour objectif de développer une méthode de conception efficace qui permet
de passer rapidement d'un standard à l'autre, mais également de travailler sur la portabilité
technologique. Nous verrons à travers le Chapitre II, relatif à la description approfondie du transistor
MOS, que la normalisation du transistor permet un redimensionnement rapide. Notre méthode est
appliquée à la conception de circuits radiofréquences pour une faible consommation de puissance.
Dans le Chapitre III, une méthode de conception d’amplificateur faible bruit (LNA) est développée.
Dans le Chapitre IV, deux approches de conception d’oscillateur contrôlé en tension (VCO) sont
décrites. Pour illustrer nos méthodes, nous travaillerons dans la bande 2,4GHz dédiées aux
applications Industrielles, Scientifiques et Médicales (ISM) largement exploitées aujourd'hui pour le
développement de réseaux de capteurs sans fil.
44
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45
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Inverted MOSFETs: An Analytical/Experimental Study », RFCI, 2004.
46
Chapitre II
Le transistor MOSFET
Chapitre II. Le transistor MOSFET
Chapitre II. Le transistor MOSFET ....................................................................................... 48
1. Fonctionnement du transistor MOSFET en statique ........................................................ 49
2. Modèle petit signal du transistor MOS ............................................................................. 55
a. Partie active du transistor.............................................................................................. 55
b. Partie passive ................................................................................................................ 60
c. Modèle petit signal du transistor MOS ......................................................................... 63
3. Les sources de bruit .......................................................................................................... 63
4. Extractions de paramètres................................................................................................. 66
a. Extraction des paramètres relatifs à la partie active...................................................... 66
b. Extraction des paramètres passifs ................................................................................. 68
5. Conclusion ........................................................................................................................ 69
Bibliographie ........................................................................................................................ 71
Chapitre II : Le transistor MOSFET
La technologie CMOS est la plus utilisée pour la conception de circuits intégrés de masse du
fait de sa forte intégration et de son faible coût de fabrication. La diminution de la taille des transistors
lui permet par ailleurs de fonctionner à des fréquences très élevées ou à des très faibles
consommations. Dans ce chapitre, nous présentons le fonctionnement du transistor MOS, en statique
et en dynamique à partir du modèle EKV [1]. Les principes de normalisation du transistor sont ensuite
décrits. Cette normalisation a notamment pour objectif de rendre la modélisation du transistor
indépendant de sa taille et de la technologie. Enfin les méthodes d’extraction des paramètres
indispensables à la description et la normalisation du transistor MOS sont exposées.
1. Fonctionnement du transistor MOSFET en statique
Le principe de fonctionnement du transistor MOS ou MOSFET (Metal Oxide Semiconductor

Field Effect Transistor) (Figure II-1) repose sur l’application d’un champ électrique sur une structure
métal-oxyde-semiconducteur. Il comporte quatre accès : la grille (ou gate en anglais), le drain (Drain),
la source et le substrat (ou Bulk). L’ensemble des caractéristiques du transistor MOS sont
principalement liées à l’épaisseur d’oxyde tox, ainsi qu’aux dimensions géométriques de la grille,
largeur W (Width) et longueur L (Length). Le drain et la source permettent un accès au semi-
conducteur afin de former le canal de conduction. La connexion au substrat est conventionnellement
utilisée pour bloquer les diodes parasites qui génèrent des courants de fuites.
Oxide tox
L
y
x
(Bulk) z
Figure II-1 Transistor MOSFET en 3D
La différence de potentiel entre la grille et le semi-conducteur génère des charges à l’interface

de l’oxyde et crée ainsi un potentiel de surface (S) dans le semi-conducteur. Le transistor MOS
fonctionne suivant différents modes en fonction du potentiel de surface répertorié dans la Table II-1 :
49
 L’accumulation correspond à un potentiel de surface négative. Il provoque une forte migration

des trous (holes en anglais) à l’interface générant un excès de charges positives.
 La déplétion correspond à un potentiel de surface nul, rendant les atomes à leur état naturel
(sans excitation).
 L’inversion correspond à un potentiel de surface positif qui provoque une augmentation de la
concentration d’électrons (charge négatives). Deux régions se distinguent. La faible inversion
(weak inversion en anglais) dispose d’une faible concentration d’électrons. La forte inversion
(strong inversion en anglais) dispose d’une forte concentration d’électrons.
Table II-1Mode de fonctionnement du transistor MOS
Accumulation Déplétion Appauvrissement Inversion de charge

Grille Grille Grille Grille
Source Drain Source Drain Source Drain Source Drain
+ + -- - -- -- -
+ - ++++ - ++ + - + - + - -
- ++ + - + + - + - + - + - + - - - - - -- -
-+ -+ - + - + - + - + - -
+ + + + + +
+ + +
VGS < 0 VGS = 0 VGS > 0 VGS >> 0

ou S/UT < 0 ou S/UT = 0 ou S/UT > 0 ou S/UT >> 0
Il existe dans la littérature deux approches pour modéliser physiquement le comportement du

transistor : en utilisant les potentiels de surface, ou bien par transfert de charge. Ces approches
fournissent des résultats équivalents mais avec une complexité de réalisation différente. Pour la suite
de nos travaux, nous nous inspirerons du modèle EKV, du nom de leurs inventeurs C.C Enz, F.
Krummenacher et E.A. Vittoz. Ce modèle repose sur le transfert de charge dans le semi-conducteur.
Les modes de fonctionnement du transistor peuvent être décrits analytiquement avec les
équations de Poisson (II. 1) en trois dimensions (x, y, z) à partir du calcul du champ électrique E, 
étant la concentration de charge et Si la permittivité du Silicium. En supposant que le canal soit
beaucoup plus long et large que l’épaisseur d’oxyde, il est possible d’affirmer que le champ électrique
suivant la profondeur « z » est prépondérant. Ceci permet de simplifier les équations de Poisson
suivant une seule dimension : z.
E E E
E E E  si z  x  y E 
       (II.1)
x y z  Si z  Si
50
En développant l’équation (II.1), il est possible de connaître la densité de charge dans le semi-
conducteur avec l’équation (II.2). Cette fonction dépend du potentiel électrostatique (), de la tension
du canal (V), du potentiel de Fermi dans le substrat en silicium (F) et de la tension thermodynamique
(UT). Le calcul est développé dans [1] et cette fonction est représentée sur la Figure II-2. Comme
illustré dans la Table II-1, on distingue les trois modes de fonctionnement du transistor : accumulation,
déplétion et inversion de charge. Pour la réalisation de circuit électronique, le transistor est
généralement polarisé en inversion de charge.
 U  2.UF V  U  
F ,  F , V    e  1.e T   e T  1 
T
(II.2)
    U
     charges
 T
fixes
électrons trous
Figure II-2. Densité de charge dans le Semi-conducteur en fonction du potentiel de surface sur
la tension thermodynamique.
La densité de charges mobiles en inversion (Qi ) est obtenue dans l’équation (II.3) en intégrant
la concentration de charge, avec q la charge d’un électron, Si la permittivité du Silicium, Nb la
concentration du dopage du substrat.
 2. F V
s
q. si .N b e UT
 Qi 
2.U T
.  F , 
0 F ,V 
.d (II.3)
La densité de charges mobiles en inversion permet d’obtenir le courant du canal ID avec

l’équation (II.4) en l’intégrant sur une plage de tension de V DS. Le courant dépend du paramètre 
(équation II.5) qui est composé de la mobilité intrinsèque des porteurs n, de la capacité d’oxyde
surfacique (Cox), et de la taille du transistor : largeur (W) et longueur (L).
51
 Qi
VD
ID  . .dV (II.4)
VS
Cox
W
  µn .Cox . (II.5)
L
Du fait de la symétrie du transistor MOS entre le drain et la source, le transistor fonctionne de
manière équivalente dans les deux sens. Le courant ID circule du drain vers la source. Si le courant ID
est positif, il est défini le mode « Forward » de courant IF. Si le courant ID est négatif, il est défini le
mode « Reverse » de courant IR. Les tensions VD et VS sont respectivement les différences de
potentiel entre le drain et le bulk, et entre la source et le bulk. Si la différence de potentiel V DS est nulle
(VD = VS), le canal est équilibré et les électrons accumulés au niveau de l’oxyde ne migrent pas vers
une sortie, rendant ainsi le courant ID nul. La tension de pincement VP (Pinch-off Voltage) correspond
à l’instant où le canal du transistor est complètement formé et délimite la transition entre un
fonctionnement linéaire et un fonctionnement saturé du transistor. La Figure II-3 récapitule les modes
de polarisation du transistor lorsqu’il est en inversion de charge.
Figure II-3 Différents modes de polarisation en régime d’inversion
Les caractéristiques du courant ID sont représentées sur les Figure II-4 en fonction de la
tension de grille VG et de la fonction de drain VD lorsque le transistor est en forte inversion. VDSsat
(=VPS) est défini comme la tension de transition entre l’état linéaire et l’état de saturation. Un facteur
de pente n est défini dans l’équation (II.6) [1], il est la dérivée de la fonction de seuil du transistor VTB
en fonction du potentiel de surface s. Il est aussi défini comme étant la dérivée de la tension de grille
VG en fonction de la tension de pincement VP. La tension VT0 est la tension de seuil à l’équilibre.
52
(a) (b)
Figure II-4 Evolution du courant ID en fonction de la tension de grille VG (a) et la tension de

drain VD (b) en forte inversion
dVTB dVG
n  (II.6)
d s dVP
Le régime linéaire est utilisé pour remplacer les résistances intégrées par des transistors qui
ont une capacité d’intégration plus importante pour des valeurs équivalentes. Mise à part le cas où le
transistor est utilisé comme une résistance ou une capacité variable (Chapitre II.2.b), le transistor est
généralement utilisé en polarisation « Forward » (IF) et en saturation. Nous continuerons notre étude
en se plaçant dans ces conditions.
En régime de saturation, le courant est décrit dans l’équation (II.7) [2] de façon continue de la
faible à la forte inversion en fonction des tensions du transistor :
  VGS VT
  VGS VT n.VDS

2   ln 1  e 2.n.UT 
I D  I spec ln 1  e 2.n.UT 2
(II.7)
  





W 2
avec I spec 2.n. .U T2  2.n..Cox . .U T
L
Du fait de la complexité de l’équation (II.7), il est plus communément utilisé des équations
simplifiées du courant en dissociant la forte (II.8) et la faible inversion (II.9) :
 Pour la forte inversion, lorsque VGS  VT :

ID  .(VGS  VT ) 2
2n (II.8)
W
avec   .Cox .
L
53
 Pour la faible inversion, lorsque VDS  U T :
VGS VT
 VDS

I D  I spec.e n.UT 
. 1  e UT  (II.9)
 
 
W 2
I spec 2.n. .U T2  2.n..Cox . .U T (II.10)
avec L
Pour la conception de circuit, le choix de la formule du courant à utiliser n’est pas évident. Il
faut soit utiliser une formule valide sur tous les régimes de fonctionnement en saturation (II.7) mais
difficile à exploiter, soit des formules plus accessibles (II.8) et (II.9) mais dont la transition est
approximative. Pour cette raison, nous n’allons pas travailler directement avec la formule du courant
mais avec sa normalisation qui est nommée le coefficient d’inversion : IC.
Le coefficient d’inversion IC (Inversion Coefficient en anglais) (II.11) est une mesure du

niveau d’inversion du canal. C’est une normalisation du courant de drain par rapport à un courant
spécifique Ispec (II.12) en saturation. Nous distinguons deux parties pour ce courant spécifique : une
partie proportionnelle à la taille du transistor W/L, et une partie dépendante de la technologie utilisée
Ispec. Le courant spécifique carré (Ispec) est composé de la capacité d’oxyde par unité de surface (Cox),
de la tension thermodynamique (UT =k.T/q), de la mobilité de surface à faible champ (0) et d’un
facteur de pente n. Le facteur n varie de 1,4 en faible inversion à 1,6 en forte inversion, mais nous le
considérerons ici comme une constante égale à 1,5.
ID
IC  (II.11)
I spec
avec (II.12)
Le coefficient d’inversion permet de distinguer directement dans quel régime d’inversion se

situe le transistor, quelque soit la technologie ou la taille utilisée, ce qui est intéressant pour la
conception de circuit.
 IC  0,1 : Inversion faible (Weak Inversion), noté WI

 0,1  IC  10 : Inversion modérée (Moderate Inversion), noté MI
 10  IC : Inversion forte (Strong Inversion), noté SI
La Figure II-5 représente le coefficient d’inversion en fonction de la tension de grille, on

retrouve le comportement exponentiel de IC en faible inversion et l’asymptote de la forte inversion. Le
paramètre Ispec correspond à ID quand IC = 1.
54
Figure II-5 : Coefficient d'inversion en fonction de la tension de grille VG
L’étude statique du transistor MOSFET à partir du modèle EKV basé sur le transport des
charges a permis de mettre en avant le coefficient d’inversion. Ce coefficient IC est un moyen pratique
pour réaliser des études indépendamment de la taille ou de la technologie du transistor utilisé. Nous
allons à présent regarder le comportement du transistor MOSFET en dynamique et le caractériser en
fonction de IC.
2. Modèle petit signal du transistor MOS

Le modèle petit signal du transistor MOS est obtenu à partir du modèle grand signal qui est
linéarisé pour un point de polarisation, c’est un modèle quasi-statique. Il existe différents modèles de
transistor MOS petits signaux [3] [4] [5]. Leur complexité dépend de la fréquence de fonctionnement
et de la précision souhaitée. Pour notre étude, nous travaillons avec le modèle EKV [1]. La nécessité
de simulations réalistes impose l’utilisation de modèles précis. Cependant pour la réalisation de circuit
par des approches analytiques, l’utilisation d’approximations avec des modèles simplifiés est
suffisante. Tout d’abord nous verrons le modèle petit signal basses fréquences qui est constitué par la
partie active du transistor. Ensuite, nous analyserons la partie passive du transistor afin de proposer un
modèle plus adapté aux applications hautes fréquences.
a. Partie active du transistor

La partie active du transistor est décrite à partir de la physique du semi-conducteur exposée
dans le chapitre II.1. Elle est composée d’une conductance gds représentant la dépendance du courant
de drain à la tension VDS comme illustré en Figure II-6 . La partie active comporte également
différentes sources de courant contrôlées par les tensions appliquées aux bornes du composant (Figure
55
II-6) : drain (VD), source (VS), et grille (VG). Les transconductances gmd, gms et gm représentent la
dépendance des sources de courant aux tensions de drain, de source et de grille respective.
dI D
gm  (II.13)
dVGS
dI D
g ds  (II.14)
dVDS
gmd.DVD
G gms. DVS
S gm.DVG D ID D
DVG
DVS DVD
gds
B B
Figure II-6 Modèle petits signaux de la partie active du MOS
Généralement la source et le bulk sont reliés entre eux, ce qui permet de remplacer les tensions
VG et VD par les tensions VGS et VDS qui sont plus communément utilisées. Lorsque le transistor est
polarisé en saturation, la source de courant prépondérante est celle liée à la transconductance g m. Elle
est définie dans l’équation (II.13) comme la dérivée du courant de drain ID en fonction de la différence
de potentiel VGS. La transconductance gm est sans aucun doute le paramètre le plus important du
modèle petit signal. Elle est associée à la vitesse du composant, au bruit thermique et indirectement à
la consommation en courant. La conductance gds dépend de la variation du courant de drain par rapport
à la variation de tension VDS (II.14). La transconductance et la conductance peuvent être définies
analytiquement à l’aide du coefficient d’inversion.
 La transconductance : gm
L’étude de [6] a permis de définir analytiquement la transconductance gm de façon continue et

simple sur tous les régimes de polarisation. Son expression (II.15) est composée de trois parties
distinctes :
- Les caractéristiques technologiques du transistor : Ispec

- la taille du transistor : W et L
- une fonction du coefficient d’inversion : Gm(IC,c) (II.16):
56
La fonction Gm(IC,c) prend en compte le coefficient d’inversion et un facteur de saturation

de vitesse des porteurs c qui sera expliqué ci-après. Ce facteur c varie de 0 (sans saturation) à 1.
(II.15)
1 IC .c  12  4.IC  1

Gm( IC , c )  (II.16)
n c ( IC .c  1) 2
En Figure II-7 nous retrouvons la comparaison en la transconductance analytique gm définie en

(II.15) et des résultats de simulation en technologie 28nm utilisant un modèle PSP. On remarque que
la prise en compte du facteur de saturation de la vitesse des porteurs permet une parfaite
correspondance entre la formule analytique et la simulation. Si c n’est pas considéré (soit c=0), la
formule analytique diverge lorsque le transistor est polarisé en forte inversion (SI). Le même
comportement a été vérifié pour des transistors en technologie 40nm de STMicroelectronics avec le
modèle BSIM6 (1).
simulation
analytique : c considéré
Transconductance : gm (S)
100m
analytique : c= 0
10m
1m
100µ
10µ
WI MI SI
1µ
1E-4 1E-3 0,01 0,1 1 10 100
IC
Figure II-7 Comparaison de la transconductance en simulation et analytique avec et sans

facteur de saturation de vitesse des porteurs pour un transistor de taille W = 6µm et L=30nm.
 Le facteur de saturation de vitesse des porteurs : c
Pour les transistors à canaux courts (environ L< 200nm), lorsque le champ électrique
longitudinale Ex devient trop important, il apparait une dérive de la vitesse des porteurs : trous (holes)
et électrons (Figure II-8) [1]. Ce phénomène a pour effet de faire saturer la transconductance lorsque le
transistor est polarisé en forte inversion.
57
Figure II-8 Dérive de la vitesse des porteurs dans le Silicium en fonction du champ électrique
Le facteur de saturation de vitesse des porteurs (c) est défini dans l’équation (II.17), il dépend
de la mobilité prenant en compte l’effet du champ vertical (µz), de la dérive de saturation de vitesse
(vsat) et de la longueur de grille (L). Il peut également être décrit selon la valeur du champ électrique
longitudinal critique (Ec) et la longueur de grille (L). Des valeurs typiques de vsat et Ec sont reportés
dans la Table II-2 pour un substrat en silicium à la température ambiante [7]. La méthode d’extraction
du paramètre c pour chaque longueur de grille (L) sera décrite dans le chapitre II.4.a.
2 zU T U
c   T (II.17)
vsat L EC L
Table II-2 Valeurs typiques de vsat et Ec dans le Silicium à température ambiante
vsat Ec
Electrons 105 m/s 1 V/µm
Trous 8x104 m/s 3 V/µm
 La conductance : gds
La conductance gds du canal a une évolution dynamique par rapport à la tension VGS. Il
correspond à la pente du courant ID en fonction de la tension VDS lorsque le transistor est en saturation
(Figure II-9). L’asymptote de la pente gds rejoint un courant nul à la tension d’Early (VA ou VM). La
conductance gds est définie avec la tension d’Early et le courant ID dans l’équation (II.18) [1].
ID
g ds  (II.18)
VM
58
IDS
VGS 2
IDS 2 VGS 1
g ds
Pente IDS 1
-VM = -VA 0 VDS
Figure II-9 Convergence de la caractéristique (ID-VDS) en saturation vers (-VM).
La tension d’Early VM dispose d’une description analytique complexe définie à partir de

l’équation (II.19) [1]. La dérivée du courant ID en fonction de la tension VDS est décrite de façon
discontinue en faible et forte inversion dans les équations (II.20) et (II.21) respectivement. Ces
équations dépendent de la permittivité du silicium (Si), de la charge d’un électron (q), du potentiel de
barrière à la jonction du drain et de la source à l’équilibre (B), d’une approximation du potentiel de
surface à l’équilibre en forte inversion (0), de la tension de pincement (VP) et d’un facteur de
correction des effets en deux dimensions ().
dVDS
VM  I D . (II.19)
dI D
En faible inversion :
dI D dI  Si
  D
2qN b  B  VDS 
(II.20)
dVDS dL
En forte inversion :
dI D dI  Si
  D
2qN b  B  0  VDS  VP 
(II.21)
dVDS dL
L’approximation proposée dans l’équation (II.22) est souvent admise. La conductance gds est
alors définie à l’aide du courant ID, de la longueur de grille (L) et d’un paramètre empirique, αGds. La
méthode d’extraction du paramètre αGds sera décrite dans le chapitre II.4.a.
(II.22)
En Figure II-10 nous retrouvons la comparaison entre la conductance analytique gds définie en
(II.22) et les résultats de simulation en technologie 28nm utilisant un modèle PSP. Nous pouvons
constater que l’expression analytique est très proche des résutats de simulation pour le régime de faible
inversion (WI). A partir de l’inversion modérée, l’effet de saturation de vitesse des porteurs induit un
59
début de saturation que l’expression analytique n’intègre pas. Il faut donc rester prudent sur
l’utilisation de cette représentation lorsque le coefficient d’inversion approche 10.
1 gds simulation
gds analytique
Conductance : gds (S)

100m
10m
1m
100µ
10µ
1µ
WI MI SI
100n
1E-4 1E-3 0,01 0,1 1 10 100
IC
Figure II-10 Comparaison de la conductance entre analytique et simulation pour un transistor

de taille W= 6µm et L=30nm.
Nous avons pu remarquer que la description de la transconductance gm et de la conductance gds

est réalisée à partir de trois types de paramètres :
- Les paramètres de polarisation, représentés par le coefficient d’inversion (IC
- la taille du transistor (W et L)
- les paramètres technologiques : Ispec, c and αGds.
Nous verrons dans la partie 4. « Extractions de paramètres » que seulement deux simulations
DC permettent d’extraire les paramètres technologiques.
b. Partie passive
La partie passive d’un transistor est composée de résistances et de capacités qui sont souvent
dénommées « parasites » du fait qu’elles affectent le comportement « naturel » d’amplification du
transistor. C’est principalement la réponse en fréquence du transistor qui se retrouve affectée par ces
parasites. Les composants parasites sont divisés en deux catégories : les parasites extrinsèques liés à la
réalisation technologique (connexions du composant), d’autre part les parasites intrinsèques inhérents
à la physique du transistor MOS.
Une vue en coupe du transistor MOS est représentée sur la Figure II-11 avec son équivalent
électrique. Les accès du transistor sont des métaux disposant d’une certaine résistivité. Les résistances
RG, RS et RD sont définies respectivement comme étant les accès à la grille, à la source et au drain du
60
transistor. Les résistances RS et RD sont en série avec la résistance de canal RDS=1/gds. La résistance
RDS est généralement beaucoup plus grande que la somme des résistances d’accès (R S + RD). Il est
ainsi possible de négliger les résistances d’accès devant RDS. La résistance de grille RG sera décrite
plus en détails dans la suite de ce chapitre. Les jonctions PN entre le substrat et le dopage du drain et
de la source forment les diodes DBS et DBD. Le substrat peut aussi être modélisé avec une
représentation en petits signaux. Cependant ces jonctions DBS et DBD, de même que le modèle du
substrat, ont une influence relativement modérée sur le comportement du transistor dans notre cas
d’étude. Ainsi, et par soucis de simplification de l’analyse au niveau circuit, nous n’avons pas inclus
de modélisation spécifique du substrat dans nos modèles analytiques.
Figure II-11 Vue en coupe du transistor MOS et son équivalent électrique extrinsèque
 Résistance de grille : RG
La résistance de grille RG est spécifiée sur Figure II-12 [1], elle se compose de résistances en
série (équation II.23) : résistance de contacte (RGcon), résistance du haut de la grille (RGtop), résistance
externe (RGext) et résistance du via (RGvia).
(a) (b)
Figure II-12 Vue en coupe de la grille et son équivalent électrique (a) et vue de dessus d’un
transistor à plusieurs doigts (b).
61
RG  RGcon  RGtop  RGext  RGvia (II.23)
En considérant des techniques de layout et des simplifications définis dans l’annexe B « Partie
passive du transistor MOS », il est possible de simplifier la résistance de grille avec l’équation II.24.
On obtient une résistance de grille RG qui est proportionnelle à la taille du doigt du transistor (Wf, Lf),
du nombre de doigts (Nf) et dépend d’un paramètre technologique : RG. La méthode d’extraction de
ce paramètre technologique est illustrée dans le chapitre II.4.b.
(II.24)
 Capacités parasites
Les accès grille-source et grille-drain sont soumis à quatre typologies de capacités parasites
extrinsèques (Figure II-13) [1]. La capacité de champs de frange externe (Cof) et la capacité de champs
de frange entre l’électrode de grille et le via (CGf) sont indépendantes de la polarisation, contrairement
à la capacité de champs de frange interne (Cif) et capacité de chevauchement (Cov) qui y sont fortement
dépendantes. Les capacités intrinsèques (cGSi, cGDi, cGBi, cBSi) subissent des variations en fonction des
charges induites dans le canal. Pour les circuits en petits signaux, la polarisation du transistor n’évolue
que très peu autour du point de fonctionnement. Il est alors possible de considérer que les capacités
intrinsèques du transistor sont constantes.
Figure II-13 Capacités parasites extrinsèque du transistor MOS
Les contraintes de précisions des modèles peuvent être relâchées pour la réalisation d’un
circuit de manière analytique. L’annexe B « Partie passive du transistor MOS » décrit les étapes qui
permettent de simplifier le modèle des capacités. Les capacités sont définies à partir de la largueur de
grille du transistor (W) et d’un paramètre technologique (Cw). Nous définissons ainsi dans l’équation
(II.25) les capacités CGS, CGD et CBD qui dépendent respectivement des capacités par unité de longueur
CGSw, CGDw et CBDw. La méthode d’extraction de ces paramètres technologiques est illustrée dans le
chapitre II.4.b.
62
(II.25)
c. Modèle petit signal du transistor MOS

Si le transistor est en saturation et polarisé dans un régime d’inversion de charge, nous
pouvons établir le modèle simplifié du transistor MOS proposé dans la Figure II-14. Nous retrouvons
ici un modèle petit signal conventionnel mais sous une forme normalisée. Il est composé de la
transconductance (gm) et la conductance (gds) qui définissent la partie active du transistor. Les
capacités intrinsèques et extrinsèques sont regroupées sous : CGS, CGD, CBD. Nous retenons pour les
différents composants constituant ce modèle les expressions décrites dans les équations (II.15),
(II.22), (II.24) et (II.25). Ce modèle est d’une part défini par des paramètres technologiques : trois pour
la partie active (Ispec,c, αgds) et quatre pour la partie passive (RG, CGSw, CGDw et CBDw). D’autre part,
il est défini par trois paramètres de conception : la taille (W,L) et la polarisation (IC). Ce modèle, basé
sur des réseaux RC, est suffisant pour couvrir des applications n’excédant pas la dizaine de GHz.
RG(W,L) CGD(W) D
G
gm(IC,W,L).Vgs gds(IC,W,L)
CGS(W) CBD(W)
S=B
Figure II-14 : Modèle petit signaux normalisé du transistor MOS
La réalisation d’amplificateur faible bruit nécessite d’utiliser un modèle petit signal disposant
des contributions en bruit du transistor. Nous allons à présent aborder les sources de bruit principales
du composant MOS.
3. Les sources de bruit

Le bruit des composants génère des perturbations qui se superposent au signal utile et ont
tendance à masquer son contenu. Si le niveau de bruit est trop important l’information contenue dans
le signal utile est inexploitable. Il est donc indispensable de considérer les problématiques de bruit lors
de la conception de circuits. Le bruit est quantifié au travers de la densité spectrale de puissance S(f)
intégrée sur une plage de 1Hz en fonction de la fréquence. Il existe 3 types de bruit [8] qui, par ordre
d’importance en électronique, sont: le bruit blanc, le bruit en 1/f et le bruit hautes fréquences. Ce
dernier devient significatif pour des systèmes opérant dans le domaine millimétriques, et au delà, il est
63
par conséquent négligé aux fréquences Radio. Le bruit en 1/f, comme illustré dans la Figure II-15, est
inversement proportionnel à la fréquence, il affecte donc particulièrement les circuits fonctionnant à
basses fréquences. Cependant 2 types de circuits sont concernés par les effets du bruit en 1/f dans le
domaine RF: les mélangeurs et les oscillateurs. L’étude du bruit dans ces circuits, particulièrement
l’oscillateur, fait l’objet d’approches spécifiques à cause du bruit en 1/f. Le bruit de type blanc est
caractéristique des sources présentant une densité spectrale de puissance indépendante de la fréquence
comme l’illustre la Figure II-15. Il tire ainsi son nom de l’analogie qui peut être faite avec le spectre de
la lumière blanche. Cette forme de bruit prédomine aux fréquences Radio et va faire l’objet principal
de notre étude lors du développement du modèle.
S(f)
[V²/Hz]
Br dB/d
-1
u i e ca
0
t 1 de
/f
Bruit blanc
f [Hz]
(log)
Figure II-15 Représentation du bruit d’un transistor dans le domaine spectrale
 Le bruit thermique
Ce bruit est de type blanc, et se localise dans les composants ayant une partie résistive. Son origine
vient de l’agitation thermique liée aux chocs subits entre les porteurs dans le conducteur qui constitue
une variation aléatoire du courant et de la tension [9]. Il est aussi parfois appelé Bruit Johnson [10] ou
bruit de Nyquist [11].
Dans le transistor MOSFET deux sources de bruit thermique principales sont considérées :
une liée au canal de conduction, l’autre à la résistance de grille. Les résistances d’accès de drain et de
source génèrent également du bruit thermique mais leur influence est négligeable. Dans le modèle
EKV [1], la source de bruit du canal ind 2 est représentée par la conductance du transistor gds (II.26) et
la source de bruit de la grille vng 2 est représentée par la résistance de grille RG (II.27). Il est ainsi
possible d’obtenir un modèle équivalent du transistor avec les sources de bruit thermique sur la Figure
II-16.
64
2
ind  4.k.T .g ds ( IC ,W , L) (II.26)
2
vng  4.k.T .RG (W , L) (II.27)
RG(W,L) CGD(W)
G D
gm(IC,W,L)
2
vng (W,L) xVgs gds(IC,W,L)
2
ind(IC,W,L)
CBD(W)
CGS(W)
S=B
Figure II-16 Modèle petits signaux du transistor MOS avec ses sources de bruit thermique
 Le bruit 1/f ou flicker noise
Le bruit en 1/f est provoqué par trois sources principales. La première est décrite avec le
modèle de Mc-Worther [1] [12] (équation II.28). Elle provient de la fluctuation du nombre de porteurs
durant l’inversion de charge provoquée par les piégeages des porteurs à l’interface entre le silicium(Si)
et l’oxyde (SiO2). Cette équation dépend du courant de drain (ID), de la densité des porteurs à
l’équilibre (n0), de la variance de la fluctuation de densité des porteurs ( Dn 2 ) et d’une constante de
temps qui dépend de l’effet tunnel du transistor ().
2
I  2.
S DI nD2   D  .Dn 2 . (II.28)
1  2. . f . 
2
DN
 n0 
La seconde source de bruit provient de la fluctuation de mobilité des porteurs à cause de la

nature granulométrique de certains matériaux [13] [14]. Ces fluctuations de mobilité se situent dans les
résistances et le canal du MOSFET [15]. L’équation de cette source est représentée dans l’équation
(II.29) [1] [13], elle dépend du courant de polarisation, de la fréquence (f), du nombre total de charges
mobiles (N) et du paramètre de Hooge (αH varie de 10-4 à 10-6).
H
 ID .
2
S DI nD2 (II.29)
Dµ f.N
La troisième source vient de la contribution des résistances de drain et de la source du

transistor. Elle est définie dans l’équation (II.30) [1] [16]avec le courant (ID), la fluctuation de la
résistance (SDR²), des transconductances de source (gms) et de drain (gmd) et la résistance du drain ou de
la source (égale par symétrie) (RD,S).
65
g ms  g md
2 2

2
S DI nD2 .I D .S DR 2
1  RD ,S g ms  g md 
(II.30)
DR
Le bruit en 1/f total est la contribution de toutes ces sources de bruit (équation II.31) [1].
2  S
S DI nD  S DI nD  S DI nD (II.31)
DI nD
2
DN
2
Dµ
2
DR
Nos travaux de recherche relatifs à la réalisation d’amplificateur faible bruit, où seulement le

bruit thermique est considéré, se réfèreront au modèle proposé dans la Figure II-16. Pour les
investigations relatives aux oscillateurs exposées dans le chapitre IV, nous reviendrons sur la prise en
compte du bruit en 1/f au travers du bruit de phase spécifique aux oscillateurs.
4. Extractions de paramètres
Les modèles AC et en bruit, proposés dans les figures Figure II-14 et Figure II-16
respectivement, décrivent de manière analytique le comportement du transistor MOS, à partir du
coefficient d’inversion et des paramètres technologiques, sous une forme normalisée. Cette description
fait apparaître certains paramètres spécifiques à extraire :
Pour la partie active : Ispec pour le coefficient d’inversion, αGds pour la conductance et c
pour l’influence de la saturation de vitesse des porteurs dans la transconductance.
Pour la partie passive : à partir d’un modèle petit signal simplifié, il faut extraire CW pour les
capacités et R pour les résistances du transistor.
a. Extraction des paramètres relatifs à la partie active

Pour extraire les caractéristiques Ispec et c liées respectivement au coefficient d’inversion et à
la saturation de vitesse des porteurs, le rapport « gm/ID », aussi connu sous le nom « d’efficacité en
courant », est exploité. D’un point de vue comportemental, tracer les courbes non normalisées « gm/ID
» ou normalisées « Gm(IC, c)/IC » est équivalent, à un facteur près de normalisation. Pour des raisons
de simplicité, nous allons expliquer les allures des courbes d’un point de vue normalisé « Gm(IC,
c)/IC ». Cependant, pour extraire les paramètres Ispec et c ce seront les courbes non normalisées
« gm/ID » qui seront utilisées.
66
 Gm(IC, λc ) W.I M.I S.I

normalisé :
 IC
 1 Pente pour canal long

non normalisé : gm
 Id IC
1
Pente pour canal court
IC.λ
c
normalisé : IC

non normalisé : Id
Canal long Canal court
Normalisé IC  1 IC  1 c
𝐼𝑠𝑝𝑒𝑐 . 𝑊
Non normalisé I spec  I D 𝑐 =
𝐼𝐷 . 𝐿
Figure II-17 Méthode d'extraction pour les paramètres : Ispec et c.
Le rapport « Gm(IC, c)/IC » permet de distinguer deux tendances sur la Figure II-17. En
faible inversion (WI), ce rapport est constant et égale à 1. En forte inversion (SI), ce rapport décroit
suivant une pente de 1 IC pour des transistors à canaux longs et une pente de 1 (c .IC ) pour des
transistors à canaux courts. Pour les transistors à canaux longs, les deux asymptotes de faible et forte
inversion se croisent par définition au point IC=1. C’est ainsi qu’est défini le courant spécifique Ispec
lorsque la courbe « gm/ID » est tracée. Le paramètre Ispec est par la suite obtenu en divisant Ispec par le
rapport W/L (équation II.12). Pour les transistors à canaux courts, l’intersection de ces asymptotes
permet d’obtenir le courant ID qui est utilisé dans l’équation (II.32) pour trouver c. Le paramètre c
dépend de la longueur du canal (L), il doit être extrait pour chaque longueur de canal.
(II.32)
Une caractéristique électrique (ID-VGS) permet de trouver gm. L’annexe C « Simulation de la

transconductance » explique comment obtenir la transconductance de façon efficace en simulation DC.
La caractéristique électrique (ID-VDS) (Figure II-18) permet de déterminer gds qui est la dérivée
du courant ID en fonction de la tension VDS (équation II.14). Il est ensuite possible de déduire le
paramètre empirique αGds à partir de l’équation (II.33) en saturation. Ce paramètre est constant quelles
que soient la taille et la polarisation du transistor en saturation.
ID I DV
G   D . DS (II.33)
ds
g ds .L L DI D
67
ID
VGS2
VGS1
DID
VDS
DVDS
Figure II-18 Caractéristique électrique (ID-VDS)
b. Extraction des paramètres passifs

Pour extraire les composants passifs, des simulations de type paramètre S sont réalisées pour
déduire les admittances du transistor. A partir du schéma équivalent du transistor (Figure II-19), on
fixe le port 1 entre le bulk et la grille et le port 2 entre la bulk et le drain. La source et le bulk sont
connectés entre eux. Pour un transistor en saturation, à fréquences relativement faibles et des
transistors de petites tailles, il est possible de se situer dans les conditions où .RG.(CGS+CGD+CBD)<<1
ce qui permet d’obtenir les capacités et résistances en fonction des admittances simplifiées Y ij (II.34)
[1] [17]. Le détail du calcul est illustré dans l’annexe D « Extraction des paramètres passifs».
RG gi
G
CGS CGD
gm.Vgs
CGB si di
D
V1 Gds
CBD
CBS bi
V2
RB
B
Figure II-19 Modèle petits signaux équivalent en saturation du transistor
Si .RG .CGS  CGD  C BD   1 :

 imag (Y12 )
CGD   
(a)

C  imag (Y22 )  C (b)
 
BD GD
(II.34)
 imag (Y11 )
CGS   CGD (c)
 
 real(Y11 )
 RG  (d)
 imag (Y11 )2
68
On constate sur la Figure II-20 que les équations définis dans (II.34) correspondent
parfaitement avec les mesures.
Figure II-20 Comparaison entre mesures et analytique pour un transistor NMOS avec :
W=10µm, L=0.5µm, 20doigts, VG =1.18V et VD=1V. [1]
Dans la partie II.2.b, nous avons constaté que les capacités sont proportionnelles à la largeur
du canal W et la résistance de grille à W/L. Les paramètres technologiques pour la normalisation du
transistor sont alors définis comme suit au moyen des équations (II.35): CGSw, CGDw, CBDw et RG.
(II.35)
5. Conclusion
Dans ce chapitre le transistor MOSFET a été présenté à partir du modèle EKV. L’étude du
transfert de charges a permis de distinguer les différents régimes de fonctionnement du transistor
suivant le type de porteurs qui y sont majoritaires : accumulation, déplétion, inversion. Notre étude
s’est par la suite focalisée sur le fonctionnement en inversion de charge qui est plus communément
utilisé pour la réalisation de circuits en électronique analogique. Le courant du transistor est normalisé
de façon à distinguer les différents modes d’inversions de charge (faible inversion, inversion modéré et
forte inversion) de façon indépendante de la taille du composant et de la technologie utilisée. Ce
courant normalisé est représenté par le coefficient d’inversion (IC). Un modèle petit signal du
transistor MOS est ensuite proposé pour décrire son comportement. La partie active, constituée de la
transconductance gm(IC) et de la conductance gds(IC) est représentée en fonction du coefficient
69
d’inversion. La partie passive, constituée des résistances et capacités parasites est analysée et
normalisée en fonction de la taille du transistor : largeur W et longueur L. Suivant les mêmes principes
de normalisation et de description en fonction du IC, un modèle équivalent en bruit du transistor MOS
est également proposé. La dernière partie de ce chapitre décrit les méthodes d’extraction des
paramètres technologiques mis en jeu dans les modèles.
Nous allons dans les prochains chapitres utiliser les modèles AC et en bruit proposés, pour la
synthèse et l’optimisation de circuits radiofréquences.
70
Bibliographie
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72
Chapitre III
Méthodologie de conception
d'amplificateur faible bruit à base de FOM

Chapitre III. Méthodologie de conception de LNA à base de FOM
Chapitre III. Méthodologie de conception de LNA à base de FOM ..................................... 74
1. Conception du cœur actif du circuit ................................................................................. 75
a. Optimisation à partir du FOM ..................................................................................... 75
b. Déroulement de la conception ...................................................................................... 78
c. Pertinence de la méthode .............................................................................................. 79
d. Evolution du FOM en fonction de la longueur de grille............................................... 81
e. Comparaison des technologies ..................................................................................... 82
f. Comparaison de topologies ........................................................................................... 85
g. Conclusion .................................................................................................................... 87
2. Réalisation d’une source commune complémentaire en CMOS 28nm ............................ 88
a. Analyse du circuit ......................................................................................................... 88
b. Méthode de conception complète ................................................................................. 93
c. Simulations des circuits complets ................................................................................. 96
d. Layout de la puce........................................................................................................ 102
e. Conclusion .................................................................................................................. 104
3. Mesures .......................................................................................................................... 105
a. Les circuits en CMOS 28nm....................................................................................... 105
b. Les circuits en CMOS 130nm .................................................................................... 113
4. Conclusion ...................................................................................................................... 117
Bibliographie ...................................................................................................................... 119

Chapitre III : Méthodologie de conception de LNA à base de FOM
Ce chapitre reporte nos travaux sur la réalisation d’une méthodologie de conception

d’amplificateur faible bruit ou LNA (Low Noise Amplifier) à faible consommation pour des
applications radiofréquences. Notre étude est basée sur la normalisation du transistor et l’utilisation du
coefficient d’inversion, décrites dans le chapitre II. Tout d’abord nous proposerons notre méthode de
conception du circuit. Cette approche se déroule en deux étapes. La première permet de dimensionner
et polariser de façon optimale les composants du cœur du circuit pour atteindre des performances
souhaitées. Nous vérifierons la pertinence de notre méthode, puis nous l’utiliserons pour comparer
différentes technologies et topologies de circuits. Nous verrons en utilisant des modèles analytiques
que cette méthode permet de dimensionner et polariser les transistors de façon automatique. La
deuxième étape de la méthode permet de dimensionner les composants passifs pour l’adaptation
d’entrée. Un amplificateur complémentaire à contre réaction résistive a été réalisé en technologie
CMOS 28nm pour valider cette méthode. Pour finir, nous validerons notre étude avec différentes
topologies sur un nœud CMOS 130nm.
1. Conception du cœur actif du circuit

La première approche de conception que nous avons utilisée est inspirée des travaux de T.
Melly [1]. Elle utilise la description analytique d’un circuit et la normalisation des transistors pour
définir une équation du courant en fonction des performances du circuit. Cette équation du courant
permet d’obtenir le courant minimal pour une performance fixée. Bien que très efficace pour le gain en
tension de circuits simples sous certaines hypothèses, cette approche devient rapidement difficile à
utiliser pour des circuits complexes ou pour des équations du bruit. Pour cette raison nous avons choisi
de quitter cette voie. Nous décrivons cette approche dans l’annexe E « Méthode d’optimisation du
courant ». Nous avons choisi de nous focaliser sur une méthode de conception qui peut être réalisée de
façon analytique, sans calcul complexe ou directement par simulateur. Pour cela, nous utilisons des
formules de gain et de bruit déjà connues dans la littérature pour calculer directement le facteur de
mérite ou figure of merit (FOM).
a. Optimisation à partir du FOM

Dans le chapitre I.4 nous avons illustré les trois principales approches pour polariser un
transistor suivant l’application : la « fT » pour les hautes fréquences, le « gm/ID » pour l'analogique
basses fréquences avec faible consommation, et le « gm.fT/ID » pour les fréquences intermédiaires et
une faible consommation. Pour les applications faisant l’objet de notre étude, les fréquences RF à
faible consommation, la métrique « gm.fT/ID » [2] est utilisée par certains concepteurs depuis les
années 2000. Celle-ci définit une polarisation optimale du transistor dans la région d’inversion
modérée. Cependant, cette métrique fournit seulement une tendance de polarisation sans définir une
méthode de conception réelle.
75
Notre méthode de conception se base sur l’utilisation du facteur de mérite ou FOM. Ce

paramètre a été créé pour comparer entre eux différentes topologies pour une même fonction. Le FOM
est le compromis entre les différentes performances d’un circuit. Le FOM des LNA, défini par l’ITRS
(Iternational Technology Roadmap for Semidonductors) dans l’équation III.1 [3] est le compromis
entre le gain en tension de l’amplificateur (Av), la fréquence du signal (freq), la linéarité (IIP3), le
facteur de bruit (F), et la puissance consommée. Celle-ci est liée au courant ID et la tension
d’alimentation Vdd.
Avabs .IIP 3mW . freqGHz

FOM  (III.1)
( F  1) abs .( I D .Vdd ) mW
Pour notre étude nous allons utiliser un FOM différent, destiné en particulier à des
applications à faible consommation. Dans ce FOM la linéarité est exclue comme dans l’équation III.2
[4]. Un circuit disposant d’une bonne linéarité implique une augmentation de la consommation de
courant. La linéarité peut être améliorée avec l’utilisation de filtres ou des techniques de calibration
digitale permettant ainsi de relâcher les contraintes de consommation dues à la linéarité sur le LNA.
Par ailleurs, il existe aussi des standards où la linéarité est moins critique. Il est alors possible d’utiliser
un FOM qui ne tient pas en compte de la linéarité pour des applications à très faible consommation
d’énergie. Dans ce FOM, le facteur de bruit (F) est remplacé par le facteur de bruit minimum (F min).
Bien que les deux paramètres amènent à une optimisation du circuit équivalente, l’utilisation du
facteur de bruit minimum permet de s’affranchir de l’adaptation d’entrée en bruit pour le
dimensionnement et la polarisation du cœur du circuit. Cette adaptation sera réalisée dans une
deuxième étape.
Av abs . freqGHz
FOM  (III.2)
( Fmin  1) abs .( I D .Vdd ) mW
A l’aide de simulations sur un circuit de type source commune à charge capacitive (Figure
III-1), nous allons étudier la variation de gain, de facteur de bruit minimum, de puissance et de FOM
en fonction du régime de fonctionnement du transistor. Ce dernier sera décrit par le coefficient
d’inversion IC comme illustré dans le Chapitre II. Le circuit source commun à charge capacitive
dispose d’un seul transistor et d’une capacité de charge C L qui peut aussi représenter la capacité
d’entrée de l’étage suivant. Le signal (en tension) entre par la grille et module le courant du drain en
sortie, converti en tension à travers la charge.
76
I bias
Out
In D
G
S CL
Figure III-1 Circuit : source commune à charge capacitive
Pour nos simulations nous fixons Vdd constant ; seule la variation du courant aura une
influence sur le FOM au travers de la puissance. Les simulations sont réalisées pour une fréquence
fixe de 2,4 GHz en technologie 28nm bulk de STMicroelectronics, la valeur de la capacité de charge et
la taille du transistor étant fixes : CL=100fF, W=11µm et L=30nm. Les résultats des simulations sont
représentés dans la Figure III-2. Le gain, augmente jusqu’à un maximum de 16dB pour valeur de IC
égale à 2 puis il diminue vers le régime de forte inversion. La diminution du gain est provoquée par la
saturation de la vitesse des porteurs en forte inversion. Le bruit se comporte de façon opposé au gain :
lorsque le gain augmente le bruit du circuit diminue, et vice-versa. Le minimum de bruit est atteint
pour un IC égale à 3,5. Ces observations ont déjà été remarquées dans l’article [4]. Le courant est
quant à lui proportionnel au coefficient d’inversion par définition mathématique (équation II.11).
Av (dB)
NFmin (dB) Av (dB) NFmin (dB)
Id (A)
Id (A) 20 0,6
10m
15
10
1m
5 0,4
0
100µ
-5
0,2
-10
10µ
-15
WI MI SI -20
1µ 0,0
0,01 0,1 1 10 100
IC
Figure III-2 Résultats de simulation sur l’évolution du gain, du bruit et du courant en fonction
du coefficient d'inversion d’une source commune à charge capacitive à 2,4GHz
Le compromis entre le gain, le bruit et la puissance consommée en fonction du coefficient

d’inversion fait apparaitre un maximum de FOM en régime d’inversion modérée (MI) sur la Figure
III-3. L’allure de la courbe « gm.fT/ID » [2] est comparée au FOM en fonction du coefficient
d’inversion pour un circuit de même taille. On constate que le maximum du FOM se situe en
correspondance d’un IC égal à 1,5 et le maximum de « gm.fT/ID » pour un IC égale à 3,5. Bien que les
coefficients d’inversion des maxima de FOM soient proches, la méthode du « gm.fT/ID » conduit à une
consommation deux fois plus importante dans cet exemple : avec ICFOM=1,5=IdFOM/Ispec et
77
IC« gm.fT/ID »=3,5=Id« gm.fT/ID »/Ispec alors Id« gm.fT/ID »= (3,5/1,5)*IdFOM. L’intérêt principal de l’approche
par FOM est de connaitre directement les performances du circuit : gain, bruit et consommation. Nous
allons à présent utiliser l’approche du FOM pour concevoir un amplificateur faible bruit à faible
consommation de puissance.
gm.ft/Id
FOM 600
gm.ft/Id (S.Hz/A) 2T
400
1T
FOM
WI MI SI
500G 200
0 0
0,1 1 10 100
IC
Figure III-3 Résultats de simulation sur l’évolution du FOM et de « gm.fT/ID» en fonction du

coefficient d'inversion d’une source commune à charge capacitive à 2,4GHz
b. Déroulement de la conception
Dans le paragraphe précédent nous avons constaté qu’il existe un point optimal de polarisation
en régime d’inversion modérée pour maximiser le FOM. De plus toutes les performances d’un circuit
dépendent non seulement de la polarisation mais aussi de la taille du transistor (la largeur (W) et la
longueur (L) de grille) et des composants du circuit. Si on considère un cas simple comme la source
commune à charge capacitive et que l’on fixe la capacité de charge (CL) constante, il est possible de
définir à travers l’équation III.3 que le gain en tension (Av), le facteur de bruit minimum (Fmin) et le
courant (ID) dépendent uniquement du coefficient d’inversion (IC) et de la taille du transistor (W et L).
 Av  f Av (W , L, IC )

 Fmin  f Fmin (W , L, IC ) (III.3)
 I  f (W , L, IC )
 D Id
La dépendance des performances (gain, bruit, courant) dans le FOM permet d’évaluer si le
LNA respecte les spécifications fixées par le système à la polarisation optimale. Si le circuit ne
respecte pas les performances, la solution pour conserver la polarisation optimale est de modifier la
taille du transistor. Il est ainsi possible de décrire une méthode de conception (Figure III-4) pour
optimiser la partie active du circuit. Cette méthode se compose de deux étapes. La première étape
discerne la polarisation optimale (ICopt) avec le maximum de FOM. La deuxième étape incrémente la
taille du transistor si le circuit ne respecte pas les performances souhaitées pour la polarisation
optimale. En réalisant une boucle sur ces deux étapes, il est possible d’obtenir le point d’opération
optimal qui respecte les performances souhaitées : les tailles du transistor Wopt et Lopt et le coefficient
78
d’inversion ICopt. Si cette approche ne permet pas de respecter les performances souhaitées trois
solutions sont possibles : modifier les valeurs des composants passifs du circuit (par exemple la
charge), ne pas travailler à polarisation optimale, changer la topologie du circuit.
Spécifications visées : Av, NF

FOM
FOMopt
- Calcul de FOM(IC)
- Trouver ICopt
ICopt IC
oui ICopt
Performances
= Spécifications ? Wopt
Lopt
non
Incrémentation de la
taille du transistor
Partie Active
Figure III-4 Etapes de conception de la partie active d'un circuit par la méthode du FOMopt à
ICopt.
Nous allons vérifier si cette méthode permet d’atteindre de bonnes performances et son efficacité.
c. Pertinence de la méthode
Nous allons vérifier la pertinence de la méthode de conception proposée dans le cas d’une
source commune capacitive en technologie CMOS 28nm. Nous fixons la capacité de charge à 100fF,
la fréquence de travail à 2,4GHz, le facteur de bruit minimum inférieur à 1dB et le gain en tension
constant à 10dB. Nous comparons les simulations de courant (ID) et le FOM en fonction des
différentes largeurs de grille (W) dans la Figure III-5, pour des longueurs de grille (L) de 30nm (a) et
40nm (b). Sur la même figure, nous reportons le courant et le FOM optimal trouvé avec la méthode.
Dans la Table III-1, les principales valeurs numériques pour L = 30nm et L= 40 nm sont reportées
ainsi que pour d’autres longueurs (L) de grilles. Nous pouvons constater dans le cas (a) que la méthode
du FOM ne fournit pas le FOM maximal possible par le circuit, il y existe une différence relative de
22% entre les deux points. De plus, le minimum de courant varie de 5% par rapport à celui obtenu par
la méthode de la FOM. Dans le cas (b), nous remarquons que le courant minimal est très proche du
courant trouvé par la méthode, étant l’écart relatif inferieur à 1%. Pour le FOM maximal l’écart relatif
est inferieur à 0,15%. Pour différentes longueurs de grille, (Table III-1), on constate que la méthode
permet dans la plus part des cas de dimensionner le transistor avec peu de différence par rapport au
minimum de courant possible pour un même gain. De plus, le coefficient d’inversion obtenu par la
méthode est très proche du coefficient d’inversion obtenu par le FOM maximal possible. Le cas de la
longueur de grille de 30nm montre que la méthode n’est pas efficace tout le temps ; cependant elle
permet de dimensionner rapidement un circuit avec des performances proches de l’optimum absolu.
79
L = 30nm
0,45
800 FOMmax Id
FOM 0,40
700
0,35
600
Id (µA)
FOM
0,30
500
Méthode FOMopt(ICopt)
400 0,25
Idmin
300 0,20
0 20 40 60 80 100
(a) W (µm)
L = 40nm
700 FOMmax Id 0,45

FOM
600 0,40
Id (µA)
0,35
FOM
500
Méthode FOMopt(ICopt)
0,30
400
0,25
300 Idmin
0,20
0 20 40 60 80 100
(b) W (µm)
Figure III-5 Variation du courant et du FOM en fonction de la largeur de grille (W) pour un
gain de 10dB avec une longueur de grille de 30nm (a) et 40nm (b).
Table III-1 Comparaison numérique entre la méthode et les meilleures performances du circuit
Entre la méthode et Entre la méthode et

le courant minimum Idmin la FOM maximale
Différence Différence Différence IC de FOMmax IC de la
(µA) relative relative de méthode
L (nm) FOM
30 20 5% 22% 0,42 0,12
35 0,7 0,2% 9,4% 0,45 0,19
40 3 0,97% 0,14% 0,37 0,23
65 1,7 0,6% 0,22% 0,46 0,23
70 2 0,7% 0,27% 0,49 0,22
80
d. Evolution du FOM en fonction de la longueur de grille

La longueur minimale du canal est souvent un paramètre utilisé comme moyen d’augmenter la
fréquence de travail du transistor et réduire la consommation du circuit. Cependant, diminuer la
longueur de grille réduit par la même occasion le gain intrinsèque maximum. Pour des technologies
avancées et des applications RF à faible consommation l’utilisation de la longueur minimale n’est pas
nécessairement le choix optimal. Pour la source commune à charge capacitive en technologie 28nm, la
méthode de conception illustrée dans la Figure III-4 est appliquée pour disposer d’un gain en tension
fixe de 10dB avec un bruit inférieur à 1dB à la fréquence de fonctionnement de 2,4GHz. Le circuit est
optimisé avec la méthode pour différentes longueurs de grille (L) et les résultats de simulations sont
illustrés dans la Figure III-6. Le gain est constant (10dB) et le facteur de bruit minimum augmente
avec la longueur du canal ce qui devrait faire diminuer le FOM. Cependant, on constate que le courant
diminue jusqu’à atteindre le minimum à une longueur de 60nm puis il augmente. Cette variation du
courant induit un maximum de FOM pour une longueur de grille de 40nm.
Id opt (µA)
NFmin (dB)
FOM
450
FOMmax
0,25 0,4
400
0,20
0,3
350
0,15
0,2
300 0,10
Idmin 0,1
20 30 40 50 60 70 80 90 100 110 120

L (nm)
Figure III-6 FOM, NFmin et IDopt à la polarisation optimale en fonction de la longueur du canal
(L) pour un gain en tension de 10dB
Nous pouvons supposer qu’il existe une corrélation entre l’existence d’un minimum de
courant et l’effet de la saturation de la vitesse des porteurs, représenté par le coefficient c. Pour
visualiser cette relation entre les deux phénomènes, nous analysons l’évolution du facteur de saturation
de la vitesse des porteurs (c) définit dans le chapitre II (équation II.17) et nous la comparons avec le
courant optimal, correspondant au IC optimal de la méthode. Le paramètre c est extrait et affiché dans
la Figure III-7. Il est possible de constater que le facteur c n’évolue pas de façon linéaire avec L. La
pente de c augmente lorsque la longueur de grille (L) diminue. La relation entre le courant minimal et
le facteur c n’est pas directe, cependant on constate que le courant minimal correspond au
changement de pente de c.
81
L’augmentation du facteur de saturation de la vitesse des porteurs (c) provoque une saturation
de la transconductance plus importante, en d’autres mots une saturation du gain plus grande. Pour
disposer du même gain avec un facteur c plus grand, il est nécessaire d’avoir une transconductance
plus importante, donc un courant plus grand. C’est pour cela que le courant augmente si on passe de
L= 60nm à L= 30nm pour un gain égal (10dB). Cependant, on constate que le courant augmente dés
L= 60nm à des longueurs plus grandes. Ceci est provient du fait que l’augmentation de la taille du
transistor génère des capacités parasites plus importantes. Ainsi, pour conserver un gain constant, il
est nécessaire d’augmenter le courant. Il existe donc un compromis entre la saturation de la vitesse de
porteurs et les capacités parasites pour une longueur de grille optimale.
0,45 450,0
c
0,40
Idopt
0,35
400,0
Facteur : c
0,30
Idopt (µA)
0,25
350,0
0,20
0,15
0,10 300,0
0,05
20 40 60 80 100
L (nm)
Figure III-7 Evolution du facteur de saturation de la vitesse des porteurs (c) en fonction de la
longueur de grille
Pour les technologies avancées, il devient alors intéressant de vérifier si la longueur minimale
du canal est la plus adaptée pour des applications RF à faible consommation. Afin de confirmer cette
tendance, nous allons vérifier ce phénomène sur différentes technologies.
e. Comparaison des technologies

Il est intéressant de remarquer que cette méthode est également un moyen de comparer
différentes technologies destinées à une même application. Si les circuits disposent du même gain et
d’un facteur de bruit très proche, alors le fait de maximiser le FOM permet d’obtenir une
consommation minimale. Nous avons appliqué la méthode sur différentes technologies et différents
types de transistors de STMicroelectronics. En technologie CMOS 28nm, nous avons utilisé les
transistors : nfet, à faible tension de seuil ou « lvt » (Low Voltage Threshold) et à très faible tension de
seuil ou « slvt » (Super Low Voltage Threshold). Nous avons aussi comparé la CMOS 28nm avec
deux autres technologies : la CMOS 65nm (lvt) et CMOS 130nm (rfhsmos4).
La topologie source commune à charge capacitive (Figure III-1) est toujours dimensionnée
pour disposer d’un gain en tension fixe de 10dB avec un facteur de bruit inférieur à 1dB à la fréquence
de fonctionnement de 2,4GHz. La capacité de charge est fixée à 100fF. Le circuit est optimisé avec la
82
méthode pour différentes longueurs de grilles, les résultats de simulations sont reportés dans les Figure
III-8, Figure III-9 et Figure III-10.
28nm nfet
0,45 28nm nlvt
0,40 28nm nslvt
65nm nlvt
0,35 130nm nrfhsmos4
FOMopt(ICopt)
0,30
0,25
0,20
0,15
0,10
0,05
50 100 150 200 250
L (nm)
Figure III-8 Comparaison des FOM optimales en fonction de la longueur de grille pour
différentes technologies à 2,4GHz et 10dB de gain
Le paragraphe précédent nous a permis de constater qu’il existe une longueur de grille (L)
optimale pour maximiser le FOM. On retrouve le même comportement (Figure III-8) pour les
technologies 28nm et 65nm, ce qui n’est pas le cas pour la 130nm. Pour les technologies 28nm et
65nm, il apparait clairement que la longueur minimale n’est pas le meilleur choix pour réaliser des
LNA RF à faible consommation. Pour les transistors en technologie 28nm la longueur optimale est
plutôt de 40nm et pour la technologie 65nm la longueur optimale est de 75nm. Pour la technologie
130nm, la longueur optimale est la longueur minimale, ceci vient du fait que la fréquence de transition
(fT) de cette technologie est beaucoup plus faible que pour les deux autres : 90GHz pour la 130nm,
180GHz pour la 65nm et 350GHz pour la 28nm.
A partir de la Figure III-8 il est possible de mettre en avant plusieurs caractéristiques :
 L’évolution des technologies permet de disposer de FOM plus importantes lorsqu’ils

sont utilisés proche de la longueur de grille minimale : 0,26 pour la 130nm, 0,30 pour
la 65nm et 0,42 pour la 28nm.
 L’évolution des FOM est différente suivant les technologies. Les pentes des courbes
de la 65nm et la 130nm semblent avoir une décroissance équivalente alors que les
pentes de la 28nm décroissent plus rapidement.
 A longueur de grille donnée, c’est la technologie de longueur minimale la plus proche
qui sera la plus performante. Par exemple, pour une longueur de grille de 75nm la
technologie 65nm dispose d’un meilleur FOM par rapport à la technologie 28nm (lvt
et slvt). Le FOM de la technologie 130nm est meilleur à taille équivalente que le
65nm.
83
 En 28nm, la réduction de tension de seuil est clairement favorable au FOM puisque le

« lvt » et « slvt » présentent un FOM presque deux fois plus élevé que le « fet ».
28nm nfet
28nm nlvt
Courant optimal ID_opt(µA) à ICopt

800 28nm nslvt
65nm nlvt
130nm nrfhsmos4
700
600
500
400
300
50 100 150 200 250

L (nm)
Figure III-9 Evolution du courant optimal en fonction de la longueur de grille pour
différentes technologies à 2,4GHz et 10dB de gain
L’évolution du courant optimal pour les différentes longueurs de grille est représentée dans la
Figure III-9. Certains comportements peuvent être remarqués :
 Il existe un minimum de courant suivant la longueur de grille. Cet effet est évident sur
les transistors de la technologie 28nm mais il est moins marquant sur la 65nm et la
130nm.
 Le courant minimal ne correspond pas au maximum de FOM. Pour le 28nm « lvt » on
obtient le maximum de FOM pour la longueur de 40nm alors que le minimum de
courant est à 55nm. Puisque le gain est constant (à 10dB) cela signifie que le rapport
entre le bruit et le courant est meilleur à 40nm.
 On avait constaté que le FOM de la 65nm devient meilleur que la 28nm autour de
75nm. Cette courbe montre que le courant de la 65nm devient meilleur seulement aux
alentours de 100nm. Ceci implique un bruit plus important pour la technologie 28nm
pour une même taille donnée. On retrouve le même comportement avec la 130nm. La
130nm consomme plus de courant que la 65nm jusqu’à une longueur de 175nm alors
que le FOM est meilleur en 130nm, impliquant un bruit plus important pour la
technologie 65nm.
84
28nm nfet
28nm nlvt
28nm nslvt
65nm nlvt
130nm nrfhsmos4
10
ICopt
1
0,1
50 100 150 200 250
L (nm)
Figure III-10 Evolution du coefficient d'inversion optimal en fonction de la longueur

de grille à 2,4GHz et 10dB de gain
Pour finir, l’évolution du coefficient d’inversion en fonction de la longueur de grille est

illustrée dans la Figure III-10. Il est possible de remarquer :
 Toutes les configurations sont polarisées en régime d’inversion modérée (0,1 < IC <
10).
 L’évolution des technologies a permis de diminuer le coefficient d’inversion optimal.
Le circuit en 130nm travaille à la limite du régime de forte inversion et les circuits en
28nm sont proches du régime de faible inversion.
 Pour la 28nm, il apparait clairement un optimum de coefficient d’inversion. Il se situe
à une longueur (lvt : 50nm) comprise entre le maximum de FOM (lvt : 40nm) et le
minimum de courant (lvt : 55nm). Pour la 65nm, le maximum d’IC se situe à une
longueur de 150nm, loin du maximum de FOM (75nm) et du minimum de courant
(100nm). Il ne semble donc pas avoir de relation directe entre le maximum de IC et les
meilleur FOM et ID.
La méthode permet donc de comparer différentes technologies et types de transistors, nous

allons à présent montrer qu’elle permet aussi de comparer efficacement différentes topologies de
circuits.
f. Comparaison de topologies
Nous avons montré que la méthode proposée en Figure III-4 est un moyen efficace de
concevoir des LNA radiofréquence à faible consommation. Cependant, la première étape pour réaliser
un circuit est de choisir son architecture. Afin, de définir qu’elle est la topologie la plus efficace pour
un LNA RF à faible consommation, nous allons comparer quatre structures de base. Les topologies
85
choisies sont présentées dans la Figure III-11 selon [5]. Nous retrouvons : la source commune à charge
inductive (a), le cascode à charge inductive (b), la source commune complémentaire (SCC) à contre
réaction résistive à charge capacitive (c) et la source commune à charge capacitive (d).
Pour cette étude nous utilisons la technologie CMOS 65nm de STMicroelectronics pour
disposer d’inductances dont les modèles sont validés. Les quatre circuits présentent une longueur de
grille minimale : 60nm. Les capacités de charge sont différentes. Pour la source commune et la source
commune complémentaire à charge capacitive, la capacité CL est de 50fF, ce qui correspond à la
capacité d’entrée d’une grille pour un transistor de largeur (W) de 50µm et longueur (L) 60nm en
technologie CMOS 65nm. Pour le cascode et la source commune à charge inductive, la valeur de la
capacité de charge est fixée pour réalisé une résonnance à 2,4GHz avec l’inductance de charge (L load).
Pour notre étude nous avons fixés des inductances de 10nH avec un facteur de qualité de 10 et une
capacité de 425fF.
(a) (b) I bias

I bias
L load Out
Lload Out
Vg2
In M n_2 CL
Mn CL In
M n_1
Ibias
(c) (d) I bias
Mp Out Out
In
In
Mn CL
Mn CL
Figure III-11Circuits étudiés : (a) source commune inductive, (b) cascode inductif, (c) source
commune complémentaire et (d) source commune capacitive.
Les spécifications visées sont : un gain en tension de 10dB et un facteur de bruit minimum de
1,5dB à la fréquence de 2,4GHz pour une tension d’alimentation Vdd de 1V. Les performances
obtenues sont affichées dans la Table III-2. Ces résultats nous permettent de constater que :
 La topologie de circuit qui dispose du FOM le plus grand est la source commune à
charge capacitive (d). Cependant il s’agit de la topologie qui consomme le plus de
courant (205µA) avec le cascode (b). La source commune à charge capacitive dispose
du meilleur FOM grâce à un facteur de bruit minimum le plus faible : 0,12dB.
86
 Le circuit qui consomme le moins est la source commune complémentaire (c) avec un
courant de 147µA, soit 30% d’écart relatif par rapport à la source commune capacitive
(d) pour une différence relative de 5% de FOM.
 Le circuit de source commune inductive (a) dispose d’un courant plus important que
la source commune complémentaire (c) mais d’un FOM meilleur.
 Le cascode inductif est la topologie qui présente le facteur de bruit minimum plus
important car il est composé de deux transistors en série avec une inductance.
Ces résultats peuvent nous faire réfléchir sur la pertinence d’un facteur de mérite pour
comparer des circuits entre eux. En effet, le circuit qui dispose du meilleur FOM est la source
commune capacitive (d) alors qu’il s’agit de la topologie qui consomme le plus. La source commune
inductive (a) permet de réduire la consommation tout en conservant un facteur de bruit faible,
cependant l’utilisation d’une inductance inclut aussi une augmentation de la surface occupée par le
circuit sur le silicium et donc un coût de fabrication plus important. En troisième place pour le FOM se
trouve la source commune complémentaire capacitif (c) (ou current reused) qui dispose du courant
consommé le plus faible.
Table III-2 Performances des différentes topologies en 65nm
Av NFmin Id P
Vdd =1V FOM
(dB) (dB) (µA) (µW)
(a) 10 0,15 168 168 1290

(b) 10 0,31 205 205 494
(c) 10 0,17 147 147 1284
(d) 10 0,12 205 205 1359
Les FOM existants se focalisent essentiellement sur les performances des circuits. Pour des
produits grands publics, le coût donc l’aire du silicium est très important. Les circuits de source
commune (d) et source commune complémentaire (c) à charge capacitive ont l’avantage de ne pas
disposer d’inductance. Le FOM doit par conséquent être construit suivant le contexte et l’application.
g. Conclusion
Pour des applications RF à faible consommation, l’utilisation du FOM pour polariser des
transistors est une approche simple pour dimensionner le cœur d’un circuit avec des consommations
proches des meilleurs possibles. De plus, son utilisation nous a permis de constater que la longueur de
grille minimale n’est pas le meilleur choix pour maximiser la FOM et diminuer la puissance
consommée pour des technologies avancées telles que les CMOS 28nm ou 65nm. Dans un contexte de
forte intégration, faible coût et faible consommation, nous avons décidé d’implémenter le circuit
87
source commune complémentaire à charge capacitive en technologie CMOS 28nm de

STMicroelectronics.
2. Réalisation d’une source commune complémentaire en CMOS 28nm

Nous décidons de concevoir le circuit source commune complémentaire en technologie
CMOS 28nm, pour cela nous réalisons le cœur du circuit avec la méthode de la FOM puis nous
ajoutons l’adaptation d’entrée et de sortie pour obtenir un circuit complet. Nous verrons qu’il est ainsi
possible de définir une méthode de conception complète. L’utilisation d’une représentation analytique
d’un circuit permet de définir les tailles et les polarisations des composants de façon automatique.
a. Analyse du circuit
Le circuit source commune complémentaire que nous avons implémenté est représenté dans
la Figure III-12. Le cœur du circuit est composé de deux transistors, un NMOS (M 1) et PMOS (M2),
qui utilisent le même courant de polarisation. Ce circuit est aussi nommé « current-reused » (courant
réutilisé). Le transistor M1 est polarisé avec un miroir de courant (non représenté sur la figure) qui
génère la tension Vgs_LNA. Le transistor M2 dispose du même courant que celui fixé par le transistor M1
et la tension de grille s’auto-polarise avec la résistance RF. L’adaptation d’entrée est réalisée avec un
diviseur capacitif pour régler la partie réelle à 50 ohms, elle est composée : des capacités parasites et
transconductances des transistors du cœur (M1 et M2), de la capacité de charge (capacité d’entrée du
transistor M3) et de la capacité de réglage Cin. La partie imaginaire est ajustée à zéro avec l’inductance
série LG. En sortie, le buffer est réalisé avec une source commune (M3) à charge résistive pour disposer
d’une large bande de fonctionnement. Les polarisations sont séparées pour contrôler chaque étage de
façon indépendante.
Vdd_LNA Vdd_buffer
Rb
(100) RFout
Puce
M2
(39.4µ/30n)
RF
M3
Cm1 C1 Cm2 (80µ/80n)
RFin (3p) (3p)
(630k)
(8p)
M1
(1.5µ/30n)
LG
(34n) Cin
(100f)
Vgs_LNA Vgs_Buffer
Cœur du LNA Etage du Buffer
Figure III-12 Circuit source commune complémentaire réalisé
88
La description analytique du circuit est réalisée à partir du schéma petits signaux défini dans la
Figure III-13. La topologie de source commune complémentaire peut être représentée en modèle petits
signaux comme deux sources communes à charge capacitives en parallèle : une NMOS et une PMOS.
Les détails des calculs sont décrits dans l’annexe F « Calcul analytique de la source commune
complémentaire » et les résultats finaux sont reportés ci-dessous. Les transistors M1 et M2 sont
regroupés à travers des composants équivalents, noté eq, ce qui permet d’obtenir un schéma équivalent
à un montage source commune à charge capacitive.
RF
Adaptation
d’entrée
LG RG eq Cgdeq NMOS // PMOS
G D
RS gm·eqVgs 2
2 Cbdeq ind
Vin vng gdseq CL Vout
Cin Cgseq
Vs
S
Figure III-13 Schéma équivalent petits signaux
Le gain en tension du cœur du circuit, sans adaptation d’entrée, est décrit dans l’équation III.4.
Pour simplifier sa représentation nous avons dissocié l’impédance de sortie Zout et l’impédance de
contre-réaction Zeq_fb (avec « fb » pour « feedback ») dans les équations III.5 et III.6. Pour le calcul du
gain la résistance de grille n’est pas considérée car son impacte est mineur.
(Yeq _ fb  g m _ eq ).Z out

Av  (III.4)
1  Z out .Yeq _ fb
L’impédance de sortie Zout dépend des conductances, des capacités parasites CGS et CBD et de
la capacité de charge CL. La capacité de charge correspond à la capacité d’entrée de l’étage suivant,
elle représente ici la capacité CGS du transistor M3.
1
Z out  (III.5)
g ds _ eq  j (CGS _ eq  C BD _ eq  C L )
L’impédance de contre réaction Zeq_fb est essentiellement composée de la résistance de contre

réaction et de la capacité CGD.
1 1
Yeq _ fb    j.CGD _ eq (III.6)
Z eq _ fb RF
Dans la même optique de simplification, nous regroupons les modèles des transistors NMOS
et PMOS définis dans l’équation III.7 : transconductance équivalente gm_eq, conductance équivalente
gds_eq, capacités équivalentes Ceq (CGS_eq, CGD_eq, CBD_eq) et résistance équivalente RG_eq.
89
g m_eq  g m_1 (IC 1 ,W1 , L1 )  g m_2 (IC 2 ,W2 , L2 )

g ds_eq  g ds_1(IC 1 ,W1 , L1 )  g ds_2(IC 2 ,W2 , L2 )
CGS_eq  CGSw_NMOS .W1  CGSw_PMOS .W2
CGD_eq  CGDw_NMOS .W1  CGDw_PMOS .W2 (III.7)
C BD_eq  C BDw_NMOS .W1  C BDw_PMOS .W2
C L  CGS_3
RG_eq  RG_NMOS .W1  RG_PMOS .W2

L1 L2
Dans le chapitre II, nous avons décrit comment un transistor peut être normalisé en fonction
de sa taille et du coefficient d’inversion. Il est alors possible de décrire le comportement du circuit
avec ces mêmes paramètres :
 Paramètres technologiques : partie active (Ispec,c, αgds) et partie passive (CGSw, CGDw,
CBDw et RG).
 Paramètres de conception : taille du transistor (W, L) et coefficient d’inversion (IC)
L’extraction des paramètres de la technologie CMOS 28nm, nous permette de comparer dans
la Figure III-14 l’équation analytique (III.4) et les simulations réalisées sous Cadence pour le gain en
tension. On constate que le comportement analytique du gain correspond parfaitement à la simulation
jusqu’à un coefficient d’inversion de 1. Ensuite, le gain de la simulation décroit rapidement. Nous
avions remarqué dans la Figure II-10 que le modèle analytique de la conductance gds diverge à partir
d’un coefficient d’inversion de 1 car des effets avancés tels que la saturation de la vitesse des porteurs
n’ont pas été considérés.
___________________________________________________________________________________________
20
simulation
Gain en tension (dB)
analytique
10
 10
 20
0.01 0.1 1 10
IC
Figure III-14 Gain en tension en fonction du coefficient d'inversion à 2,4GHz : comparaison
entre résultats analytique et simulation
Les bruits générés par les résistances de grille, l’inductance (LG) et le canal de conduction
nécessitent une adaptation en bruit. Le facteur de bruit minimum du circuit est représenté dans
l’équation (III.8). L’influence de la résistance de contre-réaction RF peut être négligée si sa valeur est
importante. Le coefficient de surtension du réseau d’adaptation d’entrée Q est introduit et détaillé
90
dans l’annexe F « Calcul analytique de la source commune complémentaire ». Le facteur de bruit

minimum est souvent calculé avec la transconductance, cependant l’utilisation du gain en tension
permet de prendre en compte la fonction de transfert complète du circuit. Les deux approches de
calculs sont présentées dans l’annexe F. Le facteur de bruit analytique est comparé à la simulation
dans la Figure III-15. On constate que l’équation utilisée permet de disposer d’une bonne
approximation quant au comportement en bruit du circuit avec une différence de 0,4dB pour des IC de
0,01 à 1. Tout comme le gain, on constate qu’à partir d’un IC de 1, le facteur de bruit diverge à cause
du gds. Ce graphique révèle également que la validité du modèle du transistor pour la région de faible
inversion (IC<0,1) est discutable. Nous constatons en effet que le facteur de bruit minimum diminue
ce qui n’est pas le cas dans la réalité.
 g 1 .Z out  RG _ eq . Av 2
ds _ eq 
 RF 
Fmin  1  Q
2 Av 2 (III.8)
RS
__________________________________________________________________________________________________________________________________________
100
simulation
10
analytique
NFmin (dB)
0.1
0.01
0.01 0.1 1 10
IC
Figure III-15 Comparaison du facteur de bruit minimum NFmin entre simulation et analytique
à 2,4GHz
Pour finir nous comparons le FOM obtenu par simulation et celui calculé analytiquement dans
la Figure III-16. On remarque qu’il existe deux points de maximum de FOM pour le calcul
analytique : un dans la région d’inversion modérée et un autre dans la faible inversion. Le maximum
du FOM dans la région de faible inversion vient d’un facteur de bruit sous dimensionné par rapport à
la réalité et d’un courant très faible dans cette région qui prédomine dans la formule du FOM. Dans les
régions d’inversion forte et modérée, les modes de fonctionnement les plus adaptés au contexte, nous
constatons que les résultats obtenus par simulation et calcul analytique sont très proches. Le maximum
de FOM apparait en inversion modérée pour un IC de 1,2 pour l’analytique et 1,5 pour la simulation.
Ces courbes démontrent que le dimensionnement de circuit par méthode analytique est pertinent et
fiable.
91
4
110
simulation
3
810 analytique 6
1.510
FOM analytique
FOM simulation
3
610
6
110
3
410
5
3 510
210
0 0
0.01 0.1 1 10
IC
Figure III-16 Comparaison de la FOM entre simulation et analytique à 2,4GHz
 Adaptation d’entrée
L’adaptation d’entrée du circuit (Zin) est réalisée par diviseur capacitif, sa formule est
représentée dans l’équation (III.9). Les tailles et les polarisations des transistors sont fixées par la
méthode de la FOM, ceci implique que les capacités des transistors, les transconductances et
conductances sont imposées fixes. L’équation (III.9) met en évidence qu’il est possible de régler la
partie réelle de l’impédance à 50 ohms en modifiant la valeur de la capacité CIN. Par la suite,
l’inductance série (LG) compense la partie imaginaire de type capacitif de Zin. Cette technique simple
permet ainsi de réaliser l’adaptation d’entrée à une fréquence avec seulement deux composants.
Cependant l’utilisation d’une inductance à forte valeur n’est pas favorable à l’intégration,
particulièrement dans le cas des technologies avancées comme le CMOS 28nm où la valeur de
l’inductance LG augmente considérablement pour compenser les capacités très faibles. A titre
d’exemple, pour un circuit fonctionnant à 2,4GHz (Table III-4) il est nécessaire de disposer d’une
inductance de 30nH pour avoir une partie imaginaire proche de zéro. Cette valeur d’inductance est
difficilement intégrable sur silicium. D’autre part, son facteur de qualité modéré va dégrader les
performances. Nous avons décidé de conserver cette topologie et d’externaliser l’inductance LG.
 1  gmeq .Z eq _ out
 Z eq _ fb  Z eq _ out
Re(Z in ) 
  1  gmeq .Z eq _ out 
2
    .(C IN  CGS _ eq ) 
2
 
  Z eq _ fb  Z eq _ out 
 (III.9)
Z in  Re(Z in )  j. Im( Z in )  
 .LG  .(C IN  CGS _ eq )
Im( Z in ) 

2
 1  gmeq .Z eq _ out 
    .(C IN  CGS _ eq ) 
2
Z 
  eq _ fb  Z eq _ out 


92
 Adaptation de sortie
Le buffer permet de mesurer le circuit sur des instruments ayant une impédance d’entrée de 50
ohms sans charger le LNA. Cet étage de sortie est réalisé autour d’une source commune à charge
résistive. Cette topologie fournit un gain et une impédance de sortie stables sur une large bande de
fréquence. Pour limiter les risques, la sortie du circuit se fait directement sur le drain du transistor afin
de modifier les composants externes ou le réseau d’adaptation en cas de gain trop faible ou circuit mal
adapté.
Rb Clia
Sortie de
la puce
Vout
RL=50W
Vin
Figure III-17 Buffer : Source commune à charge résistive
b. Méthode de conception complète

L’analyse du circuit met en avant qu’il est possible d’élargir la méthode de conception en
ajoutant les adaptations d’impédance entrée et sortie du circuit. Ceci fournit une méthode complète de
conception que nous illustrons dans la Figure III-18.
L’approche la plus simple est de commencer par la fin du circuit (le buffer), puis de remonter
jusqu’à l’entrée du circuit, en passant par le cœur du circuit et en finissant par l’adaptation
d’impédance en entrée. Nous savons que l’instrument de mesure du circuit dispose d’une impédance
de 50 ohms. A l’aide de cette information, il est possible de dimensionner le buffer pour qu’il dispose
d’une impédance de sortie de 50 ohms et d’un gain en tension égale à 1 pour ne pas affecter la valeur
du gain du cœur du LNA. Le buffer nous fournit l’information sur la valeur de la capacité de charge
(CL) du cœur du circuit. En utilisant cette capacité de charge, il est possible de dimensionner la partie
active du circuit avec la méthode du FOM illustrée dans la Figure III-4. La méthode complète permet
d’une part d’obtenir la (les) polarisation(s) optimale(s) (ICopt) et les tailles du (des) transistor(s)
optimale(s) (Wopt et Lopt) pour que le circuit dispose des performances souhaitées au FOM optimal.
D’autre part, le dimensionnement de l’adaptation d’entrée est réalisé en utilisant les paramètres
trouvés dans l’étape précédente. Pour finir, les performances globales du circuit sont vérifiées.
Généralement le gain obtenu à la fin est différent des spécifications visées car le facteur de surtension
de l’adaptation d’entrée n’a pas été intégré lors des phases de dimensionnement. Il est alors nécessaire
de réitérer la procédure globale en modifiant les performances visées au départ si l’on veut tenir
exactement la spécification de gain en tension. Dans la pratique, il est admis un gain de LNA supérieur
au cahier des charges, cela permet d’améliorer la sensibilité globale du récepteur.
93
Spécifications visées :
Dimensionnement du Av, NF
buffer è CL
- Calcul de FOM(IC) Changer les

- Trouver ICopt performances
visées
oui ICopt
Performances Calcul de l’impédance
= Spécifications ? Wopt
d’entrée
Lopt non
non
Incrémentation de la oui
Impédance d’entrée Performances globales
taille du transistor = Spécifications ? = Spécifications Standard ?
Partie Active
non
oui
FOM Incrémentation des
FOMopt  Av  f Av (W , L, IC ) valeurs des passifs
 Conception
 Fmin  f Fmin (W , L, IC )
 I  f (W , L, IC ) Partie Passive Complète
ICopt IC  D Id
Z IN  f Z IN (Wopt , Lopt , ICopt , Passifs en entrée)
Figure III-18 Diagramme de conception du circuit complet
Cette méthode de conception peut être menée manuellement avec un simulateur ou de façon
analytique. Pour la réalisation analytique, le fait de disposer de boucles récursives permet une
automatisation dans le dimensionnements des composants. Un logiciel d’automatisation implémenté
sur Matlab est en cours de développement. A l’heure actuelle, le logiciel dont l’interface est proposée
dans la Figure III-19 permet de dimensionner seulement le cœur du circuit. Dans ce logiciel il est
possible de choisir : les spécifications visées (fréquence, gain, bruit, capacité de charge), les variables
à modifier (la taille et le coefficient d’inversion), la topologie du circuit, l’algorithme d’optimisation,
la technologie.
L’utilisation de ce logiciel et les résultats qui en découlent, doivent être considérés suivant les
points suivant :
 Toutes les topologies de circuit existantes peuvent être utilisées à condition que leurs
représentations comportementales soient correctes.
 Les algorithmes d’optimisations dépendent du circuit analysé. Pour une topologie
disposant d’un seul transistor la méthode de la Figure III-4 peut être directement
réalisée, ce qui n’est pas le cas pour des circuits plus complexes.
 Les technologies constituent une base de données définie au travers de la
normalisation du transistor (chapitre II).
A l’aide du logiciel nous avons dimensionné le cœur de la source commune complémentaire.

D’abord nous avons utilisé un algorithme permettant d’atteindre seulement les performances en gain et
en bruit pour le circuit. Dans ce cas, il est nécessaire de vérifier chaque polarisation et chaque taille les
94
performances, puis de traiter les données pour sélectionner les meilleures possibilités. Pour cette
approche le dimensionnement est réalisé en moins d’une minute. Ensuite, nous avons utilisé la
méthode du FOM et le processus a mis moins de cinq secondes pour trouver les paramètres optimaux.
Ce gain de temps vient du fait que la méthode du FOMopt définit une polarisation optimale, puis il
suffit de vérifier les performances à cette polarisation optimale (ICopt). Nous avons aussi utilisé la
méthode du FOMopt manuellement sur Cadence, il nous a fallu moins de quinze minutes pour obtenir
ces mêmes paramètres. Bien que la méthode soit relativement rapide sous Cadence, on relève
facilement la puissance du logiciel en gain de temps si l’on souhaite modifier les performances visées
ou la technologie utilisée.
Figure III-19 Logiciel de conception automatique (en cours de développement)
Le circuit source commune complémentaire dispose de deux transistors (un NMOS et un

PMOS) ; nous avons étudié deux stratégies d’optimisation pour le cœur du circuit :
 Algorithme n°1 : Le transistor le moins performant en termes de mobilité des

porteurs, le PMOS, est optimisé en polarisation avec le FOM optimal. Cet algorithme
est présenté dans la Figure III-20 (a).
 Algorithme n°2 : Les deux transistors sont optimisés avec le FOM maximal. Cet
algorithme est présenté dans la Figure III-20 (b).
Dans la configuration de source commune complémentaire auto-polarisée, les deux transistors

utilisent le même courant de polarisation (ID), il est donc possible de définir une relation entre les
95
coefficients d’inversion et les tailles des deux transistors (équation III.10). Nous choisissons de définir
la largeur de grille du PMOS (Wp) en fonction de : sa longueur de grille du PMOS (Lp), son coefficient
d’inversion (ICp) et les paramètres du transistor NMOS (Wn, Ln et ICn), comme défini dans l’équation
(III.11). Cette astuce nous permet ainsi d’enlever une variable dans notre algorithme, et de diminuer le
temps de calcul. Il est aussi possible de fixer les longueurs de grilles (Ln et Lp) pour diminuer le temps
de calcul. Ces deux algorithmes ont des temps d’exécution assez proches même si l’optimisation des
deux transistors en FOM est plus rapide.
buffer è CL
Logiciel : Valeurs initiales

- Calcul de FOM(IC) : PMOS Wn=Wp=Wmin
- Trouver ICopt du PMOS Ln=Lp=Lmin
ICn=ICmin Spécifications visées :
buffer è CL
Performances oui
= Spécifications ?
Logiciel : Valeurs initiales

non - Calcul de FOM(IC) : PMOS Wn=Wp=Wmin
Incrémentation de - Trouver ICopt du PMOS Ln=Lp=Lmin
IC du NMOS
- Calcul de FOM(IC) : NMOS

NMOS & PMOS - Trouver ICopt du NMOS
Performances oui ICopt
(a) = Spécifications ? Wopt
Lopt
(b)
non oui
Performances
= Spécifications ?
non IC du NMOS
= IC max ?
non
oui NMOS & PMOS
Incrémentation de la taille ICopt
- Initialisation de IC NMOS du transistor Wopt
- Incrémentation de la taille Lopt
du transistor
non Performances oui

non Performances oui = Spécifications ?
= Spécifications ?
Figure III-20 Algorithmes de dimensionnement du cœur du circuit source commune

complémentaire : (a) optimisation du PMOS avec le FOM et réglage du NMOS, (b) optimisation des
deux transistors avec le FOM.
IC n .Ispecn  Id n  Id p  IC p .Ispecp (III.10)
IC n .Ispecn .Wn .L p
Wp  (III.11)
IC p .Ispecp .Ln
Les circuits ont été réalisés sur la base de ces deux algorithmes, nous allons par la suite
présenter les simulations avec les couples de paramètres obtenus.
c. Simulations des circuits complets

Les simulations réalisées ont étés effectuées uniquement au niveau schématique car
l’extracteur de parasites pour le layout n’était pas fonctionnel sur cette technologie au moment de la
conception. Cependant des approximations de parasites ont étés réalisées analytiquement puis
considérées. La méthode complète de conception (Figure III-18) a été appliquée à la conception de
quatre circuits de topologie source commune complémentaire avec des propriétés différentes afin de
96
vérifier la portabilité de la méthode. La description de ces circuits est récapitulée dans la Table III-3.
La puce réalisée est composée de :
 Deux circuits à 2,4GHz conçus avec les deux algorithmes (n°1 et n°2) définis dans
Figure III-20 avec des transistors à faible tension de seuil ou « lvt » (low voltage
threshold) ayant la longueur de grille minimale (30nm).
 Deux circuits à 900MHz avec l’algorithme n°2 : un circuit avec des transistors « lvt »
et une longueur de grille de 130nm pour avoir un effet de saturation de la vitesse des
porteurs limité. L’autre circuit utilise des transistors à très faible tension de seuil ou
« slvt » (super low voltage threshold) avec la taille minimale de longueur de grille
(30nm).
Table III-3 Récapitulatif des circuits réalisés
Circuit Fréquence Algorithme Type de Longueur Gain en tension

transistors de grille (L) visé pour le cœur
N°1 2,4GHz N°1 LVT 30n 15dB
N°2 2,4GHz N°2 LVT 30n 15dB
N°3 900MHz N°2 SLVT 30n 20dB
N°4 900MHz N°2 LVT 130n 20dB
Le schéma complet des circuits est représenté dans la Figure III-21. Dans les simulations nous
avons pris en compte les inductances des câblages (Lbonding), les circuits de découplages et les circuits
de protections ESD. Tous les composants sont identiques pour les quatre circuits sauf les transistors du
cœur du circuit (Mn et Mp) et du miroir de courant, et les composants réalisant l’impédance d’entrée :
la capacité de réglage (Cin) et l’inductance en série (LG).
97
Vdd_LNA
Lbonding
Vdd_buffer
Cplot
SILICIUM Rout
Decouplage Protection
& ESD
Protection ESD Lbonding RF_out
Mp Cliaison_milieu
Cplot
+ parasites
Cliaison_sortie
R1
Cliaison_in M_b_n
C1
RF_in LG Lbonding + parasites
+ parasites
Mn R bias
Cin buffer
Cplot
Vgs_LNA
R miroir Decouplage
Lbonding
&
Protection ESD
Mn R bias
Decouplage coeur
&
Protection ESD Cplot
Lbonding
Vgs_Buffer
Figure III-21 Schématique complet des simulations
La méthode de la Figure III-18 nous a permis de dimensionner les transistors et les

composants passifs d’entrée, selon les valeurs reportées dans la Table III-4. On peut noter que :
 Les transistors NMOS sont nettement plus petits que les transistors PMOS parce que
la mobilité des porteurs est plus faible pour les PMOS.
 Le circuit n°2 qui polarise les deux transistors au FOM maximum dispose de
transistors deux fois plus petits que le n°1.
 Le circuit n°4 qui a une longueur de grille plus grande (130nm) implique une largeur
de grille plus importante (230µm) que le circuit n°3 (46µm) à la même fréquence.
Pour des raisons de layout, le transistor PMOS de 230µm a été divisé en dix
transistors de 23µm en parallèles.
 Les valeurs des inductances nécessaires à l’adaptation d’entrée sont élevées : de 20nH
à 100nH. La réduction de la taille des transistors d’entrée engendre une augmentation
de la valeur de l’inductance LG pour compenser des parties imaginaires négatives
importantes. Cette tendance est illustrée avec les circuits n°3 et n°4. Le circuit n°3
dont les transistors sont beaucoup plus petits que les transistors du circuit n°4
nécessite une inductance deux fois plus grande que le n°4 : 100nH et 48nH
respectivement. Ce point soulève la problématique d’intégration des circuits RF dans
des nœuds CMOS très avancés.
98
Table III-4 Valeurs des composants pour les quatre circuits définis avec la méthode de conception
N°1 N°2 N°3 N°4

Fréquence
(Hz) 2,4G 2,4G 900M 900M
lvt lvt slvt lvt
Wn (m) 4,5u 1,5u 6u 14,5u
Ln (m) 30n 30n 30n 130n
Doigts N 5 2 6 20 x10
Wp(m) 73,5u 39,4u 46u 230u 23u
Lp(m) 30n 30n 30n 130n 130n
Doigts P 50 50 46 14
Cin (F) 156f 100f 295f 550f
LG (H) 20,8n 34n 100n 48n
Durant nos travaux nous avons vérifié la possibilité d’intégrer les inductances sur le silicium
bien que les valeurs nécessaires soient supérieures à 20nH. Les travaux de thèse de B. Leite [6], nous
ont permis de dimensionner une inductance en technologie intégrée de façon analytique et de vérifier
son comportement avec des simulations électromagnétiques sur Momentum. Nous avons analysé
différentes tailles et distances pour des inductances carrés avec blindage (ou shield) à la masse. Pour
une surface limitée de 300µm par 300µm, les meilleures combinaisons nous ont permis d’atteindre des
valeurs maximales de 8,7nH avec des facteurs de qualité de 15. Bien que ces performances soit
correctes, elles ne correspondent pas aux besoins nécessaires pour les circuits source commune
complémentaire utilisés. Il a donc été confirmé le choix d’utiliser des inductances externes.
Pour se rapprocher de la réalité, les simulations on été réalisées avec des modèles
d’inductances discrètes des constructeurs Murata et Coilscraft. Les composants choisis sont reportés
dans la Table III-5, les valeurs d’inductances et de facteurs de qualités sont reportées pour la fréquence
d’utilisation. Pour le circuit n°2, nous avons utilisé deux inductances en série pour obtenir la valeur
nécessaire. Pour les circuits n°3 et n°4, les valeurs des inductances ont étés modifié par rapport à la
Table III-4 afin que les circuits soient correctement adaptés.
Table III-5 Inductances des constructeurs choisies
Circuit Fréquence Inductance (nH) Q Fabricant

N°1 2,4 GHz 21 110 Coilscraft
N°2 2,4 GHz 29 & 3 92 & 130 Coilscraft
N°3 900 MHz 132 60 Murata (série LQW18A)
N°4 900 MHz 40 80 Murata (série LQW18A)
99
Les résultats des quatre circuits à fréquence de travaille respective sont reportés dans la Table
III-6. Pour illustrer graphiquement ces résultats, les paramètres S et le facteur de bruit du circuit n°1
sont représentés dans la Figure III-22 en fonction de la fréquence. On constate que le circuit est
parfaitement adapté en puissance et en bruit à 2,4GHz pour une consommation en puissance de
120µW (hors consommation du buffer). Le circuit dispose d’un minimum de réflexion d’entrée (S11)
de -12dB à 2,4GHz, en sortie le S22 est inférieur à -20dB sur toute la bande de fréquence représentée
(1,5GHz à 3GHz), l’isolation (S12) est inférieure à -45dB sur toute la bande. Le gain en puissance
total (S21) est de 20,4dB. En sachant que le buffer dispose d’un gain de 2,5dB, le gain du cœur de
l’amplificateur faible bruit est 17,9dB. Nous représentons ci-après les performances du buffer seul. La
technique d’adaptation par diviseur capacitif est inductance série permet également de réaliser
l’adaptation en bruit. Nous constatons dans la Figure III-22 (b) que le facteur de bruit (F) est très
proche du facteur de bruit minimum (Fmin) à la fréquence de travail 2,4GHz. Sa valeur est de 0,9dB.
Nous pouvons en conclure que le circuit n°1 dispose de bonnes performances pour une consommation
de 120µW.
S11
S21 6 NF
S22 NFmin
20 S12
5
Figure de Bruit (dB)
Paramètres S (dB)
0 4
3
-20
2
-40
1
-60 0
1,5G 2G 2,5G 3G 1,5G 2G 2,5G 3G
Fréquence (Hz) Fréquence (Hz)
(a) (b)
Figure III-22 Simulation des paramètres S (a) et de bruit (b) pour le circuit n°1 à 120µW
Dans la Table III-6 les performances à la fréquence de travail des quatre circuits sont
reportées. Il est possible de noter que :
 Tous les circuits ont un gain supérieur à 18dB (sans buffer) et une adaptation
d’impédance correcte : S11 inférieur à -12 dB et S22 inférieur à -19dB.
 Tous les circuits sont adaptés en bruit à leur fréquence de travail respective et
disposent d’un faible facteur de bruit (inférieur à 1,5dB).
 Pour des performances très proches, le circuit n°2 consomme 20% de moins de
puissance que le n°1 : 96µW à la place de 120µW. Ceci vient du fait que le circuit n°2
100
utilise l’algorithme 2 qui optimise les deux transistors au FOM maximal, alors que
l’algorithme n°1 optimise seulement le PMOS.
 Pour les circuits n°1 et n°2, pour lesquels les cœurs ont été réalisés de façon à fournir
un gain de 15dB, on obtient un gain total augmenté de 3 à 3,5dB avec le réseau
d’adaptation en entrée pour la même consommation. Au moment de la réalisation de
la puce, seule la méthode du cœur du circuit était bien définie. Il aurait été nécessaire
de redimensionner l’ensemble pour obtenir les 15dB de gain défini au départ et ainsi
diminuer la consommation globale du circuit.
 L’utilisation de transistors de très petite taille pour le circuit n°3 permet de diminuer la
tension d’alimentation à 0,6V, ce qui n’est pas le cas pour le circuit n°4 qui a besoin
d’une tension de 1V pour fonctionner correctement.
 La comparaison de consommation entre les circuits n°3 et n°4 est délicate car ils ont
des transistors différents et des longueurs de grille différentes. Cependant, nous
pouvons constater que le circuit n°3 consomme environ deux fois moins de puissance
et présente des meilleures performances.
Table III-6 Performances obtenues à la fréquence de travail des quatre circuits
n°1 n°2 n°3 n°4

Fréquence (Hz) 2,4 G 2,4G 900M 900M
Type de transistor lvt lvt slvt lvt
Vdd (V) 0,9 0,9 0,6 1
ID (A) 135u 107u 62u 116u
P (W) 121u 96u 37u 116u
S21 (dB) 20,4 21 27 23

S11 (dB) -12,1 -12,8 -20,4 -16
S22 (dB) -22 -23 -20 -19
S12 (dB) -46 -47 -53 -51
NFmin (dB) 0,9 1 1 1,2

NF (dB) 0,95 1,05 1,4 1,4
Gain sans le buffer (dB) 17,9 18,5 24,5 20,5
Le buffer a été dimensionné pour disposer d’une impédance de sortie de 50 ohms sur une large
bande. Le buffer est composé d’un transistor NMOS « slvt », de largeur de grille de 80µm et de
longueur de grille de 80nm. Il est associé à une résistance de 100 ohms. Les simulations reportées dans
la Figure III-23 sont effectuées pour une consommation de 6mA avec un Vdd de 1V. La
consommation du buffer n’a pas été considérée dans les résultats de l’amplificateur faible bruit car sa
présence n’est due qu’à la réalisation de mesures sur des instruments à 50 ohms. Pour la réalisation de
101
systèmes complètement intégrés, l’amplificateur faible bruit est suivi du mélangeur. Il est possible de
constater sur la Figure III-23 que le gain en tension est proche de 2,5dB sur une bande de 10MHz
jusqu’à 6GHz. Il apparait un maximum de gain à la fréquence de 16GHz, qui est provoqué par la
résonance avec l’inductance de câblage (environ 1nH) située entre le drain du transistor et la résistance
Rout. Du coté de l’impédance de sortie, on remarque que la partie réelle est de 45 ohms entre 10MHz et
10GHz, la partie imaginaire est proche de zéro dans la même région.
Nous allons maintenant présenter brièvement le layout de la puce réalisée contenant les quatre circuits.
7
80 Re(Z22)
6 Im(Z22)
Impédance de sortie (W)

Gain en tension (dB)
5 60
4
40
3
20
2
1 0
0
10M 100M 1G 10G
10M 100M 1G 10G
(a) (b)
Figure III-23 : Gain en tension (a) et impédance de sortie (b) du buffer
d. Layout de la puce
La puce a été réalisée pour inclure quatre LNA sur une surface inférieure à un millimètre carré
(0,84mm²). Ceci est possible car aucune inductance n’a été intégrée. Le dessin, ou layout, de la puce
est représenté sur la Figure III-24. Le positionnement des plots d’entrée/sortie est prévu pour réaliser
du câblage ou réaliser des mesures sous pointes. Le report de la puce sur une carte de circuit imprimé
ou PCB (Printed Circuit Board) permet d’utiliser des composants discrets. Pour optimiser la place, les
plots de masse du signal RF sont communs à tous les circuits. Ceci n’a pas d’effet sur les
performances ou d’interactions entre les circuits car chaque circuit est mesuré indépendamment. Les
polarisations sont indépendantes afin de contrôler au mieux le courant qui passe dans chaque branche.
Pour les quatre LNA nous retrouvons les plots : Vdd pour l’alimentation de l’amplificateur, Vgs_lna
pour la tension de contrôle de l’amplificateur, Vgs_buffer pour la tension de contrôle du buffer et la
masse (gnd). Le réglage de la tension d’alimentation du buffer est effectué à travers la sortie RF
(RFout). Chaque circuit dispose donc de quatre plots DC et deux plots RF (entrée et sortie). On
remarque dans la Figure III-24 que les circuits sont au plus proches des plots d’entrées RF afin de
réduire les chemins résistifs. L’entrée d’un LNA est la partie la plus critique pour le facteur de bruit
(F) et la réflexion du signal d’entrée (S11).
102
Taille : 600 x 1400um = 0.84mm²
Vgs_Buffer Vgs_LNA Vdd_LNA gnd

4 4 4 4
Vgs_Buffer Vgs_LNA Vdd_LNA gnd
4 4 4 4
buffer
3 3 3 3
Vdd
Vgs
gnd
Vgs
lna
gnd LNA n°4 gnd 3 3 3 3
LVT
L=130n 100um
Algo n°2
RF out RF in
OUT 3 OUT 4
4 0.9GHz
4
IN 4
gnd gnd
LNA n°3
SLVT
L=30n
IN 3
RF out Algo n°2
RF in
3 3
(a) 0.9GHz
(b)
gnd gnd
OUT 2
IN 2
LNA n°2
LVT
RF in L=30n RF out
Algo n°2
2 2
2.4GHz : 15dB
OUT 1
gnd gnd
IN 1
LNA n°1
LVT
RF in L=30n RF out
1 Algo n°1 ²
1
2.4GHz : 15dB
200um
gnd gnd 2 2 2 2
buffer
Vgs
gnd
Vdd
Vgs
lna
gnd Vdd_LNA Vgs_LNA Vgs_Buffer
2 2 2 2
1 1 1 1
gnd 150um Vdd_LNA Vgs_LNA Vgs_Buffer
1 1 1 1
Figure III-24 Puce : positionnement des circuits (a) et vue layout (b)
 Capacités intégrées
Lors de la réalisation du circuit, l’extracteur de parasites n’était pas opérationnel. Une
estimation des capacités parasites a été réalisée analytiquement avec l’équation III.12 : où A est la
surface du métal, d la distance entre les deux métaux et les permittivités du vide (0) et du diélectrique
(dielectric). Les capacités de liaisons sont les plus critiques puisqu’elles représentent des surfaces
importantes qui engendre des capacités parasites avec le substrat comme illustré dans la Table III-7.
Les capacités RF de bonne qualité disponibles dans le kit de développement sont de type MOM
(Figure III-25).
IN
OUT
Figure III-25: Architecture de la capacité MOM utilisé avec connexion sur le coté
 0 . dielectric . A
Capacitéparasite  (III.12)
d
103
Le circuit réalisé utilise un diviseur capacitif pour l’adaptation d’entrée. La maitrise des
valeurs des capacités d’entrée est donc critique. Par ailleurs, si les capacités parasites sont importantes
alors le circuit aura besoin d’un courant plus important pour des performances équivalentes. Afin de
limiter les capacités parasites avec le substrat, les connexions des capacités de liaison ont été
modifiées. Les connexions classiques sur le coté du composant ont été remplacées par des connexions
au-dessus du composant, tel qu’indiqué dans la Table III-7. En plus de diminuer les capacités parasites
latérales avec le substrat, cette topologie permet d’augmenter la capacité par unité de surface. D’autre
part, cette configuration admet des accès plus larges, réduisant ainsi les résistances d’accès parasites et
le bruit associé.
Table III-7 : Mode de connexion de la capacité MOM
Connexion standard Connexion par dessus

Vue de
haut
Vue de Cparasite
profile
CAPACITE
Via
Via
MOM
Via
Via
Cparasite
CAPACITE
MOM
SUBSTRAT SUBSTRAT
e. Conclusion
Le dimensionnement complet, incluant les réseaux d’adaptation d’entrée/sortie, de quatre
LNA a été présenté, suivant des algorithmes d’optimisations différents à 900MHz et 2,4GHz.
L’utilisation du comportement analytique du circuit permet de rendre automatique le
dimensionnement des composants et de définir les polarisations pour obtenir un circuit qui respecte les
un cahier des charges tout en optimisant son FOM. Cette méthode a été appliquée à la conception
d’une source commune complémentaire en CMOS 28nm de STMicroelectronics dont nous allons
présenter les mesures par la suite.
104
3. Mesures
Dans cette partie nous allons aborder les mesures des circuits réalisées en technologie CMOS
28nm de STMicroelectronics. Nous verrons qu’à cause de défauts, liés à la fabrication notamment, ces
circuits n’ont pas fourni des performances suffisantes pour valider la méthode du FOM. Bien que la
méthode ait été validée par des simulations, nous avons voulu vérifier avec des mesures qu’il existe
bien une polarisation optimale en utilisant le FOM. Pour cela, nous avons utilisé des LNA réalisés en
technologie CMOS 130nm de STMicroelectronics mais qui n’ont pas été optimisés avec la méthode.
a. Les circuits en CMOS 28nm

Une photographie de la puce est reportée dans la Figure III-26. Les mesures ont été effectuées
à l’aide d’un banc à impédance de source/charge variables ou « load/source pull » : directement sur la
puce par le moyen des pointes millimétriques, et en utilisant un PCB avec des micro-câblages.
L’utilisation d’un PCB pour réaliser l’adaptation externe n’a pas permis d’obtenir des performances
viables, nous ne les présenterons donc pas. Avant de présenter les mesures, nous faisons part des
difficultés qui sont apparues lors des mesures ne permettant pas d’aboutir à des résultats correctes.
Figure III-26 Photographie de la puce en CMOS 28nm
 Difficultés de mesures
Les mesures réalisées ont fait apparaitre plusieurs problèmes :
 Le positionnement de pointes a été très difficile. Une visualisation par microscope

optique nous a permis de constater que la puce reçue est plus petite que le dessin de
layout envoyé en fonderie, une surface inférieur de 10%. La raison est due au procédé
de « rétrécissement » ou « shrink » que STMicroelectronics utilise pour passer d’une
technologie de 32nm à 28nm. Cette manipulation permet d’éviter de (re)développer
toutes les règles de dessin, fort couteuses, validées pour le nœud 32nm. Cette
opération doit être prise en compte directement lors de la création du layout.
Cependant lors de la réalisation de notre puce, nous avons pensé à tort que cette
technique était transparente pour l’utilisateur.
 L’ouverture des plots nous a posé de grandes difficultés pour le positionnement des
pointes et les micro-câblages. Pour visualiser ce phénomène nous avons réalisé une
105
cartographie en trois dimensions de la puce (Figure III-27). Elle nous a permis de

constater que la gravure isotrope n’a pas permis d’ouvrir suffisamment les plots. Par
exemple pour les plots RF qui sont les plus petits et les plus critiques, l’ouverture en
haut de l’oxyde de passivation est de 50µm pour finir à 22µm au niveau du métal de
connexion. Nous avons aussi constaté que les ouvertures au niveau du métal ne sont
pas uniformes. Ceci peut être provoqué par des résidus d’oxyde sur le métal. Pour
confirmer la présence d’oxyde sur les plots, une analyse par spectroscopie ou micro-
section serait nécessaire, elle n’a cependant pas pu être réalisée. Mise à par le fait que
les connexions soit très difficiles à réaliser dans ces conditions, la réduction d’accès
du métal à l’entrée du circuit (augmentation de la résistance d’accès) et la présence de
passivation (capacités) peuvent provoquer une augmentation du bruit du circuit.
µm
DC DC GND RF RF
2.5 0 1
2
1.5 50 µm
1
0.5
0
-0.5
-1
-1.5
-2
30µm 22 µm
40 µm 40 µm0.2
0 0.02 0.04 0.06 0.08 0.1 0.12 0.14 0.16 0.18 0.22 0.24 0.26 0.28 0.3 0.32 0.34 0.36 0.38 0.4 0.42 0.44 mm
0-1
Distance horizontale : 0.022 mm
(a) Différence de hauteur : -0.0967 µm

(b)
Figure III-27 Cartographie en 3D de la puce (a) et relief en 2D au niveau des plots (b)
 Les mesures de paramètres S ont mis en évidence que la puce réalisée est très sensible
aux problèmes d’ESD. Pendant la transition de mesure du ports 1 au port 2 sur
l’analyseur de réseaux toutes les puces ont été détruites, par conséquence nous ne
reportons pas de mesures relatives aux paramètres S. Nous avons ajouté des diodes de
protection externe pour éviter tout problème relatif aux ESD, cependant cela n’a pas
été suffisant. Cette forte sensibilité aux problèmes d’ESD provient surement de
l’épaisseur d’oxyde de grille qui est très faible.
Les mesures de paramètres S ne fonctionnant pas, nous avons réglé les adaptations d’entrée et
de sortie avec des chariots à impédance variable ou « load pull » jusqu’à obtenir le meilleur gain en
puissance.
 Système de mesure avec variation d’impédance
Les mesures ont été réalisées grâce au banc présenté dans la Figure III-28. Le signal
radiofréquence est produit par un générateur RF, il est couplé avec un « power meter » pour mesurer
avec précision la puissance fournie par le générateur au signal RF. Ensuite il traverse un isolateur pour
106
entrer dans un chariot d’impédance variable ou « source pull ». Celui-ci représente l’impédance
d’entrée du circuit pour jouer le rôle d’adaptation d’entrée. Ensuite le signal RF entre dans la puce soit
par connexion sous pointes directement sur la puce, soit par l’intermédiaire de micro-câblage avec un
PCB. Après avoir traversé le circuit, le signal RF passe par un autre chariot d’impédance variable de
sortie ou « load pull ». Le signal traverse un « T de polarisation » qui permet de fournir une tension
DC à la sortie du circuit pour polariser le buffer, sans perturber le signal RF. Enfin, le signal RF est
envoyé dans deux instruments de mesures à travers un coupleur : un « power meter », pour vérifier
précisément la puissance en sortie, et un analyseur de spectre. Les pertes de chaque élément sont prises
en compte pour le calcul du gain du circuit : coupleur, isolateur, « source pull », « load pull », « T de
polarisation ». Pour l’alimentation du circuit, un PCB de découplage est utilisé pour limiter les
perturbations sur l’alimentation et contrôler les éventuelles oscillations en basses fréquences.
Analyseur de
Générateur RF Power Meter Power Meter
Spectre
Coupleur Coupleur
Isolateur
T de
polarisation
Source pull Puce Load pull
Z = A + j.B Z = A + j.B
PCB
Découplage
Multimètre Multimètre
Mesure courant Mesure courant
Alimentation DC Alimentation DC Alimentation DC Alimentation DC
Vdd LNA Vgs LNA Vgs buffer Vdd buffer

variable variable = 0.5V = 1V
Figure III-28 Système de mesure à impédance variable
Les images relatives aux deux approches de connexion du circuit sont présentées dans la
Figure III-29. Pour les mesures sous pointes, un PCB de découplage est placé juste avant les pointes
DC, ceci permet de découpler les alimentations DC, cependant les perturbations qui arrivent sur les
pointes ne peuvent pas être limitées. Pour les mesures avec les micro-câblages, le PCB est réalisé pour
disposer de lignes de transmission RF à 50 ohms en entrée et en sortie. Le « T de polarisation » est
supprimé, la polarisation du buffer est réalisée directement sur le PCB ainsi que l’adaptation de sortie.
Le PCB est réalisé de telle sorte, qu’il est possible de mesurer les quatre circuits sans modifier le PCB
ou retourner la puce.
107
(a) (b)
Figure III-29 Photographie des deux approches de connexions : mesure sous pointes (a) et
PCB (b)
Nous avons remarqué lors du debut des mesures que le LNA n°1 ne fonctionne pas. D’après
les instruments de polarisation, il y a un court-circuit sur le coeur du circuit. La cause de ce
disfonctionnement est inconnue, l’analyse du layout du circuit sans LVS (Layout versus Schematic) ne
nous a pas permis de mettre en evidence une erreur de conception. Les performances des circuits ne
sont pas optimales, par conséquence nous présenterons seulement le LNA n°2 qui fonctionne à
2,4GHz. Cependant, nous comparons les impédances d’entrée et de sortie des quatres circuits entre les
simulations et les mesures effectuées avec le PCB. Les impédances caractéristiques des circuits sont
reportées dans la Table III-8. Pour l’entrée on constate que les parties réelles sont cohérentes entre les
simulations et les mesures. Pour la partie imaginaire, on constate une forte variation (plus de 200
ohms) pour les circuits ayant une longueur de grille de 30nm (LNA n°2 et n°3), et mineure pour le
LNA n°4 ayant des longueur de grille de 130nm (26 ohms). Bien que la différence soit notable, elle
nous est favorable car ces valeurs se rapprochent de zéro. Pour les sorties, on constate que les mesures
sont relativement proches des simulations.
Table III-8 Impédances d'entrées et sorties des circuits : simulation et mesures
Simulation Mesures
Zin Zout Zin Zout
LNA n°2 52 – j.420 57 – j.1 50 – j.225 57 + j.1
LNA n°3 59 – j.735 59 – j.1 50 – j.420 61 – j.2
LNA n°4 31 – j.306 61 + j.0 40 – j.280 64 – j.30
 Mesures du LNA n°2
Les mesures sous pointes au « power meter » nous ont permis d’obtenir les performances en
gain à 2,4GHz en fonction de la puissance consommée pour différentes tensions d’alimentation (Vdd).
Les résultats sont présentés dans la Figure III-30. Pour une consommation inferieure à 400µW le
circuit présente du gain : pour une alimentation de 1V et une consommation de 350µW il atteint 16dB
108
de gain, pour un Vdd de 0,8V et une consommation de 200µW le gain est de 14dB, pour un Vdd de
0,6V et une puissance de 75µW le gain est de 10dB. Le graphe nous fait remarquer que pour un même
gain, il est préférable de diminuer la tension d’alimentation Vdd pour diminuer la puissance
consommée plutôt que de diminuer le Vgs lié à la puissance consommée. Si l’on considère, par
exemple, un gain de 10dB, avec un Vdd à 0,7V il consomme 100µW alors que pour un Vdd de 0,6V il
consomme 75µW. Dans ces valeurs de gains, le gain du buffer est inclus (2,5dB), cependant les
résultats de gain du circuit complet ne correspondent pas avec les simulations, il est alors fort probable
que le buffer dispose aussi d’un gain moins important. En effet, pour le LNA n°2, nous avons noté
dans la Table III-6 pour une alimentation de Vdd à 0,9V et une consommation en puissance de 96µW
que le circuit devait avoir 21dB de gain. Cependant nous remarquons pour un Vdd de 0,9V le gain est
à peine 15dB pour une puissance consommée de 275µW. Nous avons mené des investigations pour
trouver l’origine de cette différence.
16
14
12
Vdd = 0,4
10
Gain (dB)
Vdd = 0,5
8 Vdd = 0,6
Vdd = 0,7
6
Vdd = 0,8
4 Vdd = 0,9
Vdd = 1
2
0
50 100 150 200 250 300 350 400
Puissance (µW)
Figure III-30 Mesure sous pointes du gain en puissance du LNA n°2 à 2,4GHz avec une
variation de la puissance pour différents Vdd
Pour cela nous avons tout d’abord vérifié le spectre de sortie du LNA, illustré dans la Figure
III-31. Nous avons constaté la présence de signaux de fortes amplitudes en basses fréquences : de
20MHz à 200MHz. On remarque clairement que le signal RF à 2,4GHz dispose d’une puissance
nettement inférieure aux parasites en basses fréquences : le signal RF est à -70dBm alors que les
parasites sont au dessus de -50dBm. L’ajout des capacités de découplage sur les accès DC a permis
d’atténuer ces signaux mais pas totalement. Ces signaux ne correspondent pas à des fréquences
connues comme par exemple le GSM à 900MHz, la radio FM (87MHz à 108MHz) ou le 50Hz du
secteur. Il est probable que ces signaux soient générés par des oscillations provoquées par le circuit
utilisant la puissance utile du circuit à la place de servir uniquement à l’amplification.
109
20 MHz à 200MHz
> -50dBm
2.4GHz
Figure III-31 Spectre du signal pour les mesures sous pointes de 1Hz à 5GHz
Le « power meter » permet d’intégrer toute l’énergie sans distinction de fréquence. Cette
procédure de mesure est souvent utilisée lors de mesure au « load pull » pour des amplificateurs de
puissance. Cependant, si des signaux de fréquences différentes apparaissent dans le spectre cette
méthode n’est plus tout à fait correcte car elle prend en compte la puissance des autres fréquences.
Pour les mesures qui suivent nous mesurons le gain et le bruit avec l’analyseur de spectre à la
fréquence de 2,4GHz. De plus nous reportons le circuit sur un PCB avec des micro-câblages pour
rapprocher au plus près le découplage DC de la puce. Les résultats des mesures sont reportés dans la
Figure III-32 et sont comparés avec l’approche du « power meter » avec la puce sous pointes. On
constate que les deux procédures de mesures n’ont pas de différences pour la tension d’alimentation de
1V. Cependant, on constate une différence de 1dB pour le Vdd à 0,8V et de 2dB pour le Vdd à 0,7V.
Bien que les signaux en basses fréquences soient plus atténués avec les mesures sur PCB, les
performances ne sont toujours pas similaires aux simulations.
Les mesures du gain et du bruit pour la fréquence de 2,4GHz sont reportées dans les Figure
III-33 pour des tensions d’alimentation de 1V et 1,2V. Les valeurs des coefficients d’inversion des
transistors NMOS et PMOS sont associées à chaque puissance de façon numérique. On remarque que
le bruit du circuit est très élevé. Pour des puissances de 180µW le bruit est de 11,5dB pour un gain de
10dB. Au mieux le facteur de bruit atteint 9dB pour un gain de 19dB avec une consommation de
540µW. Par ailleurs les transistors NMOS et PMOS sont polarisés dans la région d’inversion modérée,
sauf pour la puissance la plus faible (29µW) avec le PMOS et la puissance la plus forte (540µW) pour
le NMOS. On constate que le canal du NMOS est plus développé que celui du PMOS avec un IC
supérieur à 1 et arrivant à la forte inversion. Le PMOS dispose d’IC compris entre 0,1 et 1.
110
16
14
12
10
8
6
4
Gain (dB)
2 Vdd 1V (PCB)
0 Vdd 0,8V (PCB)
-2
-4 Vdd 0,7V (PCB)
-6 Vdd 1V (Pointe)
-8 Vdd 0,8V (Pointe)
-10 Vdd 0,7V (Pointe)
-12
-14
0 50 100 150 200 250 300 350 400
Puissance (µW)
Figure III-32 Mesure du gain du LNA n°2 à 2,4GHz en fonction de la puissance consommée
pour différents Vdd et comparaison des deux types de mesures.
Le LNA qui dispose du meilleur bruit est le LNA n°3 avec un bruit minimum de 7dB pour un
gain de 17dB à 700µW. Nous pouvons affirmer que les circuits réalisés ne sont pas des amplificateurs
« faible bruit » à proprement parler. L’origine de ce bruit important est difficile à définir. Une
possibilité proviendrait des plots qui ne sont pas assez ouvert provoquant une augmentation de la
résistance d’accès du LNA et donc une augmentation du facteur de bruit. Une autre explication
pourrait venir du transistor PMOS qui dispose d’un coefficient d’inversion inférieur à 1, qui
correspond à une région où le bruit peut être important. Une dernière explication pourrait provenir du
fait que la technologie est en cours de développement disposant d’un modèle de bruit du transistor non
viable dans les régions de travail utilisées : inversion faible et inversion modérée.
40
)
(N 0,6 ; P 0,05)
(N 10,8 ; P 0,9
Vdd 1V
(N 8,2 ; P 0,7)
35
(N 7,3 ; P 0,6)
25 Vdd 1,2V
(N 4,8 ; P 0,4)
(N 6 ; P 0,5)
30
(N 1,4 ; P 0,1)
(N 3,6 ; P 0,3)
25
(N 2,5 ; P 0,2)
(N 2,5 ; P 0,2)
(N 3,6 ; P 0,3)
(N 4,8 ; P 0,4)
20
(N 7,3 ; P 0,6)
20
(N 8,2 ; P 0,7)
)
(N 1,4 ; P 0,1)
Gain (dB)
(N 6 ; P 0,5)
(N 10,8 ; P 0,9
NF (dB)
15
(N 0,6 ; P 0,05)
15
10
5
Vdd 1V 10
0 Vdd 1,2V
-5
5
0 100 200 300 400 500 600 0 100 200 300 400 500 600
Puissance (µW) Puissance (µW)
(a) (b)
Figure III-33 Performances en gain (à gauche) et en bruit (à droite) en fonction de la puissance
consommée pour le LNA n°2 à 2,4GHz avec les valeurs numériques d’IC du NMOS et PMOS
Les mesures du gain et du bruit sont représentés sur la Figure III-34 en fonction de la
fréquence pour deux consommations de puissance : 180µW et 300µW. Sur ces graphiques il est
possible de constater deux pics pour le gain, un à 800MHz et l’autre à 1,35GHz. Le pic à 800MHz
pourrait correspondre à un signal parasite du standard GSM, ceci peut se confirmer avec la présence
111
d’un pic de bruit incohérent à cette même fréquence. Le pic à 1,35GHz ne correspond pas à un
standard particulier, il s’agit de la fréquence de résonance à laquelle le circuit propose le meilleur gain.
Si la réalisation du circuit avait été correcte, ce pic de résonnance aurait été normalement à 2,4GHz. A
1,35GHz, le circuit dispose d’un gain de 25dB pour une consommation 300µW et de 20dB pour une
consommation de 180µW. Le bruit est toujours élevé, aux alentours de 12dB. Il apparait une autre
résonnance plus proche de la fréquence d’intérêt à 2GHz. Le bruit le plus faible remarqué est de 9,7dB
à la fréquence de 2,75GHz.
15
25 P = 300µW
P = 180µW
20
Gain (dB)
NF (dB)
15
10 10
P = 300µW
5 P = 180µW
500M 1G 1,5G 2G 2,5G 3G 500M 1G 1,5G 2G 2,5G 3G

(a) (b)
Figure III-34 Performances en gain (a) et en bruit (b) en fonction de la fréquence pour le LNA
n°2 aux puissances consommées de 300µW et 180µW.
A partir des mesures de gain et de bruit à 2,4GHz, le FOM est calculé puis représenté dans la
Figure III-35 en fonction de la puissance consommée. Les valeurs des coefficients d’inversion des
transistors NMOS et PMOS sont associées à chaque puissance de façon numérique. Malgré un
comportement du gain et du bruit similaires aux courbes de la Figure III-2 dans les régions de faible et
modérée inversion, les mesures ne permettent pas de montrer que le FOM atteint un optimum.
0,01
(N 10,8 ; P 0,9)
(N 7,3 ; P 0,6)
(N 8,2 ; P 0,7)
(N 6 ; P 0,5)
(N 4,8 ; P 0,4)
(N 3,6 ; P 0,3)
(N 2,5 ; P 0,2)
(N 1,4 ; P 0,1)
FOM
)
(N 0,6 ; P 0,05
1E-3
Vdd 1V
Vdd 1,2V
0 100 200 300 400 500 600

Puissance (µW)
Figure III-35 FOM et IC en fonction de la puissance consommée pour le LNA n°2 à 2,4GHz
avec les valeurs numériques d’IC du NMOS et PMOS
112
Suite aux problèmes rencontrés nous avons décidé d’utiliser des amplificateurs faible bruit qui
fonctionnent correctement afin de valider la méthode. Pour cela nous avons utilisé des échantillons
disponibles au laboratoire.
b. Les circuits en CMOS 130nm
Les circuits réalisés en CMOS 28nm n’ont pas permis de valider un maximum de FOM à
partir des mesures de gain, de bruit et de courant. Afin de vérifier la méthode, des LNA réalisés par
Dr. Aya Mabrouki et Dr. Thierry Taris en technologie CMOS 130nm de STMicroelectronics ont été
analysés. Le circuit du Dr. A. Mabrouki est un cascode à dégénérescence inductive. Le circuit du Dr.
T. Taris est une source commune complémentaire ou « current reused » de même topologie que le
circuit implémenté en 28nm.
 Organisation de la mesure
Les deux circuits ont subi le même protocole de mesures qui a été utilisé pur la puce en
CMOS 28nm mais sans utiliser d’impédance variable. Les tensions de polarisation Vdd ont étés fixées
à 0,5V pour le circuit du Dr. A. Mabrouki et à 0,6V pour le circuit du Dr. T. Taris de façon à conserver
les paramètres utilisés par les concepteurs. Les tensions de contrôle de la grille (VGS) sont incrémentés
par pas de 20mV de 50mV au Vdd. Pour chacun de ces points de polarisation, les paramètres S et le
facteur de bruit (NF) sont mesurés à 2,4GHz pour les inclure dans le calcul du FOM et trouver la
polarisation optimale. Afin de vérifier l’adaptation sur une bande plus large, nous réalisons des
mesures de 2GHz à 3GHz avec un pas de 200MHz.
Table III-9 Organisation de la mesure
Vdd Vgs Paramètre S & NF

Valeurs Mabrouki Taris 50mV à Vdd 2GHz à 3GHz
0,5V 0,6V pas de 20mV pas de 10MHz
 Circuit du Dr A, Mabrouki
Le circuit développé par le Dr, A, Mabrouki [7] est un LNA cascode à dégénérescence
inductive et à charge inductive à 2,4GHz. Ces travaux de recherche ont été développés pour améliorer
la linéarité du LNA en modifiant la tension du substrat (VBS) qui joue un rôle important sur la tension
de seuil du transistor (Vth). Ce circuit est entièrement intégré (Figure III-36), il dispose de trois
inductances et occupe une surface totale de 2mm².
113
Vdd_LNA
Ld Cout
(0,5p)
(5n) RFout
Vdd Cd
M2 (0,12p)
(120µ/130n)
RFin Rb
Vbs
Cin LG M1
(160µ/130n)
(7p) (11.6n) Cd
Ls
Vgs_LNA (1.4n)
(a) (b)
Figure III-36 : Circuit Cascode de la puce d'A, Mabrouki : schématique (a) et photographie (b)
La procédure de mesures décrite précédemment est réalisée sur ce circuit. Les extractions des
performances à 2,4GHz (le gain, le bruit et le FOM) sont représentées dans la Figure III-37 en
fonction du courant de polarisation (ID) et du coefficient d’inversion (IC) du transistor M 1. Les
instruments de mesure n’ont pas permis de définir les performances du circuit seulement pour une
tension de contrôle VGS de 170mV à 420mV à la place de 50mV à 600mV. Cependant, les résultats
obtenus ont permis de constater que les allures du gain, du bruit et du FOM correspondent à la partie
III.1. Le gain croit avec la consommation de courant ou le coefficient d’inversion puis il commence à
saturer ce qui fait diminuer le gain. Le bruit diminue avec l’augmentation du courant puis augmente
quand le gain diminue. Le FOM dispose d’un pic maximal en régime d’inversion modérée pour un IC
égale à 1,2. Au point maximal de FOM, le circuit présente un gain de 8,8dB avec un facteur de bruit
de 3,3dB pour une consommation de 800µA (ou puissance de 400µW). Le concepteur du circuit
présenta ce circuit non optimisé en polarisation de FOM avec un gain de 9dB, un bruit de 3,2dB pour
une consommation de 980µA (ou puissance de 490µW). Soit une différence de 180µA, ou 18% de
différence relative, pour des performances très proches.
FOM FOM
FOM Gain (dB) Gain NF FOM Gain (dB) Gain NF
NF (dB) NF (dB)
10 10
3,0m 20 3,0m 20
5 5
0 15 0 15
2,0m 2,0m
-5 -5
10 10
1,0m -10 1,0m -10
-15 5 -15 5
0,0 0,0
-20 -20
0 0
0 500 1000 1500 0,1 1
Id (µA) IC
(a) (b)
Figure III-37 Performances du circuit à 2,4GHz en fonction : du courant de polarisation (a) et
le coefficient d'inversion (b)
114
Les mesures des paramètres S et du facteur de bruit en fonction de la fréquence sont

présentées pour la polarisation au FOM maximal dans la Figure III-38 pour une puissance de 400µW.
Cette courbe met en évidence qu’à ce point de polarisation, l’adaptation optimale n’est pas à 2,4GHz
mais plus vers 2,25GHz. Néanmoins, les paramètres de réflexions (S11 et S22) sont en dessous de -
10dB à 2,4GHz ce qui est convenable. La courbe du bruit montre que le bruit est adapté à 2,4GHz.
10 10
Figure de bruit , NF (dB)

0
Paramètres S (dB)
-10
S11 5
-20 S21
S12
-30 S22
-40 0
2G 2,2G 2,4G 2,6G 2,8G 3G 2,0G 2,2G 2,4G 2,6G 2,8G 3,0G
(a) (b)
Figure III-38 Paramètres S (a) et Facteur de bruit (b) à la polarisation optimale pour 400µW
 Circuit du Dr T. Taris
Le circuit développé par le Dr. T. Taris est une source commune complémentaire ou « current
reused » [8] (Figure III-39). Le circuit réalisé en 28nm est de même topologie et sa description est
réalisée dans la partie III.2. Il a été réalisé pour des applications à très faible consommation à 2,4GHz.
Il est entièrement intégré et contient deux inductances au totale pour l’adaptation 50 ohms : une en
entrée et une en sortie. Le circuit occupe une surface de 0,63mm².
Vdd_buffer
Vdd_LNA Lpk
(5n)
RFout
M2
(30µ/130n) Cm2
RF (1p)
M3 Cm3
C1 (1p)
RFin (12p)
(4k) Cm1 (30µ/130n)
(0,5p)
M1
LG (20µ/130n)
(10n) Rpol2
Rpol1
(3k)
(20k)
Vgs_LNA Vgs_Buffer
(a) (b)
Figure III-39 Circuit source commune complémentaire de T. Taris : schématique (a) et
photographie (b)
115
La même procédure de mesure décrite précédemment est menée sur ce circuit. Les extractions
des performances à 2,4GHz (le gain, le bruit et le FOM) sont représentées dans la Figure III-40 en
fonction du courant de polarisation (ID) et du coefficient d’inversion (IC) du transistor M 1.
Contrairement au cascode, les instruments de mesures ont permis de réaliser les mesures sur toute la
plage de tension VGS : de 50mV à 500mV. Ceci nous a permis de bien visualiser le comportement du
circuit du régime de faible inversion (IC < 0,1) jusqu’au régime de forte inversion (IC > 10). Les
allures du gain, bruit et FOM sont par ailleurs mieux définies. Nous constatons encore que le gain et le
bruit se dégradent vers la forte inversion et que le pic de FOM est bien défini en inversion modérée. Le
point optimum de FOM est défini pour un coefficient d’inversion de 1,6, un courant de 135µA (ou
puissance de 81µW) avec un gain de 14,35dB et un facteur de bruit de 5dB à 2,4GHz. Le concepteur
du circuit présenta ce circuit avec un gain de 15,7dB, un bruit de 4,6dB et un courant de 218µA (ou
puissance de 130µW). Les performances visées par le concepteur Dr. T. Taris sont meilleures mais le
circuit n’est pas optimisé en FOM et dispose d’un courant plus important. Avec la méthode on obtient
une diminution du courant de 83µA, soit 38% en moins et un FOM meilleur de 19%. L’objectif de
cette comparaison est de définir une polarisation optimale afin de trouver le meilleur compromis entre
les performances.
FOM FOM
FOM S21 (dB) Gain NF FOM S21 (dB) Gain NF
NF (dB) 20 NF (dB) 20
15 15 15 15
10µ 10µ
10 10
10 10
1µ 5 1µ 5
0 0
5 5
100n -5 100n -5
10 100 1000 0,1 1 10
Id (µA) IC
(a) (b)
Figure III-40 Performances du circuit à 2,4GHz en fonction : du courant de polarisation (a) et
le coefficient d'inversion (b)
Les mesures des paramètres S et du bruit en fonction de la fréquence sont présentées pour la
polarisation au FOM maximal dans la Figure III-41, pour une puissance de 81µW. On remarque que le
circuit dispose du S21 maximal aux alentours de 2,4GHz, de même que le meilleur S22 de -13,6dB à
cette même fréquence. Le S11 est de -10,7dB à 2,4GHz et il est minimal à 2,54GHz. Le S11 n’est pas
centré à 2,4GHz car son adaptation dépend de la transconductance des transistors qui est différente car
la polarisation n’est pas celle prévue par le concepteur. Le bruit est à son minimum à la fréquence de
2,4GHz.
116
20
10
10
Figure de bruit , NF (dB)

Paramètres S (dB)
-10
5
-20 S11
S21
-30 S12
S22
-40
0
-50
2,0G 2,2G 2,4G 2,6G 2,8G 3,0G 2,0G 2,2G 2,4G 2,6G 2,8G 3,0G
(a) (b)
Figure III-41 Paramètres S (a) et Facteur de bruit (b) à la polarisation optimale pour 81µW
 Conclusion des mesures

Nous avons utilisé trois types de mesures sur deux circuits en technologies CMOS 130nm
bulk : des mesures DC pour récolter le courant de polarisation, des mesures de paramètres S pour
connaître le gain en puissance et l’adaptation du circuit, et des mesures de bruit pour le facteur de
bruit. Les données de courant, gain et bruit ont étés intégrées au FOM de l’amplificateur faible bruit à
faible consommation pour des fréquences radio. Ces mesures nous ont confirmé qu’il existe bien un
maximum de FOM dans la région d’inversion modérée. Bien que les circuits ne soient pas optimisés
avec la FOM lors de leur conception, les mesures ont montré qu’utiliser la méthode de FOM pour
polariser le circuit permet de diminuer la consommation en courant. Pour le circuit du Dr. A.
Mabrouki avec des performances très proches en termes de gain et de bruit, il est possible
d’économiser 18% de la puissance consommée. Cependant, ce circuit avait été conçu pour améliorer la
linéarité qui nécessite généralement un courant plus important, ce que nous n’avons pas considérée
dans notre cas. Pour le circuit de T. Taris qui a été réalisé pour des très faibles consommations, on
constate qu’utiliser la méthode de la FOM permettrait d’économiser presque 40% de la puissance
consommée avec des performances légèrement inferieures.
4. Conclusion
Une nouvelle approche de conception d’amplificateur RF à faible consommation a été
présentée dans ce chapitre. Elle utilise les performances de gain, de bruit et de consommation de
courant d’un circuit afin de définir une polarisation optimale à partir d’un facteur de mérite (FOM).
Cette approche permet dans un premier temps de dimensionner le cœur d’un circuit puis dans un
deuxième temps de régler l’adaptation. Cette méthode a permis d’affirmer que pour des technologies
avancées, tels que la CMOS 65nm ou la 28nm, l’utilisation de la longueur de grille minimale n’est pas
un choix optimal pour diminuer la consommation de courant. En utilisant des représentations
analytiques des circuits à partir de la normalisation du transistor et du coefficient inversion, il est
117
possible de dimensionner les composants de façon automatique. Cette automatisation est un atout
majeur pour modifier rapidement le dimensionnement d’un circuit en fonction de ses performances ou
de sa technologie. A cause de problèmes diverses liés à la maturité de la technologie au moment de la
fabrication, les mesures des puces 28nm n’ont pas pu complètement illustrer l’approche proposé.
Cependant des mesures effectuées sur deux topologies différentes, un cascode et une source commune
complémentaire auto-polarisée, en technologie CMOS 130nm ont permis de valider
expérimentalement la puissance d’optimisation de la méthode de dimensionnement par FOM optimale
à IC optimal.
118
Bibliographie
[1] T. Melly, « Conception d’un émetteur récepteur à faible consommation intégrée en

technologie CMOS », EPFL, 2000.
[2] A. Shameli et P. Heydari, « Ultra-Low Power RFIC Design Using Moderately

Inverted MOSFETs: An Analytical/Experimental Study », RFCI, 2004.
[3] « Iternational Technology Roadmap for Semidonductors  : System Drivers ». 2011.
[4] I. Song et B.-G. Park, « A Simple Figure of Merit of RF MOSFET for Low-Noise
Amplifier Design », Electron Device Lett. IEEE, vol. 29(12), 2008.

[6] B. Leite, « Design and modeling of mm-wave integrated transformers in CMOS and
BiCMOS technologies », Bordeaux 1, 2011.
[7] A. Mabrouki, T. Taris, Y. Deval, et J. Begueret, « CMOS low-noise amplifier

linearization through body biasing », in IEEE International Symposium on Radio-Frequency
Integration Technology, 2009. RFIT 2009, 2009, p. 150‑153.
[8] T. Taris, J.-B. Begueret, et Y. Deval, « A 60µW LNA for 2.4GHz wireless sensors
network applications », RFCI, 2011.
119
Chapitre IV
Méthodologie de conception
d’Oscillateur
Chapitre IV. Méthodologie de conception d’Oscillateur
Chapitre IV. Méthodologie de conception d’Oscillateur..................................................... 122
1. Méthode de conception d’oscillateurs LC ............................................................... 123
a. Analyse linéaire ....................................................................................................... 124
b. Analyse non-linéaire ............................................................................................ 126
c. Analyse du bruit de phase........................................................................................ 130
d. Méthode de conception d’oscillateur à base de FOM ......................................... 133
2. Méthode de conception d’oscillateur à base de FOM du LNA ............................... 135
3. Conclusion ............................................................................................................... 140
Bibliographie ...................................................................................................................... 141

Chapitre IV : Méthodologie de conception d’Oscillateur
La première partie de cette étude a été réalisée durant le stage de fin d’étude de Gabrielle
Guitton encadré par Pr. C.C. Enz au sein du laboratoire ICLAB à l’Ecole Polytechnique Fédérale de
Lausanne (EPFL) et co-encadré par le Pr. T. Taris et moi même. L’analyse de l’oscillateur a été
réalisée avec une technologie avancée 40nm de STMicroelectronics avec un modèle BSIM6. Suite aux
travaux réalisés durant ce stage, nous avons imaginé un dimensionnement de l’oscillateur à partir de la
méthode de l’amplificateur faible bruit présenté dans le chapitre III. Cette seconde partie d’étude s’est
déroulée avec des simulations en technologie 65nm de STMicroelectronics avec un modèle PSP du
transistor.
1. Méthode de conception d’oscillateurs LC

Les oscillateurs sont des systèmes asservis à contre réaction positive comme illustré dans la
Figure IV-1, dont la fonction de transfert est décrite dans l’équation IV.1. Pour que l’oscillateur
maintienne une amplitude constante, il est nécessaire que le système respecte les conditions de
Barkausen : disposer d’un gain de boucle égale à 1 et une phase totale nulle (équation IV.2).
X Y
+ H(w)
G(w)
Figure IV-1 Système asservi
H ( )
Y .X (IV.1)
1  H ( ).G( )
 H (0 ).G (0 )  1

 (IV.2)
arg( H (0 ).G (0 ))  0
Il existe deux grandes familles d’oscillateurs : les oscillateurs en anneaux (ou ring) et les
oscillateurs à réseaux LC. Nous focaliserons notre étude sur les oscillateurs de type LC. Bien que le
réglage de la fréquence d’oscillation ne soit pas une fonction linéaire, les oscillateurs de type LC ont
l’avantage d’avoir une consommation maitrisée et un spectre fréquentiel plus propre, c’est à dire
moins d’harmoniques autour de la fréquence centrale. Dans cette partie nous illustrerons la méthode de
conception avec un oscillateur LC de type Pierce.
123
Les oscillateurs sont considérés comme des circuits utilisant des « grands signaux »,
contrairement aux amplificateurs faibles bruit (LNA) qui sont considérés comme des circuits « petits
signaux ». La polarisation du transistor varie constamment dans le temps en fonction du signal
d’entrée, l’analyse « petits signaux » n’est alors plus correcte. Cependant les parasites, principalement
capacitifs, varient que peu avec la polarisation. Par conséquence, nous allons analyser le
comportement du circuit suivant deux approches : une approche linéaire et une non-linéaire. La partie
linéaire permet d’une part de fixer la fréquence d’oscillation du résonateur LC, d’autre part de vérifier
les conditions nécessaires pour démarrer l’oscillation. La partie non-linéaire permet de définir le
courant nécessaire pour obtenir l’amplitude souhaitée. Enfin le bruit de phase du circuit sera abordé.
a. Analyse linéaire
L’oscillateur de Pierce (Figure IV-2 a) est un oscillateur à trois points, présentant trois zones
d’impédances caractéristiques :
 la capacité C1 représente la capacité entre la grille et la source.

 la capacité C2 fait office de capacité de charge cumulée à la capacité entre le drain et
le substrat (ou bulk).
 le réseau LC principal ou « tank » est composé de la capacité C3 de réglage pour
l’oscillation, de la capacité entre le drain et la source, et de l’inductance L qui n’est
pas idéale et dispose de pertes résistives (r).
I bias
I
L C3
L V Xeq
r r Req
M C2
C1
Zeq
(a) (b)
Figure IV-2 Oscillateur Pierce (a) et schéma équivalent d’un circuit résonnant en série LC (b)
La fréquence de résonnance d’un oscillateur de type Pierce est définie dans l’équation IV.3,
elle dépend de l’inductance L en parallèle avec les capacités du circuit. Les pertes associées à
l’inductance, représentées par r, contribuent à atténuer l’amplitude du signal. Cette atténuation est
compensé par le transistor afin d’entretenir l’oscillation. Pour connaitre le gain nécessaire au maintient
de l’oscillation, l’impédance du circuit est dissociée en deux parties : l’impédance de l’inductance
d’une part, et l’impédance équivalente (Zeq) représentant le reste du circuit, illustré dans la Figure IV-2
b. Cette impédance équivalente est retranscrite dans l’équation IV.4 [1].
124
1 C1.C2
osc  avec C12  (IV.3)
L.C3  C12  C1  C2
g m  j..(C1  C2 )
Zeq ( )  (IV.4)
 .C1.C2  C1.C3  C2 .C3   j..gm .C3
2
Pour compenser les pertes de l’inductance, et atteindre les conditions d’oscillation, il est
nécessaire que les parties réelles et imaginaires de Zeq soient égales et opposées à celles de ZL comme
indiqué dans l’équation IV.5.
Re(Z eq ( ))   Re(Z L ( ))
 (IV.5)
Im( Z eq ( ))   Im( Z L ( ))
En supposant que le facteur de qualité du résonateur (QL) est largement supérieur à 1, il est
possible de déduire des équations IV.4 et IV.5 une fonction de la transconductance critique (g m_crit)
nécessaire pour compenser les pertes de l’inductance dans équation IV.6. L’étude approfondie de la
transconductance critique gm_crit [2] a permis de mettre en avant :
 Pour minimiser la consommation, la capacité C1 doit être égale à la capacité C2.

 Pour minimiser les couplages d’harmonique avec la grille et conserver un signal
quasi-sinusoïdale, il est préférable que C3<<C12.
Ces valeurs de capacités sont aussi liées à la fréquence de résonnance suivant l’équation IV.3.
osc  C 
g m _ crit  .C1  C2 .1  3  avec QL  ωL (IV.6)
QL  C12  r
Une fois que la valeur de la transconductance critique (gm_crit) est fixée par les paramètres du
circuit, nous utilisons l’équation de la transconductance en fonction du coefficient d’inversion
(Equation II.15) pour lier les paramètres physiques du transistor (W) au coefficient d’inversion dans
l’équation IV.7. La largeur de grille correspond à la taille minimale requise pour que l’oscillation
démarre, nous la notons Wcrit. De la même façon, nous définissons le courant minimum nécessaire
pour obtenir une oscillation ID_crit (équation IV.8). Les paramètres Wcrit et ID_crit sont représentés en
fonction de IC dans la Figure IV-3. L’équation IV.7 permet de définir des couples de valeurs (Wcrit,
IC) nécessaires pour que le circuit oscille. Sur le graphe de la Figure IV-3 (a), on constate qu’il existe
une relation quasi-linéaire entre la taille (W) et le coefficient d’inversion pour des IC compris entre
0,01 et 0,1. Ceci signifie que le courant est quasi-constant pour chacun de ces points alors que la taille
du transistor est divisée par 10. Ce phénomène est confirmé sur le graphique (b) du courant minimum
critique (ID_crit). On constate sur la Figure IV-3 (b), que du régime de faible inversion à l’inversion
modéré (1<IC) le courant n’augmente que très peu : de 220µA à 380µA (moins du double). Pour des
IC supérieurs à 1, le courant augmente rapidement allant jusqu’à 8mA. Par ailleurs, à travers le
125
paramètre c, on constate que l’effet de la saturation de la vitesse des porteurs accentue la
consommation de courant pour les technologies avancées. En région de forte inversion, on remarque
que la largeur de grille Wcrit tend vers une valeur constante, c’est une conséquence de la saturation de
la vitesse des porteurs.
g m _ crit .L.UT
Wcrit ( IC )  (IV.7)
Gm( IC , c ).I spec
IC .I spec .Wcrit ( IC )
I D _ crit  (IV.8)
L
Largeur de grille critique : W(m)
0.01 0.01
lbc=0 lbc=0
Courant critique : Id (A)

lbc=0,35 lbc=0,35
3
1 10
3
4 1 10
1 10
5
1 10
4
1 10
6 0.01 0.1 1 10 100
1 10
0.01 0.1 1 10 100
IC
IC
(a) (b)
Figure IV-3 Evolution de la largeur de grille critique Wcrit (a) et du courant critique ID_crit (b)
en fonction du coefficient d'inversion, avec (c=0.35) et sans (c=0) influence de la saturation de
vitesse des porteurs
L’analyse linéaire du circuit permet dans un premier temps de définir la fréquence

d’oscillation du circuit et les conditions minimales requises pour que le circuit oscille : la taille et le
courant critiques. Cependant le courant nécessaire pour obtenir une amplitude spécifique ne peut être
obtenu avec une analyse linéaire. Une analyse non-linéaire est nécessaire.
b. Analyse non-linéaire
Pour le comportement non-linéaire du circuit, nous allons analyser les harmoniques du courant
de sortie en fonction du signal d’entrée. Les harmoniques les plus intéressantes sont les harmoniques
d’ordre zéro (H0) et un (H1). L’harmonique zéro correspond au courant continu, elle va nous permettre
de connaitre le courant de polarisation nécessaire pour obtenir l’amplitude souhaitée. La première
harmonique est le courant à la fréquence fondamentale qui par l’intermédiaire de l’amplitude du
signal, permet de connaître la puissance de sortie du signal. Pour cette analyse, nous utilisons un signal
sinusoïdal de pulsation osc et d’amplitude Aosc. Ceci est représentatif du comportement réel d’un
oscillateur LC ayant un bon facteur de qualité QL. Il est alors possible de définir la tension Vgt, dans
l’équation IV.9, qui représente la différence entre la tension de grille Vg et la tension de seuil VT (Vgt=
126
Vg-VT). Cette tension Vgt comprend une composante continue (Vgt0) et une composante variable dans le
temps (Aosc.cos(osc.t)).
Vgt  Vgt 0  Aosc . cos(osc .t ) (IV.9)
Le courant peut être représenté soit avec des équations relativement simples, mais
discontinues suivant les régions de polarisation, soit avec une équation plus complexe mais continue.
Dans la première approche, qui ne nous concerne pas ici, les expressions du courant dans les
régions de faible et forte inversion sont bien connues et peuvent être analysées simplement et
séparément. Ces analyses sont détaillés dans le livre de E. Vittoz sur la conception d’oscillateur [9].
Nous retenons que :
 En régime de forte inversion, le courant est défini avec une équation quadratique en
fonction de la tension Vgt (équation IV.10). Un simple développement de l’équation du
courant est suffisant pour visualiser les harmoniques du signal.
.Vgt 0  Aosc . cos(osc .t ) 

I spec
I D (t ) 
2
(IV.10)
2.n.U T 2
 En régime de faible inversion, le courant est défini avec une équation exponentielle en
fonction de la tension Vgt (équation IV.11). Il est nécessaire de réaliser une
transformée de Fourier pour analyser les harmoniques du signal. La transformée de
Fourier de l’exponentielle est réalisée à partir des fonctions de Bessel de 1er espèce.
Vgt 0  Aosc . cos(0 .t )
I D (t )  I spec .e n.UT
(IV.11)
Pour notre étude, nous avons choisi d’analyser le comportement des harmoniques du circuit à
partir d’une équation du courant continue de la faible à la forte inversion prenant en compte l’effet de
saturation de la vitesse des porteurs pour les technologies avancées à canal court. Ce courant est défini
dans l’équation IV.12 [2]. Il dépend du courant spécifique (Ispec), de la charge d’électron dans la source
(qs) et du facteur de saturation de la vitesse des porteurs (c). Dans le cas des oscillateurs, il est
intéressant de noter que le courant spécifique (Ispec), équation IV.13, n’est plus défini comme une
constante. Il dépend de la largeur de grille (Wcrit) qui varie en fonction du coefficient d’inversion IC, et
qui permet de vérifier les conditions d’oscillation définies par la transconductance gm_crit, équation
IV.7. Pour diminuer la complexité des calculs, il est préférable d’analyser les harmoniques du circuit à
partir du coefficient d’inversion (IC) à la place du courant.
127
I D  IC .I spec 

4. qs  qs2  .I spec (IV.12)
2  c  41  c    1  2.qs  2 2
c
I spec .Wcrit ( IC )
I spec  (IV.13)
L
Pour prendre en compte le signal oscillant dans le courant, nous utilisons l’équation IV.14 qui
lie la tension Vgt à la charge de l’électron dans la source (qs).
2qs  ln(qs )  Vgt .n.U T (IV.14)
L’utilisation des équations IV.9, IV.12 et IV.14 permettent de définir une équation du
coefficient d’inversion IV.15 en fonction du temps (t), de la tension de polarisation (Vgt0), de
l’amplitude (Aosc) et de la pulsation (osc) du signal. La description analytique de cette fonction est
complexe à établir, il est nécessaire d’utiliser un calculateur numérique.
IC (t )  f IC (t ,Vgt 0 , Aosc , osc ) (IV.15)
Pour analyser le comportement non-linéaire d'un circuit, il est communément utilisé d'étudier
les harmoniques du courant. Afin de conserver la normalisation du transistor, nous analysons les
harmoniques à travers le courant normalisé, soit le coefficient d'inversion. Une transformé de Fourier
est effectuée sur l’équation du coefficient d’inversion variant dans le temps défini dans IV.15.
L’équation IV.16 permet d’obtenir les coefficients icm pour chaque harmonique de la fréquence
d’oscillation.
0,5
icm (Vgt 0 , Aosc )   f
0 , 5
IC (t ,Vgt 0 , Aosc , osc ). cos(m.osc .t ) d (osc .t ) (IV.16)
Il est ainsi possible d’obtenir le courant continu ID_DC à partir du premier coefficient ic0 et du
courant spécifique (Ispec), équation IV.13. Le courant à la fréquence d’oscillation, de la première
harmonique, est défini avec ID_H1 dans l’équation IV.18.
I D _ DC  ic0 (Vgt 0 , Aosc ).I spec ( IC ) (IV.17)
I D _ H 1  ic1 (Vgt 0 , Aosc ).I spec ( IC ) (IV.18)
Pour ces équations, il est nécessaire de définir la tension Vgt0. Elle peut être connue à partir de
la transconductance de la première harmonique (gm_H1), de l’amplitude d’oscillation du signal (Aosc) et
du courant de la première harmonique (ID_H1) (équation IV.19). Par ailleurs, on fait l’hypothèse que la
128
transconductance du fondamental (gm_H1) est égale à la transconductance critique (gm_crit) pour

entretenir l’oscillation. Par l’intermédiaire d’un calculateur numérique, il est ainsi possible de
connaître les valeurs de Vgt0 pour chaque amplitude et chaque coefficient d’inversion. On obtient ainsi
des formules de courants (ID_DC, ID_H1) qui dépendent uniquement du coefficient d’inversion et de
l’amplitude du signal.
I D _ H 1 ic1 (Vgt 0 , Aosc ).I spec ( IC ) g .A

g m _ H 1  g m _ crit    ic1 (Vgt 0 , Aosc )  m _ crit osc (IV.19)
Aosc Aosc I spec ( IC )
Pour finir, le courant continu (ID_DC) nécessaire pour respecter les conditions d’oscillation et
fournir une amplitude fixée (Aosc) est calculé numériquement avec le Vgt0 trouvé. Ainsi une fois définie
l’amplitude du signal, le courant dépend alors uniquement du coefficient d’inversion (équation IV.20).
Cette fonction est représentée dans la Figure IV-4 (a) et elle est comparée aux simulations. Le circuit
de type Pierce est dimensionné avec la largeur de grille critique (Wcrit) pour obtenir une oscillation de
100mV à 2,4GHz pour une technologie CMOS 40nm. On constate sur la Figure IV-4 (a) que le
courant calculé et le courant observé par simulation correspondent parfaitement. Il est reporté le
courant « minimum analytique » de la Figure IV-3 (b) nécessaire pour démarrer l’oscillation (analyse
linéaire), calculé à partir de l’équation (IV.8). On observe que le courant nécessaire pour disposer
d’une amplitude de 100mV est plus important que celui nécessaire pour démarrer l’oscillation. Pour la
région de faible inversion, la différence entre ces deux courbes est importante : plus d’un facteur 2. En
région d’inversion modérée, les valeurs des courants se rapprochent jusqu’à devenir très proches, mais
jamais égales, dans la région de forte inversion. La très faible différence du courant en région de forte
inversion peut questionner l’utilisateur sur la nécessité d’une analyse complexe, non-linéaire, pour
obtenir des résultats finalement proches de ceux d’une analyse simple, linéaire. Cependant, nous
verrons par la suite, qu’il existe un optimum de facteur de mérite (FOM) pour les oscillateurs RF à
faible consommation dans la région d’inversion modérée. Dans la Figure IV-4 (b), on remarque que la
taille Wcrit calculée analytiquement (équation IV.7) correspond aussi aux simulations réalisées pour
une amplitude de 100mV à 2,4GHz. Cependant, on remarque une légère divergence pour les
coefficients d’inversion important, autour d’IC égale à 100.
129
Courant de l'harmonique zéro : ID_DC Simulation

Analytique Simulation
Largeur de grille critique : Wcrit

Minimum analytique Analytique
100µ
1m WI MI SI
10µ
100µ
0,01 0,1 1 10 100 0,01 0,1 1 10 100
IC IC
(a) (b)
Figure IV-4 Evolution du courant d’harmonique d’ordre zéro ID_DC (a) et de la largeur de grille
critique Wcrit (b) pour une amplitude fixe de 100mnV à 2,4GHz : analytique et simulation
I D _ DC  ic0 ( IC , Aosc ).I spec ( IC ) (IV.20)
L’analyse non-linéaire présentée permet de définir le courant nécessaire pour que l’oscillateur
fournisse une amplitude souhaitée. Il est ainsi possible de définir un dimensionnement et une
polarisation du transistor valide dans toutes les régions d’inversions pour des technologies avancées.
c. Analyse du bruit de phase

L’analyse et la description analytique du bruit de phase d’un oscillateur sont des sujets
complexes, pour lesquels nous trouvons dans la littérature plusieurs interprétations. Les études les plus
connues sont celles de Leeson et de Hajimiri. Le modèle de Leeson [3] est semi-empirique et basé sur
une représentation du système comme étant linéaire et invariant dans le temps. Bien que cette
hypothèse ne soit pas correcte pour les oscillateurs fonctionnant avec des grands signaux, cette
représentation permet d’obtenir un modèle correcte du comportement du bruit dans la bande
fréquentielle en 1/f ², où le bruit est le plus critique pour un système de télécommunication. Le modèle
d’Hajimiri [4] prend en compte le comportement temporel du signal. Il démontre qu’il existe des
formes des signaux plus ou moins sensibles aux perturbations d’amplitude ou de phase, par exemple
les signaux sinusoïdaux sont plus sensibles aux variations que les signaux carrés. D’autre part, les
harmoniques du signal ont aussi une contribution sur le bruit de phase. Pour ce modèle, l’étude est
réalisée sur la réponse impulsionnelle du système qui par la suite est décomposé en série de Fourier.
Le modèle de Hajimiri permet d’obtenir des résultats très pertinents cependant son application est
complexe.
Pour notre étude nous avons utilisé une approche différente développée par E. Rubiola [5]. Ce
modèle empirique est basé sur une analyse linéaire du circuit qui prend en compte uniquement le bruit
thermique. Ce modèle permet d’obtenir des résultats plus corrects dans la région 1/f² que le modèle de
Leeson et de façon plus simple que le modèle d’Hajimiri. Le schéma équivalent en bruit d’un
130
oscillateur de type Pierce est présenté dans la Figure IV-5. Les sources de bruits du circuit proviennent
de l’inductance du résonateur (vnL) et du canal du transistor (ind).
gm·eqVgs 2
r 2 ind
vnL C2
C3
L
C1
Figure IV-5 Schéma équivalent petits signaux de l'oscillateur de Pierce avec les sources de bruit
Le modèle du bruit de phase développé par E. Rubiola prend en compte la densité spectrale de
puissance du bruit en tension (SVn) et l’amplitude différentielle entre le drain et la grille du transistor
(Adg), équation IV.21. Pour le cas de l’oscillateur de type Pierce, la tension sur le drain est égale et
opposée à la tension de grille. Il est alors possible de définir la tension Adg comme étant le double de
l’amplitude d’oscillation Aosc.
SVn SVn
L(D )  2
2  2
2
(IV.21)
A dg 2. Aosc
2
La densité spectrale de puissance du bruit en tension (SVn) est représentée dans l’équation
IV.22 à partir de la résistance de l’inductance du résonateur (r), de la pulsation d’oscillateur (osc), de

la différence de pulsation à laquelle le bruit de phase est calculé (D) et du facteur de bruit thermique
n. Ce facteur n est utilisé pour représenter le bruit du canal du transistor [6].
 
2
SVn  k .T .r 1   n ( IC )  osc  (IV.22)

 D 
Le bruit de phase est un paramètre difficile à représenter physiquement et simplement. Pour

notre cas nous utilisons le facteur de bruit thermique n(IC) comme une fonction empirique (équation
IV.23) qui varie de 1 à 3,5 en fonction du coefficient d’inversion [7] (Figure IV-6). Les paramètres a,
b et c sont extraits par la mesure. Bien que ces paramètres ne soient pas définis physiquement dans
notre cas, ils sont constants pour un transistor dans une technologie donnée.
 n ( IC )  a.IC ²  b.IC  c (IV.23)
131
4,0
Facteur de bruit thermique : n

3,5
3,0
2,5
2,0
1,5
1,0
0,01 0,1 1 10 100
IC
Figure IV-6 Comportement du facteur de bruit thermique n(IC) en fonction du coefficient

d'inversion
Pour l’oscillateur de Pierce, il est possible de remplacer la résistance de l’inductance r par les
capacités du circuit (C1, C2, C3), le facteur de qualité du résonateur QL et la pulsation d’oscillation osc,
comme défini dans l’équation IV.24. Les capacités globales (C1, C2, C3) sont fixées pour fournir la
fréquence de résonnance avec l’inductance, cependant il est important de se souvenir que les capacités
du transistor varient en fonction de la taille du transistor et donc dépendent du coefficient d’inversion
et de la transconductance critique gm_crit.
osc .L 1 1
QL   r  (IV.24)
r osc .r.C3  C12  osc .QL .C3  C12 
A partir des équations IV.21-24, le bruit de phase du circuit est défini dans l’équation IV.25.
L’amplitude du circuit Aosc et la pulsation osc sont fixées par le cahier des charges. Le facteur de
qualité QL et les capacités sont définis avec le résonateur. On remarque alors que le bruit de phase
varie uniquement en fonction du facteur de bruit n(IC).
  osc  2 1   n ( IC ) 
L(D )  10. logkT    (IV.25)
  D  4. Aosc .QL .osc .C3  C12 
2
L’équation du bruit de phase L(D) (IV.25) est comparée aux simulations dans la Figure IV-7
en fonction du coefficient d’inversion, pour une fréquence d’oscillation de 2,4GHz à une distance D
de 1MHz de la porteuse et une amplitude Aosc de 100mV. On remarque que les résultats analytiques
sont proches des simulations avec un écart inférieur à 0,5dB pour un bruit de phase de l’ordre de -
110dBc/Hz. Nous remarquons également un minimum de bruit de phase obtenu dans la région
d’inversion modérée, pour un IC égale à 0,8 en simulation.
132
-106
Simulation
Analytique
-107
Bruit phase (dBc/Hz)

-108
-109
-110
-111
0,01 0,1 1 10 100
IC
Figure IV-7 Bruit de phase à 1MHz d’une porteuse à 2,4GHz en fonction du coefficient
d'inversion pour une amplitude fixe de 100mV
L’augmentation du courant pour une amplitude fixe définie dans la Figure IV-4 et l’apparition
d’un point de minimum de bruit de phase dans la Figure IV-7 permettent d’envisager l’existence d’une
polarisation optimale. Afin de vérifier cette idée nous allons analyser le facteur de mérite (FOM) de
l’oscillateur en fonction du coefficient d’inversion.
d. Méthode de conception d’oscillateur à base de FOM

L’ITRS définit un facteur de mérite (FOM) pour les oscillateurs décrit par l’équation IV.26.
Ce FOM dépend de la pulsation du signal (osc), de la puissance consommée (PDC), du bruit de phase
(L(D)) et de la pulsation à laquelle est mesurée le bruit de phase (D). La puissance consommée PDC
correspond au produit de la tension d’alimentation globale (Vdd) et du courant à l’harmonique zéro
(ID_DC) défini à partir du coefficient d’inversion (IC) et de l’amplitude du signal (Aosc) dans l’équation
IV.20. Le bruit de phase est également défini à partir du coefficient d’inversion (IC) et de l’amplitude
du signal (Aosc) dans l’équation IV.25.
 osc 
2
kT
FOM    (IV.26)
L(D , IC ).PDC ( IC )  D 
En choisissant une valeur constante de Vdd, typiquement 1V, une pulsation osc correspondant
à une fréquence de 2,4GHz et D correspondant à 1MHz, il est possible de représenter, Figure IV-8 le
facteur de mérite (FOM) en fonction du coefficient d’inversion (IC) pour une amplitude de signal Aosc
égale à 100mV. Pour ces simulations, le circuit de Pierce a été réalisé en technologie 40nm avec une
inductance de 5nH ayant un facteur de qualité de 10. On constate qu’il apparait un point maximum de
FOM à la limite entre les régions de faible inversion et de l’inversion modéré, pour un IC de 0,9.
Cependant on constate que ce maximum de FOM persiste sur une grande plage de variation d’IC en
inversion modérée. Par ailleurs, les calculs analytiques représentent bien le comportement du circuit en
133
simulation. Il est donc envisageable de réaliser une méthode de conception analytique à partir du FOM
pour définir la polarisation optimale (ICopt).
180
175
WI MI SI
FOM
170
Simulation
165 Analytique
0,01 0,1 1 10 100

IC
Figure IV-8 FOM en fonction du coefficient d'inversion pour une amplitude de 100mV à
2,4GHz
Les étapes de conception d’un oscillateur sont répertoriées dans la Figure IV-9 (a). A partir de
l’analyse linéaire du circuit, les conditions nécessaires pour compenser les pertes résistives et
entretenir l’oscillation sont calculées : la transconductance critique (gm_crit) et la largeur de grille
critique en fonction du coefficient d’inversion (Wcrit(IC)). En utilisant ces paramètres, l’analyse non-
linéaire est réalisée pour calculer les harmoniques du signal. Par une transformée de Fourier sur
l’équation du courant, il est possible de définir une équation du courant de polarisation (IDC) en
fonction de l’amplitude du signal (Aosc), de la première harmonique et du coefficient d’inversion. Pour
cette même amplitude d’oscillation (Aosc), le bruit de phase (L(D)) est calculé en fonction du
coefficient d’inversion. Pour finir, le FOM est calculé. L’apparition du maximum de FOM permet de
définir une polarisation optimale (ICopt).
Bien qu’il ne soit pas encore validé par un logiciel (présenté dans le Chapitre III.2.b), un
algorithme possible de conception est décrit dans la Figure IV-9 (b). Cet algorithme utilise les
différentes étapes décrites dans la Figure IV-9 (a), en vérifiant les performances obtenues pour le bruit
de phase. En effet, dans le diagramme (a) le bruit de phase obtenu à la polarisation optimale ICopt ne
correspondent pas forcément aux performances souhaitées au départ. Deux solutions sont alors
possibles : ne pas utiliser la polarisation optimale, ou changer l’amplitude du signal. Nous avons vu
dans la Figure IV-7 qu’il existe un minimum de bruit de phase en fonction du coefficient d’inversion.
Si ce point minimum de bruit de phase est plus grand que les performances visées, le fait de changer la
valeur du coefficient d’inversion ne donnera pas de solution. Il est alors nécessaire d’augmenter
l’amplitude du signal pour diminuer le bruit de phase, ce qui augmente par la même occasion la
consommation du circuit. Dans l’algorithme proposé (b), nous choisissons de modifier l’amplitude du
signal et de conserver la polarisation optimale (ICopt) obtenue avec le FOM. Une autre approche serait
134
de réaliser des algorithmes plus complexes faisant varier l’amplitude du signal et le coefficient
d’inversion pour vérifier si il est possible de minimiser le courant consommé.
Spécifications visées : Aosc, Bruit Phase
Aosc, Bruit Phase
Analyse linéaire
Condition d’oscillation :
Analyse linéaire
Condition d’oscillation : gm_crit è W(IC)
gm_crit è W(IC)
Calcul : IDC(IC) à Aosc
Analyse non-linéaire
Définition du courant à Aosc :
Calcul : L(IC, D) à Aosc
è IDC(IC)
Augmentation de
la valeur de Aosc
Analyse Bruit de phase
Définition du bruit de phase non L(IC, D)minimum
à Aosc : = Spécifications ?
FOMosc
è L(IC, D) FOMopt
oui
FOM Calcul :
ICopt IC
FOMopt FOM à Aoscè ICopt
Analyse du FOM
Définition du FOM à Aosc : ICopt
ICopt IC
Wopt(ICopt)
è FOM(IC) Lopt non ICopt
L(ICopt, D) oui
= Spécifications ?
Wopt(ICopt)
Lopt
(a) (b)
Figure IV-9 Etapes de conception d'un oscillateur (a) et algorithme de conception (b) à base de
FOM
Nous venons d’apercevoir qu’il est possible de définir des méthodes pour dimensionner et
polariser des oscillateurs afin de respecter les performances visées à partir d’une analyse linéaire, non-
linéaire et du bruit de phase. L’apparition d’un pic de FOM qui décroit lentement dans la région
d’inversion modérée (Figure IV-8) permet de confirmer l’intérêt de polariser les transistors en
inversion modérée pour des applications RF à faible consommation dans des technologies avancées.
Dans la partie suivante nous avons réalisé une approche différente de conception. Cette méthode
utilise le FOM de l’amplificateur à faible bruit, défini dans le chapitre III, pour concevoir des
oscillateurs.
2. Méthode de conception d’oscillateur à base de FOM du LNA

Nous avons vue dans le paragraphe IV.1 que les oscillateurs sont des systèmes asservies à
contre réaction positive. En considérant uniquement l’aspect linéaire de l’oscillateur, il est possible de
réaliser un oscillateur avec deux amplificateurs de gain unitaire et de déphasage 180°, comme reporté
dans la Figure IV-10. Cette configuration permet ainsi de respecter les conditions de Barkausen pour
entretenir l’oscillation.
135
X Av=1 Y
+ j=180°
Av=1
j=180°
Figure IV-10 Réalisation d’un oscillateur à base de deux amplificateurs de gain unitaire et de
déphasage de 180°
Nous illustrons dans la Table IV-1 ce système à l’aide de deux amplificateurs sources
communes à charge inductive mise en contre-réaction permettant de réaliser la topologie d’oscillateur
« cross-coupled ». Cette table permet de se rendre compte que les conditions d’oscillation nécessaires
pour que le circuit oscille sont que chaque source commune inductive dispose d’un gain de 1. Mise à
part les conditions d’oscillations, cette approche ne fournit pas d’autres informations relatives à
l’oscillation. Cependant nous venons de voir dans le paragraphe IV.1.d qu’il existe une polarisation
optimale (ICopt) pour les oscillateurs qui permet un maximum de FOM. Cette polarisation optimale se
situe dans la région d’inversion modérée, tout comme les amplificateurs faibles bruit (LNA) analysés
dans le chapitre III. L’idée est alors d’utiliser deux amplificateurs faible bruit à faible consommation
pour concevoir l’oscillateur à faible consommation ayant un bruit de phase faible.
Table IV-1 Evolution d’amplificateur en Oscillateur
Source commune (SC) inductive Deux SC en contre-réaction Oscillateur Cross-coupled

I bias
Ibias
L load Out Out-

Av=1 I bias
In Lload Lload
Arg=180° Mn CL
Ctank
Lload Out Out+ Out-
Out+ I bias
In
Mn CL
Out L load
In
CL Mn
Afin de vérifier la pertinence de cette approche nous comparons l’évolution des performances
d’un LNA et de l’oscillateur en fonction du courant. Deux LNA sont dimensionnés pour fournir un pic
de résonnance à 2,4GHz et disposer d’un gain supérieur à 1 ; ensuite ils sont mis en contre-réaction
pour réaliser l’oscillateur. Les simulations ont été réalisées dans une technologie CMOS 65nm de
STMicroelectronics. Dans la Figure IV-11 (a), l’amplitude du signal oscillant est comparée au gain en
tension du LNA. On constate que pour un dimensionnement de circuit fixe, le gain et l’amplitude
augmentent de façon similaire en fonction du courant. Dans la Figure IV-11 (b), le bruit de phase, à
136
1MHz de la porteuse, et le facteur de bruit minimum diminuent de façon similaire avec l’augmentation
du courant. Il est ainsi possible de constater que le comportement linéaire de l’amplificateur faible
bruit se répercute sur le comportement non-linéaire de l’oscillateur. Nous allons donc dimensionner un
oscillateur à partir d’un dimensionnement de LNA.
1,7 Av 500 NFmin

0,18 Bruit Phase @1MHz
Amplitude
450 -106
Gain en tension absolue, Av
1,6
Bruit Phase (dBc/Hz)

Amplitude (mV)
400 0,17
-108
NF min (dB)
1,5
350
1,4 300 -110

0,16
250
1,3 -112
200 0,15
160 180 200 220 240 260 160 180 200 220 240 260
Courant, Id (µA) Courant, Id (µA)
(a) (b)
Figure IV-11 Comparaison des performances du LNA et de l’oscillateur en fonction du
courant : comparaison entre le gain en tension du LNA et l’amplitude de l’oscillateur (a), comparaison
entre le facteur de bruit minimum du LNA et le bruit de phase de l’oscillateur (b).
La méthode de conception de LNA décrite dans le chapitre III.1.b est utilisée pour
dimensionner les deux sources communes à charge inductive. Les deux LNA disposent d’un gain
supérieur à 1 pour la polarisation optimale ICopt à la fréquence de 2,4GHz, puis ils sont combinés pour
réaliser l’oscillateur. Dans la Figure IV-12, nous comparons l’amplitude (a), le bruit de phase (b) et le
coefficient d’inversion (c) des transistors en fonction du courant consommé pour des oscillateurs de
largeurs de grille fixes (6, 8 et 10µm). Sur ce même graphique, nous reportons les performances des
oscillateurs dimensionnés avec le FOM du LNA, polarisées à ICopt, pour différentes largeurs de grille
(de 6µm à 19µm). Nous pouvons remarquer que :
 L’amplitude du signal, décrite dans la Figure IV-12 (a), met en évidence que
l’augmentation de la largeur de grille (W) contribue à diminuer la consommation pour
une amplitude constante. Ce résultat confirme la tendance de la Figure IV-4.
Cependant, on remarque l’existence d’une largeur maximale à partir de laquelle
l’amplitude du signal n’augmente plus.
 Le bruit de phase est reporté dans la Figure IV-12 (b). On constate que l’augmentation
de la largeur de grille implique une augmentation du bruit de phase pour une même
consommation. L’allure des performances avec le FOM fait apparaitre l’existence
d’une largeur de grille à partir de laquelle cette tendance s’inverse.
137
 Les coefficients d’inversions associés aux résultats d’amplitude et du bruit de phase

sont illustrés dans la Figure IV-12 (c). L’augmentation de la largeur de grille du
transistor implique une diminution du coefficient d’inversion pour un même courant.
Cette diminution explique en partie l’augmentation du bruit de phase, comme illustré
dans la Figure IV-7.
 L’intérêt de la polarisation optimale du LNA pour concevoir un oscillateur est difficile
à juger sur ces courbes. On ne visualise pas de polarisation ou taille optimale, mais
l’on constate une convergence de l’amplitude avec l’augmentation de la largeur de
grille et un changement d’allure pour le bruit de phase. Par contre, on constate que
cette approche permet de prévoir le comportement global du circuit en fonction de la
taille du transistor.
500
-104
Bruit de phase à 1MHz (dBc/Hz)
0 11 12 3
9 1 1 1145
450 1819 W= 6 W=7 W=8
17 16
1516 -106 178
1314
Amplitude, Aosc (mV)
1
12
400 11 19
10 -108
9
350 W= 8 -110
FOM(W,ICopt_LNA) FOM(W,ICopt_LNA)
W=7 W=6µm -112 W=6µm
W=8µm
300 W=8µm
W=10µm
W=6 -114 W=10µm
180 200 220 240 260 180 200 220 240 260
Courant, Id (µA) Courant, Id (µA)
(a) (b)
W= 6
W= 7
W= 8
9
10
IC
11
1 12 FOM(W,ICopt_LNA)
(c) 13
14
15 W=6µm
16
17 W=8µm
18
19 W=10µm
160 180 200 220 240 260

Courant, Id (µA)
Figure IV-12 Comparaison de l'amplitude (a), du bruit de phase (b) et du coefficient
d’inversion (c) en fonction du courant consommé pour différentes largeurs de grilles et un oscillateur
conçue à base de FOM de LNA
Nous avions remarqué dans la Figure IV-8 que le FOM optimal de l’oscillateur se situe pour
un coefficient d’inversion optimal compris entre 0,1 et 1. Cette même gamme de coefficient
d’inversion se retrouve pour la FOM optimale du LNA. De plus, les comportements des performances
pour l’oscillateur et le LNA sont similaires dans la Figure IV-11 : entre l’amplitude et le gain en
138
tension, et entre le bruit de phase et le facteur de bruit minimum. Nous pouvons envisager de
concevoir un oscillateur à partir du FOM du LNA. Une méthode de conception d’oscillateur possible
est décrite dans la Figure IV-13. Dans un premier temps, le LNA est dimensionné pour qu’il dispose
d’un gain en tension supérieur à 1 et qu’il soit polarisé au coefficient d’inversion optimal (ICopt) du
FOM du LNA. Par la suite, deux LNA identiques sont combinés en contre-réaction pour former
l’oscillateur. Ensuite, les performances d’amplitude et de bruit de phase de l’oscillateur sont vérifiées
pour les mêmes conditions de polarisation (à ICopt du LNA). Si l’amplitude et/ou le bruit de phase ne
correspondent pas aux spécifications requises, la taille du transistor est modifiée. Dans l’éventualité où
les performances requises ne sont pas atteintes avec la méthode, il existe trois solutions : ne pas
travailler au coefficient d’inversion optimal, changer les valeurs des composants passifs du circuit,
utiliser une topologie de circuit différente. Cette méthode de conception à base de LNA devient
intéressante en considérant le temps de simulation ou la complexité des calculs non-linéaire des
oscillateurs. En effet, les simulations des oscillateurs sont souvent très longues comparées aux
simulations linéaires des LNA. Même si la méthode des LNA ne permet pas de définir directement ni
l’amplitude du signal, ni le bruit de phase, elle permet d’obtenir des couples de paramètres (W, IC)
avec une polarisation proche de la polarisation optimale (ICopt) de l’oscillateur. Ces couples sont par la
suite utilisées en simulation (ou calcul analytique) non-linéaire afin de vérifier les performances de
l’oscillateur. Cette méthode de conception n’a pas pu être terminée par manque de temps, cependant
elle permettrait d’automatiser la conception d’oscillateur radiofréquence pour des applications à faible
consommation.
Aosc, Bruit Phase
FOM_LNA
Analyse linéaire FOMopt
Optimisation du LNA à base
de FOM(ICopt)
ICopt IC
Réalisation de l’oscillateur
à base de LNA
Analyse non linéaire & bruit
Incrémentation de de phase à (ICopt_LNA)
la taille du
transistor
ICopt
non oui
Aosc(ICopt)& L(ICopt, D) Wopt(ICopt)
= Spécifications ? Lopt
Figure IV-13 Méthode de conception d’oscillateur à base de FOM de LNA
139
3. Conclusion
Dans ce chapitre nous avons exposé deux méthodes de conception d’oscillateur. La première
approche, conventionnelle, utilise trois types d’analyses pour définir le dimensionnement du circuit.
Une première analyse linéaire permet de définir les conditions d’oscillation à partir du résonateur qui
fixe la fréquence d’oscillation. Une analyse non-linéaire permet de fixer le courant nécessaire pour
disposer d’une amplitude d’oscillation choisie. Enfin, le bruit de phase est analysé pour un
dimensionnement donné suivant les conditions d’oscillation et l’amplitude du signal. Ces trois types
d’analyses ont permis de visualiser l’existence d’un point optimum de FOM en région d’inversion
modérée, pour une amplitude constante. Ce point optimal de polarisation a permis de définir une
méthode de conception pour les oscillateurs. La polarisation optimale pour l’oscillateur RF à faible
consommation se situe en inversion modérée, tout comme les amplificateurs faible bruit (LNA) RF à
faible consommation. C’est sur ce second constat que l’idée de la deuxième approche de conception
est alors apparue : utiliser le FOM du LNA pour concevoir un oscillateur. Bien que l’oscillateur soit un
circuit de type « grand signal » et le LNA soit un circuit de type « petit signal », nous avons constaté
que les performances des deux blocs RF ont des comportements similaires en fonction du courant.
Nous avons donc envisagé une méthode de conception d’oscillateur à partir de la conception d’un
LNA. Il reste aujourd’hui à confronter ces deux méthodes avec des mesures de circuits dimensionnés
suivant ces approches. Les investigations proposées ouvrent la voie à des flots de conception semi-
automatiques pour la réalisation RF.
140
Bibliographie
[1] E. Vittoz, « Theory of the Pierce Oscillator », in Low-Power Crystal and MEMS
Oscillators, Springer Netherlands, 2010, p. 41‑92.
[2] E. A. Vittoz, Low-Power Crystal and MEMS Oscillators. Springer, 2010.
[3] E. Vittoz, « Implementations of the Pierce Oscillator », in Low-Power Crystal and
MEMS Oscillators, Springer Netherlands, 2010, p. 93‑135.
[4] A. Mangla, C. C. Enz, et J.-M. Sallese, « Figure-of-merit for optimizing the current-
efficiency of low-power RF circuits », in Mixed Design of Integrated Circuits and Systems (MIXDES),
2011 Proceedings of the 18th International Conference, 2011, p. 85‑89.
[5] D. B. Leeson, « A simple model of feedback oscillator noise spectrum », Proc. IEEE,
vol. 54, no 2, p. 329‑330, févr. 1966.
[6] A. Hajimiri et T. H. Lee, « A general theory of phase noise in electrical oscillators »,
IEEE J. Solid-State Circuits, vol. 33, no 2, p. 179‑194, févr. 1998.
[7] E. Rubiola, Phase noise and frequency stability in oscillators, Cambridge University
Press. 2008.

[9] A. Antonopoulos, M. Bucher, K. Papathanasiou, N. Mavredakis, N. Makris, R. K.

Sharma, P. Sakalas, et M. Schroter, « CMOS Small-Signal and Thermal Noise Modeling at High
Frequencies », IEEE Trans. Electron Devices, vol. 60, no 11, p. 3726‑3733, nov. 2013.
141
Conclusion générale
et Perspectives
Conclusion générale et Perspectives
Conclusion générale
Le travail présenté dans ce mémoire de thèse entre dans le cadre de la réalisation de

méthodologie de conception de circuits analogiques pour des applications radiofréquence sous
contraintes de faible consommation.
Le chapitre I dresse l’évolution des systèmes de télécommunication sans fils, permettant

d’introduire le contexte dans lequel les travaux ont été développés. La rapide évolution du marché et
des technologies, et la réduction du coût de fabrication des systèmes de télécommunication incitent à
disposer de méthodologies de conception simples, rapides et efficaces. Nos travaux se sont focalisés
sur la conception des circuits analogiques radiofréquence pour des applications à faible consommation
de puissance, et plus particulièrement sur les amplificateurs à faibles bruit et les oscillateurs.
Dans le chapitre II, le fonctionnement du transistor MOSFET a été détaillé. A partir du modèle
EKV, cette étude nous a permis de normaliser le transistor afin de prendre en compte son
comportement physique avec seulement quelques paramètres technologiques et trois paramètres de
conception. Ce modèle utilise le coefficient d’inversion. Il nous a permis d’obtenir un modèle continu
du fonctionnement du transistor de la faible inversion jusqu’à la forte inversion, couvrant ainsi tous les
régimes de fonctionnement du transistor utilisés par les concepteurs de circuits analogiques.
Le chapitre III reporte la méthodologie de conception d’amplificateur faible bruit RF à faible

consommation de puissance. Nous avons proposé une méthode de conception utilisant un compromis
des principales caractéristiques de ce type d’amplificateur : le gain, le facteur de bruit et la
consommation de courant. Ce compromis est réalisé sous forme d’un facteur de mérite. Il nous a
permis de distinguer une polarisation optimale à laquelle le compromis des performances est à son
maximum. Une méthode complète de conception de circuit s’est alors basée sur le facteur de mérite et
la normalisation du transistor MOS. Ce facteur de mérite nous a permis de comparer différentes
technologies et types de transistor mais également plusieurs topologies de circuits. D’autre part, cette
méthode a été menée de façon analytique, ce qui a permis de rendre la conception semi-automatique
grâce à une implémentation dans un logiciel. Cette méthode de conception a été validée en simulation
par l’implémentation d’une source commune complémentaire auto-polarisée à charge capacitive en
technologie CMOS 28nm de STMicroelectronics. Des mesures effectuées sur deux amplificateurs à
faibles bruit à 2,4GHz en technologie CMOS 130nm ont validé l’existence d’une polarisation optimale
à partir du facteur de mérite.
Dans le chapitre IV, une méthodologie de conception d’oscillateur radiofréquence à faible

consommation de puissance est présentée. Un oscillateur de type Pierce a été analysé de façon linéaire
144
et non-linéaire. A partir de ces différentes analyses, nous avons pu dimensionner et polariser le circuit
pour : respecter les conditions d’oscillation, obtenir une amplitude de signal souhaitée, et définir le
bruit de phase. L’utilisation d’un facteur de mérite pour les oscillateurs, nous a permis d’identifier une
polarisation optimale pour une amplitude constante. Cette polarisation optimale a été utilisée
également pour définir une méthodologie de conception. Dans ce chapitre, nous avons présenté une
solution alternative de conception à partir d’amplificateur faible bruit. Cette approche permet de
dimensionner plus rapidement un oscillateur.
Liste des publications
2014  "Design Methodology for Low Power RF LNA based on the Figure of Merit and the
Inversion Coefficient", F. Fadhuile, T. Taris, Y. Deval, D. Belot, C. Enz, International
Conference on Electronics Circuits and Systems (ICECS), December 2014
 "Méthodologie de conception d’Amplificateur Faible Bruit RF basée sur le Facteur de
Mérite et le Coefficient d’Inversion", F. Fadhuile, T. Taris, Y. Deval, D. Belot, G. Guitton,
C. Enz, Journée Nationales du Réseau Doctoral en Microelectronique (JNRDM), Mai 2014
 "Design of Ultra Low-Power RF Oscillators based on the Inversion Coefficient
Methodology using BSIM6 model", G. Guitton, A. Mangla, M-A. Chalkiadaki, F. Fadhuile,
T. Taris, C. Enz, International Journal of Circuit Theory and Applications (en cours
d’acceptation)
2013  "Design methodology for ultra low-power analog circuits using next generation BSIM6
MOSFET compact model", A. Mangla, M-A Chalkiadaki, F. Fadhuile, T. Taris, Y. Deval,
C. Enz, Microelectronics Journal, Vol 44, Issue 7, Jully 2013
 "Méthodologie de conception de circuits radiofréquence à très faible consommation en
technologie CMOS à base de coefficient d’inversion", F. Fadhuile, T. Taris, Y. Deval, C.
Enz, D. Belot, Journée Nationales des Microondes (JNM), Mai 2013
 "Méthodologie de conception de circuits radiofréquence à très faible consommation en
technologie CMOS à base de coefficient d’inversion", F. Fadhuile, T. Taris, Y. Deval, C.
Enz, D. Belot., Groupe De Recherche Ondes (GDR), Janvier 2013
Thématiques complémentaires :
2013  "Wide-Band Rejection of Interfering Signals", F. Rivet, F. Fadhuile, Y. Deval, T. Taris,

Electronics, Circuits , and Systems (ICECS), december 2013
 "Réjection large bande de signaux interférents", F. Rivet, F. Fadhuile, Y. Deval, T.
Taris, Journée Nationales des Microondes (JNM), Mai 2013
2011  "A low power digitally-enhanced SASP-based receiver architecture for mobile DVB-S
145
applications in the Ku-band (10.7-12.75 GHz) ", Fouque, F. Rivet, F. Fadhuile, Y.

Deval, J-B. Begueret, D. Belot, IEEE Radio and Wireless Symposium, Phoenix, USA,
January 2011.
Perspectives
Les études réalisées durant cette thèse peuvent être poursuivies de différentes manières :
 D’un point de vue scientifique, la linéarité pourrait être considérée dans le facteur de
mérite de l'amplificateur faible bruit permettant d'étendre la méthode de conception à
un plus grand nombre d'applications. L'amélioration du modèle de la conductance, en
prenant en compte les effets néfastes des technologies avancées, permettrait d'obtenir
une correspondance parfaite entre l'étude analytique et la simulation. De plus, l’étude
des oscillateurs devrait être validée par des mesures. Cependant, nous nous sommes
aperçus que la variation de la polarisation du circuit ne permet pas de définir une
polarisation optimale ; il est alors nécessaire de réaliser plusieurs oscillateurs de
différentes tailles pour visualiser le point optimum de FOM. Il serait aussi intéressant
de concevoir une méthode pour d’autres blocs RF, tels que les mélangeurs ou les
amplificateurs de puissance. Nous avons vu que les transistors MOS sont de plus en
plus utilisés pour des applications millimétriques. La méthode de FOM à faible
consommation n’a plus de sens pour ces applications, cependant la conception
automatique de circuits millimétriques pourrait être réalisée avec des modèles plus
complexes du transistor MOS et une prise en compte du layout.
 D’un point de vue industriel, le logiciel de conception peut être amélioré pour disposer
d’une bibliothèque de technologies et de topologies d’amplificateur faible bruit plus
importante. Il serait aussi intéressant d’utiliser des algorithmes de conception plus
complexes pour optimiser au mieux les circuits. Par ailleurs, on pourrait imaginer
d’introduire d’autres blocs du système de télécommunication dans le logiciel (comme
l’oscillateur, mélangeur, filtre,…) pour réaliser les systèmes entiers de façon
automatique. Le dimensionnement du circuit pourrait aussi prendre en compte le
layout afin d'optimiser au maximum le circuit. Enfin, la prise en compte du layout
permettrait de disposer d’un produit directement prêt à envoyer en fonderie.
 D’un point de vue technologique, les technologies MOS « classique » atteigne leurs
résolutions minimales (10nm), très proche de la taille des atomes (0,1nm) rendant
complexe la fabrication et la représentation des modèles du transistor (physique
quantique). Les technologies MOS vont alors améliorer leurs performances par :
146
l’amélioration des caractéristiques du matériau, l’isolation du substrat par un oxyde

(SOI) et l’utilisation de transistor multi-doigts, à travers de nouvelles technologies
MOS FDSOI et MOS multi-grille (MG). Dans moins de dix ans, les performances des
nouvelles technologies MOS devrait même surpasser les performances des
technologies bipolaire et HEMT [1]. Il sera alors nécessaire de faire évoluer la
méthodologie en prenant en compte ces nouveaux modèles de transistor MOS.
Bibliographie
[1] « International Technology Roadmap for Semiconductors  : Radio Frequency and

Analog/Mixed-Signal technologies ». 2013.
147
148
Annexes
Annexes
Annexe A: Caractéristiques des blocs RF .............................................................................. 146
1. Gain et adaptation d’impédance ..................................................................................... 147
2. Facteur de bruit ............................................................................................................... 147
3. Linéarité.......................................................................................................................... 149
a. Compression du gain .................................................................................................. 149
b. Distorsion harmonique ............................................................................................... 150
c. Distorsion d’intermodulation ...................................................................................... 151
Annexe B : Partie passive du transistor MOS ........................................................................ 155
1. Résistance de grille : RG ................................................................................................. 156
2. Capacités extrinsèques.................................................................................................... 157
3. Capacités intrinsèques .................................................................................................... 159
Annexe C : Simulation de la transconductance. ..................................................................... 162
Annexe D : Extraction des paramètres passifs ....................................................................... 163
Annexe E : Méthode d’optimisation du courant..................................................................... 166
Annexe F : Calcul analytique de la source commune complémentaire .................................. 169
1. Calcul du gain................................................................................................................. 170
2. Calcul du bruit ................................................................................................................ 171
3. Calcul de l’impédance d’entrée ...................................................................................... 175
4. Calcul du buffer .............................................................................................................. 176
150
Annexe A: Caractéristiques des blocs RF
Dans cette annexe nous allons définir comment les caractéristiques de gain, de bruit et de
linéarité sont obtenues.
1. Gain et adaptation d’impédance

La notion de gain est liée à la transmission de puissance et par conséquence à l’adaptation
d’impédance. Pour amplifier un signal, considéré comme une onde, il convient de le récupérer
correctement en limitant sa réflexion. En prenant l’exemple de la Figure A-1, nous allons définir
l’impédance optimale ZL permettant de recueillir le maximum de puissance fournie par la source Vs, en
fonction de son impédance Zs.
I ZS
VS ZL UL
Figure A-1 Adaptation d'impédance
La puissance consommée par la charge dépend de la tension au borne de la charge (UL) et du

complexe conjugué du courant (I*) (équation A.1). En développant cette équation, il est possible de
constater que l’impédance de charge (ZL) doit être le conjugué de l’impédance de la source (ZS) pour
transférer le maximum de puissance de la source vers la charge (équation A.2).
PL  U L .I * (A.1)
ZS  ZL
*
(A.2)
Pour transmettre le maximum de signal dans un système complet à deux ports (Figure A-2), il
est nécessaire que les impédances d’entrée (Zin) et de sortie (Zout) soient respectivement les conjugués
des impédances de source (ZS) et de charge (ZL) (équation A.3).
151
ZS
Système
PS Deux ports ZL
Zin Zout
Figure A-2 Adaptation d'impédance d'un bloc dans une chaîne
Z S  Z in*
 (A.3)
Z L  Z out *
L’adaptation d’impédance va par conséquence conditionner les performances du gain en

puissance du système. On considère le gain en puissance GP du système à deux ports, Po est la
puissance de sortie et Pi est la puissance d’entrée. Si le système est parfaitement adapté, il est possible
d’écrire dans l’équation A.4 que le gain en puissance dépend de la tension de sortie en valeur efficace
Vo_rms (ou rms : root mean square), de la tension d’entrée en valeur efficace Vi_rms, des résistances de
source (RS) et de charge (RL) [1].
2
P V  R
GP  o   o _ rms  S (A.4)
Pi  Vi _ rms  RL
Si l’on considère que la résistance de source est égale à la résistance de charge (RS=RL), ce qui
est souvent le cas pour les systèmes RF (typiquement 50 ohm), il est possible de définir dans
l’équation A.5 que le gain en puissance GP est égal au gain en tension GV. Cependant, cette égalité
n’est valable qu’à condition que l’adaptation d’impédance soit parfaite, ce qui n’est jamais totalement
le cas mais souvent sous-entendu.
 V 
 GV dB  20. log o 
Vo
GV 
 Vi  Vi 
 2 2 (A.5)
  Vo   Vo   Vo 
GP   V  .1  GP dB  10. log V   20. log V 
  i  i  i 
2. Facteur de bruit
En radiofréquence, la quantification pure du bruit (N) n’est pas considérée mais plutôt son
niveau par rapport au signal utile (S). Le bruit d’un circuit est déterminé par le facteur de bruit (ou
NF : noise figure), défini à partir du facteur de bruit F (équation A.6).
152
 S   
NF  10. log(F )  10. log N entrée  (A.6)
 S  
 N sortie 

Pour un système entier constitué de n blocs en cascade (Figure A-3) de gain Gi et de facteur de
bruit Fi, l’étude du bruit menée par FRIIS [2] permet de définir le bruit globale d’un système avec
l’équation A.7.
F2  1 F3  1 Fn  1
Ftot  F1    ...  (A.7)
G1 G1 .G2 G1 .G2 ....Gn1
G1 G2 G3 Gn
F1 F2 F3 Fn
Figure A-3 Système à n étage en cascade
Pour un circuit considéré comme un système à deux ports (Figure A-4), on utilise la méthode
de calcul du facteur de bruit de Friis [2] [3] (équation A.8). Cette analyse ramène à l’entrée les
différentes sources de bruit du système. On obtient alors les sources IN et VN correspondantes au bruit
en courant et en tension du système. L’impédance de la source est représentée avec son admittance YS.
A partir de ces sources de bruit, la formule de Friis (équation A.9) permet d’obtenir directement le
facteur de bruit du système. Cette présentation du calcul du facteur de bruit reste générale ; en
première approximation il est possible de considérer que les sources IN et VN ne soient pas corrélées, ce
qui n’est pas le cas dans la réalité.
Bruit en puissancetotal en sortie

F (A.8)
Bruit en sorti de la source
I N  YS .VN
2 2 2
F 1 2 (A.9)
IS
2 2 2 Système
i source YS vn in
Sans bruit
Figure A-4 Système pour le calcul du bruit
153
3. Linéarité
Les circuits électroniques sont des dispositifs physiques, par conséquence ils ne sont
jamais parfaitement linéaires. En appliquant un signal x(t) à l’entrée d’un système, Figure A-5, la
sortie y(t) s’écrit génériquement sous la forme proposée dans l’équation A.10 dans laquelle les
coefficients n et dérivées nième décrivent le caractère non linéaire de la fonction de transfert.
x(t) y(t)
Figure A-5 Système non linéaire
y(t )  1 x(t )   2 x 2 (t )   3 x 3 (t )  .... (A.10)
Suivant la forme du signal d’entrée x(t), le signal de sortie y(t) peut faire apparaître
différents phénomènes non linéaires :
 Distorsion du signal : la saturation des composants actifs provoque une compression

du gain.
 Distorsion d’harmonique : caractérisée par la génération d’harmoniques du signal
d’entrée présentes dans le signal de sortie.
 Distorsion d’intermodulation : la combinaison des signaux d’entrées de différentes
fréquences produit des parasites à des fréquences différentes des harmoniques.
Chacune de ces non linéarités est quantifiée par une caractéristique. Elles vont être par
la suite définies et analysées.
a. Compression du gain
Pour un signal d’entrée x(t) sinusoïdal de type A.cos(t), en se limitant au troisième
ordre, on peut développer le signal de sortie y(t) comme dans l’équation A.11.
 2 A² 3 3 A3  2 A²  3 A3
y(t )   (1 A  ) cost  cos 2t  cos3t  .... (A.11)
2 4 2 4
A partir de l’équation A.11 du signal de sortie, on considère uniquement la partie du
signal ayant la même fréquence que l’entrée (ou fondamentale) dans l’équation A.12.
3 3 A3
y(t )  ...  (1 A  ) cost  ... (A.12)
4
154
Pour des analyses petits signaux, les harmoniques sont négligeables. Il est alors
possible de supposer que le facteur 3/4.(3.A)3 soit négligeable devant 1.A (dans l’équation A.12). Le
gain linéaire du circuit est défini avec le paramètre 1. Quand cette hypothèse n’est plus vérifiée, le
gain varie en fonction de l’amplitude du signal d’entrée provoquant ainsi la perte de linéarité du
système. Quand l’amplitude d’entrée A est trop importante, le signal en sortie sature et le gain décroit :
c’est la compression de gain. La compression de gain, ou distorsion d’ordre 1, est évaluée à l’aide du
point de compression à -1 dB (CP1). Il est généralement relevé en entrée du circuit. Il correspond à la
puissance du signal d’entrée ICP1 pour laquelle le gain réel perd 1 dB par rapport au gain petit signal
(linéaire), équation A.13. Son principe est illustré par la Figure A-6.
3 
20 log 1   3 AICP1  20 log 1  1  AICP1  0.145 1  ICP1  20 log AICP1
2
(A.13)
4 3
Puissance de sortie
ire
(dBm)
éa
lin
1dB
OCP1
ICP1 Puissance d’entrée

(dBm)
Figure A-6 Point de compression à -1 dB
Dans une chaîne de réception, cette caractéristique de compression est d’autant plus
sévère que les étages traversés donnent du gain au signal. Pour le LNA, il convient que son ICP1 soit
supérieur à la puissance maximale que peut atteindre le signal à l’antenne.
b. Distorsion harmonique
L’évaluation de la compression de gain caractérise la fréquence du signal d’entrée (la
fondamentale). Cependant l’équation A.12 fait apparaître d’autres harmoniques, multiples de la
fondamentale : ce sont des distorsions harmoniques d’ordre n, HDn. Elles sont calculées suivant le
rapport entre l’amplitude de l’harmonique d’ordre n et (1.A). Ainsi l’on écrit les distorsions
d’harmoniques d’ordre 2 et 3 :
1 2
HD2  A (A.14)
2 3
155
1 2 3
HD3  A (A.15)
4 3
La distorsion harmonique totale THD est définie comme la somme des carrés de HD n
dans l’équation A.16. En pratique, pour les systèmes radiofréquences, les contraintes que la distorsion
d’intermodulation impose au système sont bien plus fortes que celles des distorsions harmoniques.

n
THD  i 2
( HDi )² (A.16)
c. Distorsion d’intermodulation
L’excitation des systèmes de communications étant de type multi-porteuses, elle fait
apparaitre des phénomènes d’intermodulations ou distorsions croisées. Pour caractériser ce
comportement, un signal d’entrée multi-harmoniques est appliqué : le two tone test. Il est composé de
deux porteuses à différentes fréquences et prend la forme : x(t) = (A.cos(ω1)t + B.cos(ω2)t). Appliqué à
l’entrée du système de la Figure A-5, la réponse y(t) issue de l’équation A.10, fait alors apparaitre de
nombreuses composantes que l’on peut classer comme suit :
Une composante continue (DC) :

1
 2 ( A2  B 2 ) (A.17)
2
Des fondamentaux à 1 et 2 (F1 et F2) :

 3 2 3 3 3
 1 A  2  3 AB  4  3 A  cos(1t )
2
(A.18)
 
 3 2 3 3 3
 1 A  2  3 A² B  4  3 A  cos( 2 t ) (A.19)
 
Des harmoniques du second ordre à 21 et 22 (H2) :

1
 2 A 2 cos(21t ) (A.20)
2
1
 2 B 2 cos(2 2 t ) (A.21)
2
Des harmoniques du troisième ordre à 31 et 32 (H3) :
156
1
 3 A3 cos(31t ) (A.22)
4
1
 3 B 3 cos(3 2 t ) (A.23)
4
Des intermodulations à 1-2 , 1+2 , 21-2 , 21+2 , 22-1 , 22+1 (IM2 et IM3) :
 2 AB cos(1  2 )t   2 AB cos(1  2 )t (A.24)
3 3
 3 A 2 B cos(21   2 )t   3 AB 2 cos(2 2  1 )t (A.25)
4 4
3 3
 3 A 2 B cos(21   2 )t   3 AB 2 cos(22  1 )t (A.26)
4 4
La représentation du spectre résultant d’un test de deux porteuses est proposée dans la Figure
A-7.
Puissance
de sortie
F2
F1
IM2
IM2
DC
H2
H2
IM3
IM3
IM3
IM3
H3
H3
2 2
2
2 1
1
1
 .1
Pulsation
1
1
1





0




1+
1-
3.
2-
2.
3.
2+
2-
2+
(
2
2
2

Figure A-7 Spectre de sortie pour un test de type deux porteuses
Les effets de la distorsion harmonique sont réduits si les harmoniques se trouvent en dehors de
la bande passante du système. Ce n’est pas le cas des intermodulations, surtout lorsque les fréquences
d’entrée sont proches. Les produits d’intermodulation du troisième ordre IM3, situés à 22-1 et
21-2 sont alors dans le voisinage du ou des canaux à recevoir. Nous calculons la distorsion
d’intermodulation IMD pour les intermodulations susceptibles de se trouver dans la bande du système,
à savoir IM2 et IM3, Figure A-7, correspondant aux fréquences 2-1, 22-1 et 21-2
respectivement. L’IMDn est définie comme le rapport de l’IMn sur l’harmonique fondamentale de
sortie en mode linéaire, (1.A) ici. En posant A=B, nous pouvons écrire dans des conditions de faible
distorsion:
2
IMD 2  A ou encore IMD 2 dBm  IM 2 dBm  ( PindBm  GdB ) (A.27)
1
157
3 3
IMD 3  A² ou encore IMD 3dBm  IM 3dBm  ( PindBm  GdB ) (A.28)
4 1
En comparant ces expressions à celles de la distorsion harmonique de second et troisième

ordre dans les équations A.14 et A.15, nous remarquons que l’IMD2 vaut le double de l’HD2 et que
l’IMD3 vaut le triple de HD3. Cela confirme que les contraintes de linéarité portent essentiellement sur
la distorsion d’intermodulation. Ainsi en reportant sur un même graphique la réponse, en dB, du
fondamental (F) avec l’IM2 d’une part, Figure A-8 (a), et l’IM3 d’autre part, Figure A-8 (b), nous
pouvons définir les caractéristiques de linéarité harmonique d’ordre deux (IP2) et d’ordre trois (IP3).
Puissance Puissance
de sortie IP2 de sortie IP3
(dBm) (dBm)
e
e
l
l
ta
ta
en
en
m
m
da
da
2
3
n
IM
IM
fo
fo
IIP2 Puissance IIP3 Puissance
d’entré d’entré
(dBm) (dBm)
(a) (b)
Figure A-8 Représentation des intermodulations d’ordre 2 (a) et d’ordre 3 (b)
Les puissances d’entrées pour lesquelles les droites, en dB, du fondamental et des
intermodulations d’ordres 2 et 3 coïncident, sont appelées 2nd order Input Intermodulation Point (IIP2)
et 3rd order Input Intermodulation Point (IIP3). Ils sont analytiquement calculés de la manière suivante:
1
1 AIIP 2   2 AIIP 2 ²  AIIP 2   IIP2=20.log(AIIP2) (A.29)
2
3  AIIP 3  4 1  IIP3=20.log(AIIP3)
1 AIIP 3   3 AIIP 3 3 (A.30)
4 3 3
L’IIP2 et l’IIP3 ne sont pas spécifiés par la norme mais suivent des conditions de test qui
définissent la puissance, Pin, et les fréquences du signal d’entrée, f1 et f2. Il est donc intéressant de
connaitre leur expression en fonction des puissances d’entrée des deux porteuses appliquées :
IIP 3  Pin 
IMD 3 dB
 Pin 
IM 3  Pin  G 
(A.31)
2 2
IIP 2  Pin  IMD 2 dB  Pin  IM 2  Pin  G  (A.32)
158
G1 G2 G3 Gn
IIP31 IIP32 IIP33 IIP3n
Figure A-9 Système à N étages en cascade pour caractérisation de l’IIP3
Dans le cas d’un système comportant N étages,
Figure A-9, tous adaptés en puissance en entrée et sortie, l’IIP3 global (IIP3TOT) s’établit
suivant l’équation A.33 :
1 1 G GG G ...G G
  1  2 1  ...  n1 2 1 (A.33)
IIP 3TOT IIP 31 IIP 32 IIP 33 IIP 3n
Dans une chaîne de réception, l’entrée du signal se fait par l’antenne. Il ressort donc
de l’équation A.33 que l’impact de l’IIP3 d’un bloc RF sur le système, sera d’autant plus important
qu’il est placé « tard » dans le récepteur, et que les étages précédents donnent du gain. En pratique on
limite le gain dans la partie RF pour le reporter sur le(s) dernier(s) étage(s) de la partie analogique, en
bande de base. Par conséquent, l’intermodulation dans les premiers blocs, typiquement le LNA et le
mélangeur, qui pourrait théoriquement être relâchée, doit tout de même être maitrisée. C’est
principalement l’IIP3 qui caractérise ce comportement, mais également l’IIP2 dans les mélangeurs et
pour des architectures à conversion directe.
Bibliographie
[1] Y. E. Papanonos, Radio-frequency microelectronic circuits for telecommunication

Applications, Kluwer Academic Publishers, Boston, USA. 1999.
[2] Harald Friis, « Noise Figure of Radio Receivers », Proc IRE, p. 149‑22, juill. 1944.

159
Annexe B : Partie passive du transistor MOS
La partie passive d’un transistor est composée de résistances et de capacités qui sont souvent
dénommées « parasites » du fait qu’elles affectent le comportement « naturel » d’amplification du
transistor. C’est principalement la réponse en fréquence du transistor qui se retrouve affectée par ces
« parasites ». Les composantes parasites sont classées en deux catégories : les parasites extrinsèques
liées à la réalisation technologique (connexions du composant), et les parasites intrinsèques inhérentes
à la physique du transistor.
Une vue en coupe du transistor MOS est représentée sur la Figure II-11 avec son modèle
équivalent électrique. Les accès du transistor sont des métaux disposant d’une certaine résistivité. Les
résistances RG, RS et RD sont définies respectivement comme étant les accès à la grille, à la source et
au drain du transistor. Les résistances RS et RD sont en série avec la résistance du canal RDS=1/gds. La
résistance RDS est généralement beaucoup plus grande que la somme des résistances d’accès (RS + RD).
Il est ainsi possible de négliger les résistances d’accès devant RDS. La résistance de grille RG sera
décrite plus en détails dans la suite de cette annexe. Les interfaces entre le substrat et le drain et la
source forment les diodes DBS et DBD. Le substrat peut aussi être modélisé avec une représentation en
petits signaux. Cependant ces jonctions DBS et DBD, de même que le modèle du substrat, ont une
influence relativement modérée sur le comportement du transistor dans notre cas d’étude. Ainsi, et par
soucis de simplification de l’analyse au niveau circuit, nous n’avons pas inclus de modélisation
spécifique du substrat dans nos modèles analytiques.
Figure B-1 Vue en coupe du transistor MOS et son modèle équivalent électrique extrinsèque
160
1. Résistance de grille : RG
La résistance de grille RG est représentée sur Figure B-2 [1], elle se compose de résistances en
série (équation B.1).
RG  RGcon  RGtop  RGext  RGvia (B.1)
Figure B-2 Vue en coupe de la grille et son équivalent électrique (à gauche) et vue de dessus
d’un transistor à plusieurs doigts (à droite).
La résistance du contact RGcon est définie dans équation B.2. Elle dépend de la résistivité du
métal de contact (con), et de la taille du transistor (Wf et Lf) définie par doigt du transistor (Nf). La
largeur totale du transistor (W) dépend de la largeur de grille de chaque doigt (Wf) et du nombre de
doigts (Nf) (équation B.3).
ρcon
RGcon  (B.2)
N f .W f .L f
W  N f .W f (B.3)
La résistance du haut de la grille (RGtop) dépend de la taille du transistor (Wf et Lf), du nombre
de doigts (Nf), de la résistance carrée de la grille (R) et d’un facteur 1/3 qui prend en compte la nature
distribuée de RGtop [2] (équation B.4).
(B.4)
Une résistance externe (RGext) qui dépend du dessin de layout est introduite avec l’équation B
I.5. Cette résistance peut être rendue négligeable par des techniques de layout.
(B.5)
161
La résistance du via (RGvia) dépend de la résistance d’un via (Rvia) et du nombre de vias (Nvia)
(équation B.6). Cette résistance RGvia peut également être négligée si le nombre de vias en parallèle est
important.
Rvia
RGvia  (B.6)
N via
Il est donc possible de simplifier l’expression de la résistance de grille avec l’équation B.7.
Les métaux ont une résistivité (con) de l’ordre de 10-8 W/m, la résistance carré de la grille (RG) vaut
quelques W/ . Dans l’équation (B.7), la résistivité con est divisée par le carré de la largeur Wf ,
ρcon
souvent proche du micromètre, ce qui rend prépondérant RG par rapport à 2 . La résistance du
Wf
contact (RGcon) peut donc être négligée. On obtient une résistance de grille RG (équation B.8) qui est
proportionnelle à la taille du transistor et dépend d’un paramètre technologique : RG. Pour des raisons
de commodité le facteur 1/3 peut être inclus dans RG.
(B.7)
(B.8)
2. Capacités extrinsèques
Les accès grille-source et grille-drain présentent à quatre typologies de capacités parasites
(Figure II-13) [1] qui sont décrites analytiquement dans l’équation (B.9) en négligeant les résistances
d’accès au drain et à la source. Les capacités Cof et CGf sont indépendantes de la polarisation
contrairement aux capacités Cif et Cov qui en sont fortement dépendantes. La capacité de champs de
frange entre l’électrode de grille et le via (CGf) dépend du nombre de vias en parallèle.
CGS ( D )  Cov VG , VS ( D )   Cif VG ,VS ( D )   Cof  CGf (B.9)
Figure B-3 Capacités parasites extrinsèque du transistor MOS
162
La capacité de chevauchement (Cov : overlap) [3] est définie dans l’équation (B.10) par la
largeur de grille (W), la capacité d’oxyde surfacique (Cox) et la longueur effective du chevauchement
(Lov-eff). La longueur effective de chevauchement correspond à l’extension de la source et du drain
sous l’oxyde de grille (la partie dopée sous la grille). Elle varie suivant la tension appliquée à la grille.
Cette longueur n’a pas de relation avec la longueur du canal intrinsèque.
Cov VG   W .Loveff (VG ).Cox (B.10)
La capacité de champs de frange interne (Cif : inner fringing-field) [3] est définie dans (B.11)
avec (B.12). Cette capacité apparait lorsqu’il n’y a aucun porteur proche de l’oxyde, quand le canal est
déconnecté de l’extension du drain/source. Cette capacité atteint son maximum lorsque le transistor est
en déplétion. En accumulation et en régime d’inversion, cette capacité est nulle.
  F  
2
  G  
2 
V V FB
Cif  Cif max . exp    (B.11)
3 F
   
 
 2
 Si  x j    ox  
Cif max  W . . ln1  .sin  . (B.12)
3  t ox  2  Si  
La capacité de champs de frange externe (Cof : outer fringing-field) [3] (équation B.13) est
indépendante de la polarisation. Elle dépend de la taille (W), de la permittivité de l’oxyde (ox) et des
épaisseurs de l’oxyde (tox) et du polysilicium (tpoly).
2. ox  t poly 
Cof  W . . ln1   (B.13)
  t ox 
La variation de la capacité totale (CGS(D)) qui est normalisée par rapport à la capacité d’oxyde
(COX) est représentée sur la Figure B-4 [3] en fonction de la polarisation de la grille (VG). On peut
remarquer une variation d’un facteur 10 de la valeur de la capacité en fonction la tension qui lui est
appliquée. Pour des tensions négatives et très faiblement positives, les capacités extrinsèques sont
prédominantes. Pour des tensions positives, les capacités intrinsèques influent le plus. On constate une
variation de la valeur de 20-30% pour les tensions positives. Pour la réalisation d’un circuit, le
transistor MOS est généralement polarisé avec une tension positive.
163
Figure B-4 Evolution de la capacité CGS(D) normalisée en fonction de la tension VG [1] [3]
3. Capacités intrinsèques
Les capacités intrinsèques subissent des variations en fonction des charges induites dans le
canal ; elles peuvent aussi être considérées dans la partie active du transistor. Les capacités sont
normalisées par rapport à la capacité d’oxyde COX (W.L.Cox). Les capacités normalisées cGSi et cGDi
sont décrites dans les équations (B.14) et (B.15), elles dépendent des densités de charges en inversion
normalisé du drain (qd QiD/Qspec) et de la source (qsQiS/Qspec).
CGSi q s 2q s  4qd  3
cGSi   (B.14)
COX 3 q s  qd  12
CGDi qd 2qd  4q s  3
cGDi   (B.15)
COX 3 q s  qd  12
Les capacités normalisées en relation avec le bulk, cGBi (B.16), cBSi (B.17) et cBDi (B.18), sont
liées aux capacités cGSi et cGDi et au facteur de pente n.
CGBi n  1
cGBi   1  cGSi  cGDi  (B.16)
COX n
 n  1 cGSi
C BSi
c BSi  (B.17)
COX
 n  1 cGDi
CBDi
cBDi  (B.18)
COX
Les capacités intrinsèques normalisées sont affichées suivant la tension de grille V G et la

tension de seuil à l’équilibre VT0 sur la Figure B-5 [1]. On constate sur le graphique que la capacité
cGSi varie légèrement avant que VG soit égale à VT0 (à la valeur 0), puis elle subit une variation de 60%
164
autour de 0 et ensuite se stabilise. Cette capacité peut être plus importante quand le transistor est
polarisé sous le seuil VT0 si le transistor est de type canal court. La capacité cGDi peut varier de 35% si
la tension VG est beaucoup plus grande que VT0. La capacité cGBi diminue de 25% avec l’augmentation
de VG. Les capacités cBSi et cBDi suivent respectivement les évolutions de cGSi et cGDi avec un facteur (n-
1). Il est défini la capacité de grille cGi équivalente normalisée, comme étant la somme des capacités
ayant le plus de variation : cGSi, cGDi et cGBi (équation B.19) [1]. La capacité cGi suit le comportement
de cGBi quand le transistor est sous le seuil (VG-VT0<0). A partir du seuil la capacité cGSi est
prépondérante, puis l’évolution de cGDi est prise en compte pour les plus fortes tensions. Si l’on
considère toute la plage de tension, on constate que la capacité équivalente de grille cGi peut varier de
100%.
cGi  cGSi  cGDi  cGBi (B.19)
Figure B-5 Capacités intrinsèques normalisées en fonction de la tension (VG-VTO) [1]
Pour les circuits en petits signaux, la polarisation du transistor n’évolue que très peu autour du
point de fonctionnement. Il est alors possible de considérer que les capacités intrinsèques du transistor
sont constantes.
Pour la réalisation de circuits, où les contraintes sur la précision du modèle peuvent être
relâchées pour une étude analytique, les capacités et les résistances peuvent être approximées en
fonction de la taille du transistor (W, L) et de paramètres technologiques. Nous définissons ainsi dans
l’équation (B.20) la résistance de grille (RG) qui dépend de la résistance par carré RG, et les capacités
CGS, CGD et CBD qui dépendent respectivement des capacités par unité de longueur CGSw, CGDw et CBDw.
La méthode d’extraction de ces paramètres technologiques est illustrée dans l’annexe D « Extraction
des paramètres passifs ».
165
(B.20)
4. Bibliographie
Sons, Ltd, 2006.
[2] B. Razavi, R.-H. Yan, et K. F. Lee, « Impact of distributed gate resistance on the
performance of MOS devices », IEEE Trans. Circuits Syst. Fundam. Theory Appl., vol. 41, no 11, p.
750‑754, nov. 1994.
[3] C. L. Fabien Prégaldiny, « A simple efficient model of parasitic capacitances of deep-
submicron LDD MOSFETs », Solid-State Electron., no 12, p. 2191‑2198, 2002.
166
Annexe C : Simulation de la transconductance
Annexe C : Simulation de la transconductance
Pour extraire la transconductance (gm) en simulation, deux s’approches sont possibles. La

transconductance est la dérivée du courant ID en fonction de la variation de la tension VGS (équation II-
13). Pour connaître gm, il faut analyser l’évolution du courant ID en fonction de la tension appliquée
VGS.
Habituellement pour obtenir la transconductance, on extrait le courant sur un seul transistor

pour deux tension de polarisation VGS (Table C-1, a.). Pour disposer d’une transconductance précise, il
est nécessaire que la variation entre les deux tensions VGS soit très faible. Cet effet est d’autant plus
accentué dans la région de faible inversion où le courant varie de façon exponentielle avec la tension
VGS. Pour analyser la transconductance dans tous les régimes d’inversion du transistor, il faut une
large plage de tension VGS. Par conséquence, il est nécessaire de disposer d’un grand nombre points.
Cette opération implique un temps de simulation relativement long suivant la précision et la variation
de VGS souhaitée.
Une alternative plus rapide avec une précision équivalente est d’utiliser deux transistors
identiques en parallèle ayant une tension de polarisation VGS très proche (Table C-1, b). La différence
de tension sur les grilles () va définir la précision du calcul de la dérivée. La rapidité vient du nombre
de point VGS plus faible pour couvrir une même gamme de variation VGS.
Table C-1 Méthodes d’extraction de la transconductance : (a) avec un seul transistor, (b) avec
deux transistors identiques en parallèle
VDS VDS
IDS IDS1 IDS2
VGS VGS VGS + 
dIDS I DS (VGS _ 1 )  I DS (VGS _ 2 ) gm 

dI DS I I I I
 DS 2 DS1  DS 2 DS1
gm  
dVGS VGS _ 1  VGS _ 2 dVGS VGS     VGS 
Avec   0
(a) (b)
167
Annexe D : Extraction des paramètres passifs
L’extraction des composantes passives se fait par la réalisation de simulations de paramètres S

pour déduire les admittances du transistor. A partir du schéma équivalent du transistor (Figure II-19),
on fixe le port 1 entre le bulk et la grille et le port 2 entre la bulk et le drain. La source et le bulk sont
connectés entre eux. Il est possible d’en extraire les admittances Yij (D.1) [1] [2]. Une transcapacitance
intrinsèque de la grille (Cm) est introduite dans Y21 et Y22 ce qui provoque un retard du signal dans le
canal. Cm est issu d’un modèle non-quasi-statique du transistor MOS. Pour notre étude, nous
négligeons cet effet. De plus les résistances de drain et de source sont négligeables si leurs valeurs sont
comparées à celle de RDS (=1/gds) supérieur.
RG gi
G
CGS CGD
gm.Vgs
CGB si di D
V1 Gds
CBD
CBS bi
V2
RB
B
Figure D-1 Modèle petits signaux équivalent en saturation du transistor
 j..CGS  CGD  C BD 
Y11  1  j..R .C  C  C  (a)
 G GS GD BD
  j..CGD
Y12  1  j..R .C  C  C  (b)
 G GS GD BD
 (D.1)
Y21  g m  j..(CGD  C m )
(c)
 1  j..RG .CGS  CGD  C BD 

Y  g ds   .RG .CGD .C m  j..C BD  CGD 
2
(d)
 22 1  j..RG .CGS  CGD  C BD 
Pour un transistor de petite taille en saturation, à fréquences relativement faibles, il est

possible de se situer dans les conditions où .RG.(CGS+CGD+CBD)<<1 ce qui permet d’obtenir des
admittances simplifiées Yij (D.2) [1] [2].
168
Si .RG .C GS  C GD  C BD   1 :
Y11   2 .RG 2 .C GS  C GD  C BD 2  j..C GS  C GD  C BD  (a)

Y12   .RG .C GD .C GS  C GD  C BD   j..C GD
2
(b) (D.2)

Y21  g m   .RG .C GD  C m  . C GS  C GD  C BD   j..(C GD  C m )
2
(c)
Y  g   2 R .C  C 
 22 ds G GD BD . C GS  C GD  C BD   C GD .C m   j..C BD  C GD  (d)
Les équations (D.2) sont comparées avec des mesures sur la Figure II-20. On remarque que :
- Pour Y11 : la partie réelle Re{Y11} et la partie imaginaire Im{Y11} correspondent

parfaitement aux mesures.
- Pour Y12 : la partie réelle Re{Y12} diverge légèrement lorsque la fréquence augmente, la
partie imaginaire Im{Y12} correspond aux mesures.
- Pour Y21 : la partie réelle Re{Y21} correspond aux mesures, la partie imaginaire Im{Y21}
est assimilable aux mesures si l’effet de la transcapacité est prise en compte.
- Pour Y22 : la partie réelle Re{Y22} diverge d’un facteur 2 à 3 car l’effet du couplage avec
le substrat n’est pas considéré ; la partie imaginaire Im{Y22} est très proche des mesures.
Figure D-2 Extraction des paramètres Yij [1] [2]: comparaison entre mesures et résultats
analytiques pour un transistor NMOS avec : W=12µm, L=0.36µm, 10doigts, VG =1V et VD=1V.
Pour extraire les capacités CGS, CGD et CBD et la résistance RG, il est nécessaire d’extraire les
paramètres Im{Y11}, Im{Y12}, Im{Y22} et Re Im{Y11} qui disposent d’une bonne représentation
169
analytique si comparé aux mesures. A partir des équations (D.2), il est possible de déduire les
équations (D.3).
Si .RG .CGS  CGD  CBD   1 :

 imag (Y12 )
CGD   
(a)

C  imag (Y22 )  C (b)
 
BD GD
(D.3)

CGS  imag (Y11 )  CGD (c)
 
 real(Y11 )
 RG  (d)
 imag(Y11 )2
Il a été vérifié sur la Figure D-3 que les équations définis dans (D.3) correspondent
parfaitement aux mesures.
Figure D-3 Comparaison entre mesures et analytique pour un transistor NMOS avec :
W=10µm, L=0.5µm, 20doigts, VG =1.18V et VD=1V. [1]
Bibliographie
Sons, Ltd, 2006.
[2] M. Bucher, C. Lallement, C. Enz, et F. Krummenacher, « Accurate MOS modelling

for analog circuit simulation using the EKV model », in , 1996 IEEE International Symposium on
Circuits and Systems, 1996. ISCAS ’96., Connecting the World, 1996, vol. 4, p. 703‑706 vol.4.
170
Annexe E : Méthode d’optimisation du courant
La première approche de conception d’amplificateur faible bruit (LNA) que nous avons
utilisée s’inspire des travaux de T. Melly [1]. Elle utilise la description analytique d’un circuit et la
normalisation des transistors pour définir une équation du courant en fonction des performances du
circuit. Cette équation du courant permet d’obtenir le courant minimal pour une performance fixée.
Nous allons illustrer cette méthode à partir d’un exemple : trouver la formule du courant en fonction
du gain en tension (Av) pour une source commune à charge capacitive défini dans la Figure E-1 (a).
Afin de simplifier les calculs analytiques, nous faisons l’hypothèse que le circuit fonctionne au-delà de
sa bande passante à -3dB, c'est-à-dire dans la pente à -20dB par décade, défini dans la Figure E-1 (b).
Cette situation est typique des circuits radiofréquences. De plus, nous considérons que le courant de
polarisation est égal au courant de drain.
Ipolarisation |Av|
Fréquence de travail
MOS Vout=Av.Vin
A0
Id
Vin W Ceq_w.W
-2
CL
0d
L
B/
de
c
fc fL f
(a) (b)
Figure E-1 Source commune à charge capacitive (a) et l’allure de son gain en tension en
fonction de la fréquence (b)
La fonction du gain en tension Av du circuit est décrite dans l’équation E.1, elle dépend de la
transconductance du transistor (gm), de la capacité de charge (CL) et d’une capacité équivalente du
transistor (Ceq_w) qui dépend de la largeur du transistor (W). Dans cette méthode, l’objectif est
d’obtenir une équation du courant en fonction des performances du circuit. Nous allons exploiter le
fait que le courant dépend de la largeur de grille du transistor (W) (équation E.2).
Av 
gm (E.1)
2 . f .(C eq _ w .W  C L )
IC .Ispec
ID  .W (E.2)
L
En manipulant l’équation E.1 du gain en tension, il est possible d’isoler la largeur de grille
(W) tel reporté dans l’équation E.3.
171
Gm( IC , c ).I spec .W 1 CL (E.3)

Av  L. W
n.U T 2 . f .(Ceq _ w .W  C L ) Gm( IC , c ).I spec  1
.  Ceq _ w
n.U T .L Av .2 . f
A partir des équations E.2 et E.3 on obtient une formule du courant ID (équation E.4) qui
dépend de : la longueur de grille (L), des paramètres technologiques (Ispec, c, Ceq_w), des
performances du circuit (le gain Av, la fréquence f ) et du coefficient d’inversion (IC). Pour un gain en
tension fixe de 20dB à la fréquence de 2,4GHz, nous représentons graphiquement le courant en
fonction du coefficient d’inversion (IC) pour différentes longueur de grille (L) pour une technologie
CMOS 40nm de STMicroelectronics, illustré dans la Figure E-2. On constate qu’il existe un minimum
de courant (ID_min), correspondant à un coefficient d’inversion optimal (ICopt), qui se situe dans la
région d’inversion modérée (1<IC<10) pour chaque cas. Lorsque la longueur de grille augmente, on
remarque que le courant minimum augmente de la même façon que le coefficient d’inversion optimal.
Enfin la largeur de grille nécessaire (W) est définie à partir de l’équation E.2 en utilisant ICopt et ID_min.
IC .Ispec .C L (E.4)
ID 
Gm( IC , c ).I spec  1
.  L.Ceq _ w
n.U T Av .2 . f
0,01 L=80nm
L=100nm
L=150nm
L=200nm
Courant Id (A)
1E-3
0,1 1 10 100
Coefficient d'inversion IC
Figure E-2 Tracé du courant Id en fonction d’IC pour différents L
On constate que cette méthode est très efficace pour obtenir le courant minimum à partir d’une
performance. Cependant, cette méthode dispose de quelques inconvénients :
 L’hypothèse sur la bande de fréquence du circuit (Figure E-2) devient de moins en moins
correcte avec les technologies avancées. En effet, la fT devient tellement grande en
comparaison à la fréquence d’utilisation que le signal utile n’est plus forcément dans la pente à
-20dB par décade. Ceci implique qu’il est nécessaire d’utiliser des formules du gain
complexes pour être correctes, créant ainsi des difficultés pour obtenir une équation du
courant en fonction des performances.
 Cette équation dépend uniquement du gain et ne prend pas en compte le bruit du circuit.
172
Pour la réalisation d’un amplificateur faible bruit, deux solutions sont possibles :
 Soit conserver le dimensionnement à partir du minimum de courant à gain fixe. Si le bruit

obtenu à la fin ne respecte pas les performances alors le gain est augmenté.
 Soit utiliser cette méthode pour obtenir une formule du courant en fonction des performances
du facteur de bruit. L’intersection de la courbe du courant pour le gain (Figure E-2) et de la
courbe du courant pour le facteur de bruit définit la polarisation nécessaire pour respecter les
deux performances. Bien que cette méthode soit correcte, elle risque d’augmenter la
consommation du courant, sauf si cette intersection se situe au minimum de courant.
Cette méthode d’optimisation du courant est efficace pour dimensionner un circuit, cependant
elle fonctionne facilement seulement dans certaines conditions. Elle peut être difficile à mettre en
œuvre si les équations du gain ou du bruit se complexifient.
Bibliographie
[1] T. Melly, « Conception d’un émetteur récepteur à faible consommation intégrée en

technologie CMOS », EPFL, 2000.
173
Annexe F : Calcul analytique de la source commune complémentaire
Dans cette annexe nous décrivons le comportement analytique de la source commune

complémentaire à auto-polarisation réalisée en technologie CMOS 28nm par STMicroelectronics
(Figure F-1). Le circuit est composé du cœur de l’amplificateur faible bruit (LNA), de l’adaptation
d’entrée et de celle de sortie. Tout d’abord, nous allons détailler les étapes de calcul du LNA : gain en
tension (Av), facteur de bruit minimum de bruit (Fmin) et adaptation d’entrée (Zin). Enfin, nous
reportons les équations de l’adaptation de sortie (Zout).
Vdd_LNA Vdd_buffer
Rb
(100) RFout
Puce
M2
(39.4µ/30n)
RF
M3
Cm1 C1 Cm2 (80µ/80n)
RFin (3p) (3p)
(630k)
(8p)
M1
(1.5µ/30n)
LG
(34n) Cin
(100f)
Vgs_LNA Vgs_Buffer
LNA Buffer
Figure F-1 Circuit implémenté en technologie CMOS 28nm
La description analytique du circuit est réalisée à partir du schéma petits signaux défini dans la
Figure III-13. La topologie de source commune complémentaire peut être représentée en modèle petits
signaux comme étant deux sources communes à charge capacitives en parallèle : une NMOS et une
PMOS. Les transistors M1 et M2 sont regroupés à travers des composants équivalents (noté eq) définis
dans l’équation F.1: transconductance équivalente gm_eq, conductance équivalente gds_eq, capacités
équivalentes Ceq (CGS_eq, CGD_eq, CBD_eq) et résistance équivalente RG_eq.
RF
Adaptation
d’entrée
LG RG eq Cgdeq NMOS // PMOS
G D
RS gm·eqVgs 2
2 Cbdeq ind
Vin Vin_bis vng gdseq CL Vout
Cin Cgseq
Vs
S
Figure F-2 Schéma équivalent petits signaux de l’inverseur
174
g m_eq  g m_1 (IC 1 ,W1 , L1 )  g m_2 (IC 2 ,W2 , L2 )

g ds_eq  g ds_1(IC 1 ,W1 , L1 )  g ds_2(IC 2 ,W2 , L2 )
CGS_eq  CGSw_NMOS .W1  CGSw_PMOS .W2
CGD_eq  CGDw_NMOS .W1  CGDw_PMOS .W2 (F.1)
C BD_eq  C BDw_NMOS .W1  C BDw_PMOS .W2
C L  CGS_3
RG_eq  RG_NMOS .W1  RG_PMOS .W2

L1 L2
1. Calcul du gain
Le calcul du gain en tension (Av) est effectué à partir du schéma équivalent simplifié de la
Figure F-3. Ce gain est calculé (équation F.2) avec le rapport de la tension de sortie (vout) sur la tension
en entrée du circuit sans prendre en compte l’adaptation (vin_bis).
vout
Av  (F.2)
vin _ bis
RF
Cgdeq ieq_fb NMOS // PMOS

G D
iCgs_eq gm·eqVgs
Cbdeq
Vin_bis gdseq CL Vout
Cgseq
Zout_eq
Figure F-3 Schéma petits signaux pour le calcul du gain en tension
Pour simplifier le calcul analytique, il est défini :
 L’impédance de sortie (Zout) (équation F.3) dépendant des conductances (gds_eq), des capacités
parasites CGS_eq et CBD_eq et d’une capacité de charge CL. La capacité de charge correspond à la
capacité d’entrée de l’étage suivant ; sa valeur est essentiellement représentée avec la capacité
CGS du transistor M3.
 L’impédance de contre réaction (Zeq_fb) (équation F.4). On considére que l’effet de la
résistance de grille RG soit négligeable pour le gain. Par conséquence la capacité CGD_eq et la
résistance de contre réaction RF sont en parallèle. L’impédance Zeq_fb est parcourue par le
courant ieq_fb.
175
1
Z out  (F.3)
g ds _ eq  j (CGS _ eq  C BD _ eq  C L )
1 1
Yeq _ fb    j.CGD _ eq (F.4)
Z eq _ fb RF
Les détails du calcul du gain en tension sont reportés dans la Table F-1. De plus, nous
définissons que la tension entre la grille et la source, et la tension d’entrée sont égales : vgs = vin_bis.
Table F-1 Détails du calcul du gain en tension
vout  Z out .iout   Z out .vin _ bis .g m _ eq ieq _ fb 

vout
 ieq _ fb    vin _ bis .g m _ eq (1)
Z out
En sortie du circuit
avec ieq _ fb  vdg .Yeq _ fb (2) :
(1)
ieq _ fb    vout  Zout . vin _ bis .g m _ eq Yeq _ fb .vdg  (3)
(2)
vin _ bis  vdg  vout  0  vdg  vout  vin _ bis (4)
Loi des mailles En utilisant le vdg de (3) dans vout du (4) on obtient :
entre la grille (G), vout  Z out . vin _ bis .g m _ eq Yeq _ fb .vout  Yeq _ fb .vin _ bis 
la source (S) et le En regroupant vout et vin :
drain (D).
 1  Zout .Yeq _ fb 
vout .   vin _ bis Yeq _ fb  g m _ eq 
 Zout 
vout Z .Y g 
Gain en tension Av   out eq _ fb m _ eq
vin _ bis 1  Z out .Yeq _ fb
2. Calcul du bruit
Nous allons calculer le facteur de bruit minimum (Fmin) par deux approches différentes : la
première utilise les équations du rapport signal à bruit (SNR) et la deuxième utilise la formule de Friis
[1] en considérant la fonction de transfert du circuit.
Pour calculer le facteur de bruit minimum, nous considérons que le circuit est adapté en bruit.
Ceci signifie que l’impédance d’entrée du circuit est le conjugué de la source donc RS (Figure F-4).
Pour le calcul du facteur de bruit minimum, nous considérons le gain en tension passif ou coefficient
de surtension (Q) du réseau d’adaptation d’entrée du circuit lorsqu’il est adapté. En considérant une
parfaite adaptation en entrée, il est possible de définir la tension vgs en fonction des capacités Cin et Cgs,
176
de la résistance de source RS et de la tension d’entrée vin (équation F.16). Le coefficient de surtension

(Q) est alors défini dans l’équation F.17 à partir des tensions vgs et vin.
RS
RS
Z Av
iin
vgs
Vin Cin+Cgs
Figure F-4 : Simplification du circuit pour le calcul du coefficient de surtension
 iin
 2 . f .(C  C
 gs _ eq )
vgs  
in
(F.5)
i  vin


in
2.RS
vgs 1
Q  
2
(F.6)
vin 2.RS .2 . f .(Cin  Cgs _ eq )
Si on néglige les corrélations entre les sources de bruit, il est possible de distinguer trois
sources de bruit principales dans le circuit analysé (Figure III-13) provenant : du canal de conduction
ind, de la résistance de grille vng et de la résistance de contre réaction iRf. A ceci, nous définissons la
source de bruit de la résistance de la source iRs nécessaire pour les calculs du bruit. Ces différentes
sources de bruit sont représentées dans l’équation F.18.
i 2  4.k .T .g
 nd ds
v 2  4.k .T .R
 ng G
 2 (F.7)
i Rf  4.k .T . RF
1

i Rs 2  4.k .T . 1
 RS
 Méthode n°1 :
La première méthode utilise la définition du facteur de bruit (F), qui est défini par rapport
signal à bruit en entrée (SNRin) divisé par le rapport signal à bruit en sortie (SNRout) (équation F.17).
En dissociant le signal (S) et le bruit (N), il est possible définir le facteur de bruit F en fonction du
bruit en sortie (Nout), du gain (G) et du bruit en entrée (Nin).
SNRin S N N
F  in . out  out (F.8)
SNRout N in Sout G.N in
177
En considérant que les sources de bruit sont des sources de courants :
 En entrée, la source de bruit (Nin) vient de la résistance de source (RS) multipliée par le
coefficient de surtension (Q).
 En sortie, le bruit (Nout) provient de la somme de trois sources : le canal de conduction (gds), la
résistance de contre-réaction (RF), et le bruit à l’entrée de la grille ramené à la sortie. Ce
dernier est le cumul des sources de bruit en tension de la résistance de source (RS) et de la
résistance de grille (RG) multiplié par la transconductance (gm) pour convertir la tension
d’entrée par le courant de sortie.
 Le gain (G) est représenté par la transconductance du circuit (gm).
Table F-2 Calcul du facteur de bruit minimum : méthode n°1
 N in  4.k .T .RS . Q 2

Sources de bruit du 

 N out  4.k .T .g ds  4.k .T . 1 R  g m . 4.k .T .RG  4.k .T .RS . Q
2 2

circuit et gain  F
G  g m 2

Facteur de bruit  RF
2 2

4.k .T  g ds  1  g m . RG  .RS . Q 


g ds  1  g m .RG
RF
2
Fmin  1
minimum 2
4.k .T .RS . Q .g m
2 2
RS . Q .g m
2
 Méthode n°2 :
La deuxième approche utilise le calcul de Friis [1]. Cette analyse ramène à l’entrée les
différentes sources de bruit du système afin de le rendre indépendant du bruit (Figure F-5). On obtient
alors les sources IN et VN correspondant au bruit en courant et en tension du système. A partir de ces
sources de bruit, la formule de Friis (équation F.18) permet d’obtenir directement le facteur de bruit du
système.
I N  YS .V N
2 2 2
F  1 2
(F.9)
IS
2 2 2 Système
i source YS vn in
Sans bruit
Figure F-5 Système pour le calcul du bruit
178
Les différentes sources de bruit sont représentées dans la Table F-3. Le bruit de la source IS est
dépend de la résistance d’entrée RS de 50 ohms. Son admittance est définie avec YS. Pour notre
analyse, nous décidons de reporter les sources de bruit à l’entrée du système sous forme de tension VN.
La source de courant du système IN est alors nulle.
Pour le calcul de la source de bruit en tension du système VN, nous considérons la fonction de
transfert du circuit par l’intermédiaire du gain en tension (Av défini dans Table F-1) et de l’impédance
de sortie du circuit (Zout définie dans l’équation F.3). En sortie du circuit, les sources de courant du
canal (ind) et de la résistance de contre réaction (irf) sont converties en tension à travers l’impédance de
sortie Zout. De plus, il est ajouté le bruit en tension de la résistance de grille (vng) ramené en sortie en le
multipliant par le gain en tension (Av). Les sources de bruit global du système sont ramenées en entrée
en les divisant par le gain en tension (Av). Du fait que les sources de bruit sont des densités spectrales
de puissance, il est nécessaire d’utiliser le gain au carré. Enfin, le coefficient de surtension (Q) est
considéré.
Table F-3 Etapes du calcul du facteur de bruit
I N 2  0

  4.k .T .g 4.k .T .Z out  Av 2 .4.k .T .RG _ eq
ds _ eq 
V 2  Q 2  RF 
Différentes sources  N 
Av 2

de bruit Y 2  1
 S RS
2

 I S 2  4.k .T . 1
 RS
 4.k .T .g .Z  Av 2 .4.k .T .R

ds _ eq 
4.k .T
Calcul avec la 1 2  RF  out G _ eq
0  2 . Q . 2
RS Av
formule de Friis Fmin 1
4.k .T . 1
RS
 g 1 .Z out  Av 2 .RG _ eq

Facteur de bruit ds _ eq 
 RF 
minimum Fmin  1  Q .
2 Av 2
RS
 Comparaison des méthodes :
Les deux méthodes sont représentées dans la Figure F-6 et elles sont comparées aux
simulations de la technologie CMOS 28nm. La deuxième méthode représente mieux le comportement
du circuit avec un écart de 0,4dB pour des coefficients d’inversion (IC) allant de 0,01 à 1. A partir
d’un IC de 1, cette courbe diverge légèrement mais conserve la même allure, ceci provient
certainement de la conductance analytique (gds) qui est moins correcte dans cette région. La première
méthode est plus proche des valeurs des simulations à partir de la région d’inversion modéré (IC>0,1).
179
Bien que l’allure de la courbe ne correspond pas aux simulations, les fortes valeurs du bruit pour la
région de faible inversion (IC<0,01) paraissent plus réalistes si l’on considère les phénomènes
physiques. Ceci impliquerait que les modèles utilisés dans la technologie CMOS 28nm pour le bruit en
IC_n_s
hautes fréquences ne sont pas correctes pour la région de faible inversion.
10
10
10
simulation
NFmin (dB)
1
analytique
NFmin(dB)
(dB)
11
0.1
NFmin
0.1
0.1
0.01
0.01 0.1 1 10
0.01
0.01 0.1 1 10 IC
0.01 simulation
0.01 0.1IC 1 10
analytique n°1
IC analytique n°2
simulation
Figure F-6 : Figure de bruit minimum du circuit
analytique TT : comparaison entre deux calculs analytiques
et les simulations
analytique FF avec facteur
3. Calcul de l’impédance d’entrée

L’adaptation d’entrée du circuit (Zin) est un diviseur capacitif avec une inductance en série.
Son schématique en petits signaux est représenté dans la Figure F-7. Pour simplifier la représentation,
on regroupe les impédances des composants tels que dans l’équation F.1. Les détails du calcul sont
reportés dans la
Table F-4.
RF
iRF
iin LG CGD ifb

iCt1 iCgd iout
VLG Gm·Vin
Vin Zout Vout
Ct1
VGS
Figure F-7 Schéma petits signaux pour le calcul de l’impédance d’entrée
180


Ct1  Cin  CGS _ eq
 1 1 (F.10)
Yeq _ fb    j.CGD _ eq
 Z eq _ fb RF
 1
Z out 
 g ds _ eq  j (CGS _ eq  C BD _ eq  C L )
Table F-4 Calcul de l'impédance d'entrée
iCt 1  v gs . j..Ct1
Courant d’entrée n°1 iin  iCt 1  i fb avec 
i fb  iCGD  iRF  v gd .Yeq _ fb
vgs  v fb  vout  i fb .Z eq _ fb  iout .Z out  i fb .Z eq _ fb  i fb  gmeq .vgs .Z out

Tension vgs en
vgs 1  gmeq .Z out 
fonction de la sortie  i fb 
Z eq _ fb  Z out

iin  iCt 1  i fb  vgs . j..Ct1 
1  gmeq .Z out 
Courant d’entrée n°2 
 Z eq _ fb  Z out 
Tension vgs en
v gs  vin  v LG  vin  iin . j.LG
fonction de l’entrée
 En divisant la fonction du courant iin par vgs :
iin vgs 
 . j..Ct1 
1  gmeq .Z out 

vgs vgs  Z eq _ fb  Z out 
 En utilisant la fonction qui lie vgs à vin :

Division du courant
iin iin
d’entrée par vgs 
vgs vin  iin . j.LG
 On obtient :
vin 1
  j.LG 
iin 1  gmeq .Z eq _ out
j..Ct1 
Z eq _ fb  Z eq _ out
vin 1
Z in    j.LG
Impédance d’entrée iin 1  gmeq .Z eq _ out
j..(C IN  CGS _ eq ) 
Z eq _ fb  Z eq _ out
181
4. Calcul du buffer
Pour réaliser des mesures sur des instrumentations ayant une impédance d’entrée de 50W,
nous avons opté pour la conception du circuit source commune à charge résistive (Figure F-8) pour
réaliser l’adaptation d’impédance sur une large bande de fréquence. Nous avons utilisé le coefficient
d’inversion pour dimensionner le circuit. Un algorithme est réalisé pour respecter un gain en tension
fixe supérieur à 0dB et une impédance de sortie proche de « 50W+0.j » à partir des formules reportées
dans la TableF-5. Les calculs analytiques ne sont pas détaillés. La résistance R2 est minimisée pour
augmenter l’impédance de sortie. Elle n’a pas été représentée dans le schématique finale (Figure
III.12) car elle est contenue dans les lignes d’accès du layout.
iin G CGD D iout

R1 Clia gm·Vgs
Gds CBD R1 V RL
CGS+CGB out
Vout Vin S
RL=50W R2
Vin
R2
(a) (b)
Figure F-8 Vue schématique (à gauche) et petits signaux (à droite) d’une source commune à
charge résistive.
TableF-5 : Formules caractéristiques du circuit à source commune à charge résistive.
1  g m .R2
Impédance Z out   R2 
de sortie ( g ds  1 / R1 )  j..Cbd
Impédance  2 .R2 .C gd .Cbd  j..(C gd .R2  C gd .( R2 .g ds  R2 / R1 )

Z in 
d’entrée  2 .C gs (C gd  Cbd )  Cbd .C gd   j.C gs g ds  1/ R1   C gd ( g m  g ds  1/ R1 )
R2 .( g m  g ds ) R .C
 gm   j..(C gd  2 bd )
Z in Z in
Gain Av 
en tension g ds .( R1 // RL )  1  R2 .( g m  g ds )  j..Cbd  C gd .( R1 // RL )  Cbd .R2 
( R1 // RL )
Bibliographie
[1] Harald Friis, « Noise Figure of Radio Receivers », Proc IRE, p. 149‑22, juill. 1944.
182

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THÈSE PRÉSENTÉE

POUR OBTENIR LE GRADE DE

Par François FADHUILE-CREPY

MÉTHODOLOGIE DE CONCEPTION DE CIRCUITS ANALOGIQUES

Sous la direction de : Thierry TARIS

Soutenue le : 6 janvier 2015

Devant la commission d’examen formée de :

M. KERHERVE Eric Professeur IMS Bordeaux Président

Mots clés : Méthode de conception, Analogique, Radiofréquence, Faible consommation,

Title : DESIGN METHODOLOGY FOR LOW POWER RF ANALOG CIRCUITS

François de La Rochefoucauld, 1613-1680

Dans ce contexte, je souhaite à remercier le Professeur Pascal FOUILLAT et son successeur le

Je remercie également le Professeur Jean Baptiste BEGUERET, chef du groupe conception de

Et à mon épouse Pamela, partenaire scientifique et dans la vie :)

Chapitre I. Introduction sur les télécommunications sans fil ................................................ 16

1. Histoire et principe de la télécommunication sans fil ................................................ 17

a. Origines de la télécommunication sans fil ................................................................. 17

b. Les ondes électromagnétiques ............................................................................... 17

c. Principe de la modulation de signal........................................................................... 19

2. Système de télécommunication sans fil ..................................................................... 23

a. Architectures radiofréquences ................................................................................... 23

b. Blocs radiofréquences ........................................................................................... 29

3. Les Standards Radiofréquences ................................................................................. 35

4. Evolution de la technologie intégrée : MOS ............................................................. 39

Chapitre II. Le transistor MOSFET ....................................................................................... 48

1. Fonctionnement du transistor MOSFET en statique ................................................. 49

2. Modèle petit signal du transistor MOS ...................................................................... 55

a. Partie active du transistor .......................................................................................... 55

b. Partie passive ......................................................................................................... 60

c. Modèle petit signal du transistor MOS ...................................................................... 63

3. Les sources de bruit ................................................................................................... 63

a. Extraction des paramètres relatifs à la partie active .................................................. 66

b. Extraction des paramètres passifs .......................................................................... 68

Chapitre III. Méthodologie de conception de LNA à base de FOM ..................................... 74

1. Conception du cœur actif du circuit .......................................................................... 75

a. Optimisation à partir du FOM .................................................................................. 75

c. Pertinence de la méthode ........................................................................................... 79

d. Evolution du FOM en fonction de la longueur de grille ........................................ 81

e. Comparaison des technologies .................................................................................. 82

f. Comparaison de topologies ....................................................................................... 85

2. Réalisation d’une source commune complémentaire en CMOS 28nm ..................... 88

a. Analyse du circuit ...................................................................................................... 88

b. Méthode de conception complète .......................................................................... 93

c. Simulations des circuits complets.............................................................................. 96

d. Layout de la puce................................................................................................. 102

e. Conclusion ............................................................................................................... 104

3. Mesures ................................................................................................................... 105

a. Les circuits en CMOS 28nm ................................................................................... 105

b. Les circuits en CMOS 130nm ............................................................................. 113

4. Conclusion ............................................................................................................... 117

Bibliographie ...................................................................................................................... 119

Chapitre IV. Méthodologie de conception d’Oscillateur..................................................... 122

1. Méthode de conception d’oscillateurs LC ............................................................... 123

a. Analyse linéaire ....................................................................................................... 124

b. Analyse non-linéaire ............................................................................................ 126

c. Analyse du bruit de phase........................................................................................ 130

d. Méthode de conception d’oscillateur à base de FOM ......................................... 133