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WO2019049900A1 - 半導体ウエハの製造方法、半導体エネルギー線検出素子の製造方法、及び半導体ウエハ - Google Patents

半導体ウエハの製造方法、半導体エネルギー線検出素子の製造方法、及び半導体ウエハ Download PDF

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WO2019049900A1
WO2019049900A1 PCT/JP2018/032912 JP2018032912W WO2019049900A1 WO 2019049900 A1 WO2019049900 A1 WO 2019049900A1 JP 2018032912 W JP2018032912 W JP 2018032912W WO 2019049900 A1 WO2019049900 A1 WO 2019049900A1
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WO
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semiconductor region
semiconductor
main surface
region
cutting line
Prior art date
Application number
PCT/JP2018/032912
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French (fr)
Inventor
和正 小杉
真太郎 鎌田
山村　和久
Original Assignee
浜松ホトニクス株式会社
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Filing date
Publication date
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    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Definitions

  • the present invention relates to a method of manufacturing a semiconductor wafer, a method of manufacturing a semiconductor energy ray detection device, and a semiconductor wafer.
  • Patent Document 1 discloses a method of manufacturing a semiconductor wafer.
  • a plurality of holes are formed in a semiconductor wafer along an imaginary cutting line for separating elements from the semiconductor wafer. Impurities are added to the semiconductor wafer from the plurality of holes. As a result, a region doped with impurities is formed around each hole.
  • a known semiconductor energy ray detection device includes a semiconductor substrate having a first main surface and a second main surface facing each other.
  • the semiconductor substrate is an energy ray sensitive area between the first semiconductor area of the first conductivity type located on the first main surface side and the first semiconductor area located on the first main surface side And a third semiconductor region of the first conductivity type located on the second main surface side and having an impurity concentration higher than that of the first semiconductor region.
  • a bias voltage is applied to the semiconductor energy ray detection device.
  • the bias voltage is, for example, about several tens to one thousand volts.
  • the first semiconductor region needs to be in a fully depleted state in which the depletion layer expanding from the second semiconductor region has reached the interface with the third semiconductor region from the first main surface side.
  • the semiconductor substrate (first semiconductor region) is fully depleted, if the depletion layer reaches the side surface of the semiconductor substrate (first semiconductor layer), the leakage current from the side surface may increase. Therefore, it is conceivable that the distance between the side surface and the second semiconductor region is set to a relatively large value so that the depletion layer does not reach the side surface even when the first semiconductor layer is fully depleted. .
  • the region of the semiconductor substrate between the side surface and the second semiconductor region is a region that hardly contributes to the detection of energy rays.
  • a region which hardly contributes to the detection of energy rays is referred to as a "dead area”. If it is possible to reduce the dead area, it is possible to expand the area contributing to the detection of the energy beam.
  • the area that contributes to the detection of energy rays is referred to as the “effective area”. However, if the dead area is reduced, there is a concern that the leakage current from the side due to the depletion layer described above is increased.
  • the method disclosed in Patent Document 1 When the method disclosed in Patent Document 1 is applied to form the fourth semiconductor region, the following problems may occur.
  • the diameter of the hole is small, the impurity is hard to be added to the semiconductor wafer, and there is a possibility that there is a region where the impurity is not added along the virtual cutting line. If there is a region where no impurity is added, the depletion layer may reach the side surface through the region.
  • the diameter of the hole is large, although the impurity is easily added to the semiconductor wafer, the thickness of the region to which the impurity is added, that is, the fourth semiconductor region may be increased. Since the fourth semiconductor region is a dead area, the effective area is reduced when the thickness of the fourth semiconductor region is increased.
  • a first aspect of the present invention aims to provide a method of manufacturing a semiconductor wafer used for manufacturing a semiconductor energy detection device capable of suppressing an increase in leak current from the side surface while reducing a dead area.
  • a second aspect of the present invention provides a method of manufacturing a semiconductor energy ray detection device using a semiconductor wafer used for manufacturing a semiconductor energy detection device capable of suppressing an increase in leakage current from the side surface while reducing a dead area.
  • the purpose is to
  • a third aspect of the present invention aims to provide a semiconductor wafer used for manufacturing a semiconductor energy detection device capable of suppressing an increase in leakage current from the side surface while reducing a dead area.
  • a first aspect of the present invention is a method of manufacturing a semiconductor wafer.
  • a semiconductor wafer having a first semiconductor region of a first conductivity type including a first main surface and a second main surface facing each other is prepared.
  • a second semiconductor region of a second conductivity type, which forms an energy ray sensitive region with the first semiconductor region, is provided on the first main surface side of the first semiconductor region.
  • a third semiconductor region of the first conductivity type having an impurity concentration higher than that of the first semiconductor region is provided on the second main surface side of the first semiconductor region.
  • a penetration slit is provided which penetrates the semiconductor wafer in the thickness direction along the second virtual cutting line among the first virtual cutting line and the second virtual cutting line when viewed in the direction orthogonal to the first main surface.
  • the first virtual cutting line defines a tip portion including the energy ray sensitive area.
  • the second virtual cutting line has a smaller shortest distance to the edge of the second semiconductor region than the first virtual cutting line.
  • the shortest distance to the edge of the second semiconductor region is set smaller in the second virtual cutting line than in the first virtual cutting line when viewed from the direction orthogonal to the first main surface.
  • the side surface to which the first semiconductor region is exposed is formed on the semiconductor wafer by providing the through slit along the second virtual cutting line, and the fourth semiconductor region of the first conductivity type is provided on the side surface. ing.
  • the semiconductor wafer manufactured by this manufacturing method has a chip portion in which the dead area is reduced and the increase of the leak current from the side surface can be suppressed by the fourth semiconductor region. Since the impurity is added to the exposed side by providing the through slit, the impurity is added more appropriately than when the impurity is added from the hole.
  • the through slit may be provided by dry etching.
  • the inclination of the side surface can be reduced as compared to the case where the through slit is provided by wet etching. Therefore, the dead area can be reduced by using wet etching as compared to the case where the side surface is inclined.
  • a metal layer may be provided on the first main surface and the second main surface.
  • the impurity may be added to the side surface of the tip portion by ion implantation after the metal layer is provided.
  • the addition of the impurity by ion implantation can reduce the heat applied to the semiconductor wafer more than the addition of the impurity by diffusion. Therefore, the metal layer can be properly formed, and a semiconductor wafer to which impurities are sufficiently added can be manufactured.
  • the third semiconductor region may be provided such that the length in the thickness direction of the third semiconductor region is smaller than the length in the thickness direction of the second semiconductor region.
  • energy rays with low light transmittance such as soft X-rays are less likely to be absorbed in the third semiconductor region, and detection accuracy is improved.
  • an impurity is added to the side surface exposed by providing the through slit. Therefore, also in this case, the third semiconductor region and the fourth semiconductor region can be simply and appropriately connected, and an increase in leakage current can be suppressed.
  • a second aspect of the present invention is a method of manufacturing a semiconductor energy ray detection device.
  • the second aspect prepares a semiconductor wafer manufactured by the above-described manufacturing method. Disconnect the tip along the first virtual cutting line.
  • the shortest distance to the edge of the second semiconductor region is set smaller in the second virtual cutting line than in the first virtual cutting line when viewed in the direction orthogonal to the first main surface.
  • the side surface where the first semiconductor region is exposed is formed on the semiconductor wafer.
  • a fourth semiconductor region of the first conductivity type is provided on the side surface. Therefore, in the semiconductor energy ray detecting device manufactured by the present manufacturing method, the dead area is reduced, and the increase of the leak current from the side surface can be suppressed by the fourth semiconductor region. Since the impurity is added to the exposed side by providing the through slit, the impurity can be added more appropriately than when the impurity is added from the hole.
  • the shortest distance to the edge of the second semiconductor region is set smaller for the second virtual cutting line than for the first virtual cutting line. That is, the shortest distance to the edge of the second semiconductor region is set larger in the first virtual cutting line than in the second virtual cutting line. Therefore, it is difficult for the depletion layer to reach the cut surface along the first virtual cutting line.
  • the third aspect of the present invention is a semiconductor wafer.
  • the semiconductor wafer has a first main surface and a second main surface facing each other.
  • the semiconductor wafer includes a chip unit.
  • the tip portion is defined by a penetrating slit penetrating in the thickness direction and a virtual cutting line as viewed in a direction orthogonal to the first main surface, and includes an energy ray sensitive region.
  • the chip portion includes a first semiconductor region of a first conductivity type, a second semiconductor region of a second conductivity type, a third semiconductor region of the first conductivity type, and a fourth semiconductor region of the first conductivity type.
  • the first semiconductor region is located on the first main surface side.
  • the second semiconductor region is located on the first main surface side, and constitutes an energy ray sensitive region together with the first semiconductor region.
  • the third semiconductor region is located on the second main surface side, and has a higher impurity concentration than the first semiconductor region.
  • the fourth semiconductor region is located on the side surface side connected to the first main surface and the second main surface, and has a higher impurity concentration than the first semiconductor region. In the side surface of the chip portion, the shortest distance to the edge of the second semiconductor region is smaller than the virtual cutting line.
  • the chip portion has the fourth semiconductor region located on the side surface.
  • the side surface of the tip portion has a smaller shortest distance to the edge of the second semiconductor region than the virtual cutting line. Therefore, by cutting the chip portion at the virtual cutting line, a semiconductor energy ray detection device can be manufactured in which the dead area is reduced and an increase in the leakage current from the side surface in the fourth semiconductor region can be suppressed.
  • a method of manufacturing a semiconductor wafer used for manufacturing a semiconductor energy detection device capable of suppressing an increase in leakage current from the side surface while reducing the dead area is provided.
  • a method of manufacturing a semiconductor energy ray detecting device using a semiconductor wafer used for manufacturing a semiconductor energy detecting device capable of suppressing an increase in leakage current from the side surface while reducing a dead area is provided.
  • a semiconductor wafer used for manufacturing a semiconductor energy detection device capable of suppressing an increase in leakage current from the side surface while reducing the dead area.
  • FIG. 1 is a diagram for explaining a cross-sectional configuration of a semiconductor energy ray detection device according to an embodiment.
  • FIG. 2 is a schematic plan view showing an arrangement example of the semiconductor energy ray detecting element.
  • FIG. 3 is a schematic plan view of a semiconductor wafer.
  • FIG. 4 is a view showing a cross-sectional configuration of a semiconductor wafer.
  • FIG. 5 is a view showing a method of manufacturing a semiconductor wafer.
  • FIG. 6 is a view showing a method of manufacturing a semiconductor wafer.
  • FIG. 7 is a view showing a method of manufacturing a semiconductor wafer.
  • FIG. 1 is a view for explaining the cross-sectional configuration of the semiconductor energy ray detecting device according to the present embodiment.
  • FIG. 2 is a schematic plan view showing an arrangement example of the semiconductor energy ray detecting element.
  • the semiconductor energy ray detection element ED1 includes a semiconductor substrate 1 as shown in FIG.
  • the semiconductor substrate 1 is a silicon substrate of the first conductivity type having a pair of main surfaces 1a and 1b, a plurality of side surfaces 1c, and a side surface 1d opposed to each other.
  • the first conductivity type is, for example, N-type.
  • the plurality of side surfaces 1c and the side surfaces 1d extend in the opposing direction of the pair of main surfaces 1a and 1b so as to connect the pair of main surfaces 1a and 1b.
  • the opposing direction of the pair of main surfaces 1a and 1b is the thickness direction.
  • the semiconductor substrate 1 has a rectangular shape in plan view, as shown in FIG.
  • the plurality of semiconductor energy ray detection elements ED1 constitute a semiconductor energy ray detection element group ED10. That is, the semiconductor energy ray detection element group ED10 includes a plurality of semiconductor energy ray detection elements ED1.
  • the plurality of semiconductor energy ray detection elements ED1 are arranged in a two-dimensional matrix as viewed from the thickness direction. Specifically, eight semiconductor energy ray detecting elements ED1 are arranged in a state in which the side surfaces 1c are adjacent in two rows and four columns.
  • the side surfaces 1c form the side surfaces 10a and 10b of the outer frame of the semiconductor energy beam detection element group ED10 facing each other, and the side surfaces 1d form the side surfaces 10c and 10d of the outer frame of the semiconductor energy beam detection element group ED10 facing each other It is done.
  • the semiconductor energy ray detection element ED1 has the insulating film 13 and the electrodes 15 and 17 provided on the semiconductor substrate 1 as shown in FIG.
  • the insulating film 13 is provided on the main surface 1 a side of the semiconductor substrate 1 so as to cover the main surface 1 a of the semiconductor substrate 1.
  • Insulating film 13 is made of, for example, SiO 2 .
  • the electrodes 15 and 17 are provided on the insulating film 13.
  • the electrodes 15 and 17 are made of, for example, an electrode material such as aluminum. Although not shown, electrodes are also formed on the main surface 1 b side of the semiconductor substrate 1.
  • the semiconductor energy ray detection element ED1 further includes a passivation film 21 and a bump electrode 23.
  • the passivation film 21 is disposed on the main surface 1 a side of the semiconductor substrate 1 so as to cover the main surface 1 a of the semiconductor substrate 1, the insulating film 13, and the electrodes 15 and 17.
  • Passivation film 21 is made of, for example, SiN.
  • the bump electrode 23 is disposed on the electrode 15 and is electrically connected to the corresponding electrode 15 from the portion where the passivation film 21 is partially removed. Bump electrode 23 is made of, for example, Sn-Ag.
  • the semiconductor energy ray detection element ED1 is mounted on the ROIC chip RC, as shown in FIG. Specifically, the semiconductor energy ray detection element ED1 is bump-connected to the ROIC chip RC.
  • the ROIC chip RC includes a plurality of pad electrodes 25, and the corresponding pad electrodes 25 and the bump electrodes 23 are connected to each other.
  • the semiconductor energy ray detection element ED1 and the ROIC chip RC are arranged close to each other.
  • the main surface 1a of the semiconductor substrate 1 faces the ROIC chip RC.
  • the main surface 1a of the semiconductor substrate 1 may be a surface (incident surface) on which the energy beam is incident on the semiconductor substrate 1; May be the incident surface.
  • the main surface 1b of the semiconductor substrate 1 is an incident surface.
  • the depletion layer spreads over the semiconductor substrate 1 and becomes fully depleted.
  • the voltage applied to semiconductor substrate 1 is, for example, a reverse bias voltage.
  • FIG. 3 is a schematic plan view of the semiconductor wafer 50.
  • FIG. 4 is a schematic cross-sectional view taken along line IV-IV of the semiconductor wafer 50 shown in FIG.
  • the semiconductor wafer 50 has a circular shape in plan view, and has a pair of main surfaces 50a and 50b facing each other. As shown in FIG. 3, the semiconductor wafer 50 includes the chip portion 51 including the energy ray sensitive region ⁇ and the margin portion 52 excluding the chip portion 51.
  • the chip portion 51 has a rectangular shape in plan view, and is disposed near the center of the semiconductor wafer 50.
  • the margin 52 is disposed to surround the chip 51.
  • the chip portion 51 is defined by a penetrating slit ⁇ penetrating in the thickness direction and a virtual cutting line 53 when viewed from the direction (thickness direction) orthogonal to the major surface 50 a.
  • the chip portion 51 and the margin portion 52 are connected by a virtual cutting line 53.
  • the through slit ⁇ is provided along three sides, and the virtual cutting line 53 is set along the remaining one side.
  • the semiconductor wafer 50 is cut along the virtual cutting line 53 to separate the chip portion 51, whereby the semiconductor substrate 1 is formed.
  • the chip portion 51 has a side surface 50 c connected to the major surface 50 a and the major surface 50 b along the through slit ⁇ .
  • the chip portion 51 has the semiconductor region 3 of the first conductivity type located on the main surface 50a side and the plurality of semiconductor regions 5 of the second conductivity type located on the main surface 50a side.
  • the first conductivity type is, for example, N-type
  • the second conductivity type is, for example, P-type.
  • the semiconductor region 3 is a region to which an impurity of the first conductivity type is added.
  • the impurity of the first conductivity type added to the semiconductor region 3 is, for example, antimony, arsenic, or phosphorus.
  • the semiconductor region 3 is also provided in the margin portion 52.
  • the semiconductor region 3 in the chip portion 51 is connected to the semiconductor region 3 in the blank portion 52 through the virtual cutting line 53.
  • the plurality of semiconductor regions 5 are arranged in a two-dimensional matrix as viewed in the thickness direction.
  • a portion of the semiconductor region 3 is interposed between the semiconductor regions 5. That is, the semiconductor regions 5 are separated from each other.
  • Each semiconductor region 5 is a region to which an impurity of the second conductivity type is added, and the impurity concentration is higher than that of the semiconductor region 3.
  • the impurity of the second conductivity type is, for example, boron.
  • the semiconductor region 3 and each semiconductor region 5 form an energy ray sensitive region ⁇ by a PN junction.
  • the chip portion 51 further includes the semiconductor region 7 of the first conductivity type located on the main surface 50 b side.
  • the semiconductor region 7 has a higher impurity concentration than the semiconductor region 3.
  • the semiconductor region 7 is a region to which the first conductivity type impurity is added, and has a higher impurity concentration than the semiconductor region 3.
  • the impurity of the first conductivity type added to the semiconductor region 7 is, for example, antimony, arsenic, or phosphorus.
  • the semiconductor region 7 is also provided on the main surface 50 b side of the margin portion 52.
  • the semiconductor region 7 at the outer edge of the chip portion 51 is connected to the semiconductor region 7 of the blank portion 52 through the virtual cutting line 53.
  • the length T1 of the semiconductor region 7 in the thickness direction is smaller than the length T2 of the semiconductor region 5 in the thickness direction.
  • the chip portion 51 has the semiconductor region 9 of the first conductivity type on the main surface 50 a side.
  • the semiconductor region 9 is also a region to which the first conductivity type impurity is added, and has a higher impurity concentration than the semiconductor region 3.
  • the impurity of the first conductivity type added to the semiconductor region 9 is, for example, antimony, arsenic, or phosphorus.
  • the semiconductor region 9 is also provided on the main surface 50 a side of the margin 52.
  • the semiconductor region 9 at the outer edge of the chip portion 51 is connected to the semiconductor region 9 of the blank portion 52 through the virtual cutting line 53.
  • the semiconductor region 9 of the chip portion 51 is located along the outer edge of the chip portion 51 on the main surface 50a side so as to surround the periphery of the region where the plurality of semiconductor regions 5 are located, as viewed in the thickness direction.
  • the semiconductor region 9 of the chip unit 51 functions as a guard ring.
  • a part of the semiconductor region 3 is interposed between the semiconductor region 5 and the semiconductor region 9. That is, the semiconductor region 5 and the semiconductor region 9 are separated.
  • the shortest distance L1 is smaller than the shortest distance L2.
  • the shortest distance L1 is the shortest distance from the side surface 50c to the edge of the semiconductor region 5 closest to the side surface 50c.
  • the shortest distance L2 is the shortest distance from the virtual cutting line 53 to the edge of the semiconductor region 5 closest to the virtual cutting line 53. That is, in the side surface 50 c, the shortest distance to the edge of the semiconductor region 5 is smaller than the virtual cutting line 53.
  • the semiconductor region 5 constitutes the energy ray sensitive region ⁇ as described above. Therefore, the shortest distance from the side surface 50c to the energy ray sensitive region ⁇ is smaller than the shortest distance from the virtual cutting line 53 to the energy ray sensitive region ⁇ .
  • the chip portion 51 has the insulating film 13 covering the main surface 50 a, and has the electrodes 15 and 17 on the semiconductor region 5, the semiconductor region 7, and the semiconductor region 9.
  • the electrode 15 is connected to the semiconductor region 5 and the electrode 17 is connected to the semiconductor region 9 from the portion where the insulating film 13 is partially removed.
  • an electrode connected to the semiconductor region 7 is also formed on the main surface 50b side.
  • the chip portion 51 further has a passivation film 21 covering the insulating film 13 and the electrodes 15 and 17, and is electrically connected to the electrode 15 from a portion where the passivation film 21 is partially removed on the electrode 15. And the bump electrode 23.
  • the chip portion 51 has the semiconductor region 11 of the first conductivity type located on the side surface 50 c side.
  • the semiconductor region 11 has a higher impurity concentration than the semiconductor region 3.
  • the semiconductor region 11 is connected to the semiconductor region 7 and the semiconductor region 9.
  • the semiconductor region 11 is exposed to the side surface 50c, and constitutes at least a part of the side surface 50c.
  • the semiconductor region 7, the semiconductor region 9, and the semiconductor region 11 are exposed to the side surface 50c, and the semiconductor region 7, the semiconductor region 9 and the semiconductor region 11 constitute the side surface 50c. That is, the side surface 50 c is formed of a semiconductor region having a higher impurity concentration than the semiconductor region 3.
  • the semiconductor region 3 is not exposed to the side surface 50c.
  • the semiconductor region 11 may constitute the entire side surface 50c.
  • the chip portion 51 of the semiconductor wafer 50 having the above configuration functions as a semiconductor energy ray detection element ED1.
  • a bias voltage between the semiconductor region 5 and the semiconductor region 7 the depletion layer spreads from the semiconductor region 5 to the semiconductor region 3.
  • the bias voltage applied between semiconductor region 5 and semiconductor region 7 is, for example, a reverse bias voltage.
  • the state in which the depletion layer has reached the semiconductor region 7 is the fully depleted state. By setting the fully depleted state, a signal corresponding to the energy ray can be output from the semiconductor energy ray detection element ED1.
  • FIGS. 5 to 7 show the respective configurations in the cross section of the semiconductor wafer 50 shown in FIG.
  • a semiconductor wafer 50A having the semiconductor region 3 of the first conductivity type including the main surface 50a and the main surface 50b opposed to each other is prepared.
  • the semiconductor wafer 50A is the semiconductor wafer 50 before processing and is a silicon substrate of the first conductivity type.
  • the semiconductor region 5 of the second conductivity type is provided on the main surface 50 a side of the semiconductor region 3.
  • the semiconductor region 5 is provided on the main surface 50 a side by adding the impurity of the second conductivity type to the semiconductor wafer 50 A from the main surface 50 a side by ion implantation.
  • the semiconductor region 3 and the semiconductor region 5 form an energy ray sensitive region ⁇ .
  • the semiconductor region 7 of the first conductivity type having a higher impurity concentration than the semiconductor region 3 is provided on the main surface 50 b side of the semiconductor region.
  • the semiconductor region 7 is provided on the main surface 50b side by adding the impurity of the first conductivity type to the semiconductor wafer 50A from the main surface 50b side by ion implantation.
  • the semiconductor region 7 is provided such that the length T1 in the thickness direction of the semiconductor region 7 is smaller than the length T2 in the thickness direction of the semiconductor region 5.
  • the insulating film 13 is formed on the major surface 50a so as to cover the major surface 50a of the semiconductor wafer 50A.
  • Insulating film 13 is formed, for example, by a thermal oxidation method, a sputtering method, or a plasma-enhanced chemical vapor deposition (PECVD) method.
  • PECVD plasma-enhanced chemical vapor deposition
  • an insulating film is formed on the main surface 50b, and a part of the insulating film is removed.
  • an electrode connected to the semiconductor region 7 is formed.
  • the virtual cutting lines 53A and 53B that define the chip portion 51 are set. It is done. That is, the outer edge of the tip 51 is defined by the virtual cutting line 53A and the virtual cutting line 53B.
  • the shortest distance L1 from the virtual cutting line 53B to the edge of the semiconductor region 5 closest to the virtual cutting line 53B is greater than the shortest distance L2 from the virtual cutting line 53A to the edge of the semiconductor region 5 closest to the virtual cutting line 53A. small. That is, the shortest distance from the virtual cutting line 53B to the edge of the semiconductor region 5 is smaller than that of the virtual cutting line 53A.
  • the through slit ⁇ is provided by performing dry etching on the semiconductor wafer 50A.
  • an impurity is added to the side surface 50 c to provide the semiconductor region 11 of the first conductivity type on the side surface 50 c side.
  • the first conductivity type impurity is added to the tip portion 51 from the side surface 50 c side through the through slit ⁇ by the ion implantation method, whereby the first conductivity type is formed on the side surface 50 c side.
  • a semiconductor region 11 of the type is provided.
  • the arrows shown in FIG. 7 indicate the impurity injection direction. That is, the impurity is implanted from the direction crossing the side surface 50c.
  • the larger the width of the through slit ⁇ the larger the inclination with respect to the side surface 50c in the impurity injection direction.
  • the semiconductor region 5, the semiconductor region 7, the semiconductor region 9, and the semiconductor region 11 may be provided by adding an impurity by a diffusion method instead of the ion implantation method.
  • a passivation film 21 is provided on the main surface 50 a side of the semiconductor wafer 50 A so as to cover the insulating film 13 and the electrodes 15 and 17.
  • Passivation film 21 is formed, for example, by a CVD (Chemical Vapor Deposition) method.
  • a bump electrode 23 is provided. Each bump electrode 23 is electrically connected to the corresponding electrode 15.
  • the bump electrode 23 can be formed by using a method of mounting a solder ball or a printing method.
  • the semiconductor wafer 50 is manufactured by the above manufacturing method.
  • the semiconductor energy ray detection element ED1 can be manufactured using the semiconductor wafer 50.
  • the virtual cutting line 53 (virtual cutting line 53A) of the semiconductor wafer 50 is obtained.
  • the chip unit 51 is cut off along the way.
  • the separated chip portion 51 functions as a semiconductor energy ray detection element ED1.
  • the blank portion 52 and the tip portion 51 are separated by cutting along the virtual cutting line 53 (virtual cutting line 53A) using a commonly used cutting tool.
  • the cutting tool used is, for example, a dicing saw.
  • the shortest distance to the edge of the semiconductor region 5 is smaller in the virtual cutting line 53B than in the virtual cutting line 53A when viewed from the direction orthogonal to the major surface 50a. It is set.
  • the semiconductor wafer 50 manufactured by the present manufacturing method has the chip portion 51 in which the dead area is reduced and the increase of the leak current from the side surface 50 c can be suppressed by the semiconductor region 11.
  • the impurity may be blocked by the bottom of the hole and the impurity may not be added to the entire side surface 50c. There is. In this case, the leakage current may increase from the portion where the impurity is not sufficiently added to the side surface 50c.
  • the semiconductor region 11 is provided by adding the impurity to the side surface 50c exposed by providing the through slit ⁇ , the semiconductor region 11 is appropriate over the entire side surface 50c than when the impurity is added from the hole It can be formed into
  • the passivation film 21, patterning, bump electrode 23 and the like are formed. That is, when forming the passivation film 21, the patterning, the bump electrode 23 and the like, the semiconductor region 11 is already provided on the semiconductor wafer 50A. Therefore, the passivation film 21, the patterning, the bump electrode 23 and the like can be easily formed.
  • the through slit ⁇ is provided by dry etching.
  • the inclination of the side surface 50c can be reduced compared to the case where the through slit ⁇ is provided by wet etching. Therefore, the dead area can be reduced by using wet etching as compared to the case where the side surface is inclined.
  • the side surface 1c of the semiconductor energy beam detection element ED1 (the side surface of the chip portion 51 The molding effort of 50c) can be reduced.
  • the method further includes the step of providing a metal layer on the main surface 50a and the main surface 50b, and the impurity is added to the side surface 50c of the semiconductor wafer 50A by ion implantation after the metal layer is provided.
  • the impurity is added to the side surface 50c of the semiconductor wafer 50A by ion implantation after the metal layer is provided.
  • the semiconductor region 7 is provided such that the length T1 in the thickness direction of the semiconductor region 7 is smaller than the length T2 in the thickness direction of the semiconductor region 5.
  • energy rays with low light transmittance such as soft X-rays are hard to be absorbed in the semiconductor region 7. For this reason, the detection accuracy is improved for an energy ray having a low light transmittance such as soft X-ray.
  • the impurity is blocked by the hole bottom and the entire side surface 50c is obtained. Impurities may not be added.
  • the semiconductor region 7 and the semiconductor region 11 are difficult to be connected and a region where no impurity is added May exist. In this case, the depletion layer may reach the side surface 1 c through the region.
  • the impurity is added to the side surface 50c exposed by providing the through slit ⁇ to form the semiconductor region 11, the semiconductor region 7 and the semiconductor region 11 are simply and appropriately connected to increase the leakage current. Can be suppressed.
  • the semiconductor energy ray detection element ED1 is manufactured by preparing the semiconductor wafer 50 manufactured by the above-described manufacturing method and separating the chip portion 51 along the virtual cutting line 53A.
  • the dead area is reduced, and the semiconductor region 11 can suppress an increase in the leakage current from the side surface 50c. Since the impurity is added to the exposed side surface 50c by providing the through slit ⁇ , the impurity is more appropriately added than when the impurity is added from the hole.
  • the shortest distance to the edge of the semiconductor region 5 is set smaller in the virtual cutting line 53B than in the virtual cutting line 53A. That is, the shortest distance to the edge of the semiconductor region 5 is set larger in the virtual cutting line 53A than in the virtual cutting line 53B.
  • the depletion layer extends from the semiconductor region 5. Therefore, in the semiconductor energy ray detection element ED1, the depletion layer does not easily reach the cut surface along the virtual cutting line 53A.
  • the chip portion 51 has the semiconductor region 11 located on the side surface 50c.
  • the side surface 50c has a smaller shortest distance to the edge of the semiconductor region 5 than the virtual cutting line 53 (virtual cutting line 53A). Therefore, by cutting the chip portion 51 at the virtual cutting line 53 (virtual cutting line 53A), the dead energy is reduced, and the semiconductor energy that can increase the leakage current from the side surface 50c in the semiconductor region 11 can be suppressed.
  • the line detection element ED1 can be manufactured.
  • one chip unit 51 is disposed on one semiconductor wafer 50.
  • the number of chip parts 51 arranged on the semiconductor wafer 50 is not limited to one.
  • a plurality of chip units 51 may be disposed on one semiconductor wafer 50.
  • the semiconductor substrate 1 and the chip unit 51 are rectangular in plan view in the embodiment described above, but the present invention is not limited to this.
  • it may be hexagonal in plan view.
  • the through slit ⁇ may be provided along five sides, and the virtual cutting line 53 may be set along the other one side.
  • the order in which the semiconductor region 5, the semiconductor region 7, the semiconductor region 9, and the semiconductor region 11 are provided is not limited to the order shown in this embodiment.
  • the semiconductor region 9 may not be provided.
  • the semiconductor region 11 provided on the side surface 50 c side is adjacent to the semiconductor region 3.
  • the order in which the insulating film 13, the electrodes 15 and 17, the passivation film 21, the bump electrode 23, and the through slit ⁇ are provided is not limited to that described in this embodiment.
  • the through slit ⁇ may be provided.
  • the insulating film 13, the electrodes 15 and 17, the passivation film 21, and the bump electrode 23 are not provided at the stage of producing the semiconductor wafer 50 but may be provided at the stage of producing the semiconductor energy ray detection element ED1 using the semiconductor wafer 50. Good.
  • the semiconductor substrate 1 and the semiconductor wafer 50 may be configured such that the positions of the semiconductor region of the first conductivity type and the semiconductor region of the second conductivity type are reversed.

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Abstract

貫通スリットが、半導体ウエハに設けられる。第１仮想切断線は、第１主面に直交する方向から見て、エネルギー線感応領域を含むチップ部を画成している。第２仮想切断線は、第１仮想切断線と該第１仮想切断線よりも第２半導体領域の縁までの最短距離が小さい。貫通スリットは、第２仮想切断線に沿って半導体ウエハを厚さ方向に貫通する。貫通スリットを設けることで、第１半導体領域３が露出する側面がチップ部に形成される。第１半導体領域３が露出する側面への不純物の添加により、第１導電型の第４半導体領域が、チップ部の当該側面側に設けられる。

Description

半導体ウエハの製造方法、半導体エネルギー線検出素子の製造方法、及び半導体ウエハ
　本発明は、半導体ウエハの製造方法、半導体エネルギー線検出素子の製造方法、及び半導体ウエハに関する。
　特許文献１は、半導体ウエハの製造方法を開示している。この製造方法では、半導体ウエハから素子を分離するための仮想切断線に沿って、複数の穴が半導体ウエハに形成される。不純物が、複数の穴から、半導体ウエハに添加される。この結果、不純物が添加された領域が、各穴の周りに形成される。
特表２０１５－１９５４０号公報
　知られている半導体エネルギー線検出素子は、互いに対向する第１主面と第２主面とを有する半導体基板を備えている。この半導体エネルギー線検出素子では、半導体基板が、第１主面側に位置する第１導電型の第１半導体領域と、第１主面側に位置すると共に第１半導体領域とでエネルギー線感応領域を構成する第２導電型の第２半導体領域と、第２主面側に位置すると共に第１半導体領域よりも高い不純物濃度を有する第１導電型の第３半導体領域と、を有している。
　上述した半導体エネルギー線検出素子を動作させるために、半導体エネルギー線検出素子にバイアス電圧が印加される。バイアス電圧は、たとえば、数十～一千Ｖ程度である。この場合、第１半導体領域は、第２半導体領域から拡がる空乏層が第１主面側から第３半導体領域との界面まで到達した完全空乏化状態とされる必要がある。半導体基板（第一半導体領域）が完全空乏化される際に、空乏層が半導体基板（第一半導体層）の側面に到達すると、側面からのリーク電流が増加するおそれがある。このため、上記側面と第２半導体領域との間隔は、第１半導体層が完全空乏化された場合でも、空乏層が上記側面に到達しないように比較的大きな値に設定されることが考えられる。
　半導体基板における、上記側面と第２半導体領域との間の領域は、エネルギー線の検出に貢献し難い領域である。以下、エネルギー線の検出に貢献し難い領域は、「デッドエリア」と称される。デッドエリアを縮小することが可能であれば、エネルギー線の検出に貢献する領域の拡大などを図ることが可能である。以下、エネルギー線の検出に貢献する領域は、「有効エリア」と称される。しかし、デッドエリアを縮小すれば、上述した空乏層による側面からのリーク電流の増加が懸念される。そこで、半導体基板（第一半導体層）が完全空乏化された状態で空乏層が半導体基板の側面に到達することを抑制するために、半導体基板の側面側に、第１半導体領域よりも高い不純物濃度を有する第１導電型の第４半導体領域が設けられることが考えられる。
　第４半導体領域を形成するために、特許文献１に開示された方法が適用された場合、以下の問題点が生じるおそれがある。穴の径が小さい場合、不純物が半導体ウエハに添加され難く、仮想切断線に沿って、不純物が添加されていない領域が存在するおそれがある。不純物が添加されていない領域が存在している場合、当該領域を通して空乏層が上記側面に到達するおそれがある。穴の径が大きい場合、不純物が半導体ウエハに添加され易いものの、不純物が添加された領域、すなわち第４半導体領域の厚みが大きくなるおそれがある。第４半導体領域は、デッドエリアであるため、第４半導体領域の厚みが大きくなると、有効エリアが縮小する。
　本発明の第一の態様は、デッドエリアを低減しつつ、側面からのリーク電流の増加を抑制できる半導体エネルギー検出素子の製造に用いられる半導体ウエハの製造方法を提供することを目的とする。本発明の第二の態様は、デッドエリアを低減しつつ、側面からのリーク電流の増加を抑制できる半導体エネルギー検出素子の製造に用いられる半導体ウエハを用いた半導体エネルギー線検出素子の製造方法を提供することを目的とする。本発明の第三の態様は、デッドエリアを低減しつつ、側面からのリーク電流の増加を抑制できる半導体エネルギー検出素子の製造に用いられる半導体ウエハを提供することを目的とする。
　本発明の第一の態様は、半導体ウエハの製造方法である。第一の態様では、互いに対向する第１主面及び第２主面を含む第１導電型の第１半導体領域を有する半導体ウエハを準備する。第１半導体領域の第１主面側に、該第１半導体領域とでエネルギー線感応領域を構成する第２導電型の第２半導体領域を設ける。第１半導体領域の第２主面側に、第１半導体領域よりも不純物濃度が高い第１導電型の第３半導体領域を設ける。第１主面に直交する方向から見て、第１仮想切断線と第２仮想切断線とのうち、該第２仮想切断線に沿って半導体ウエハを厚さ方向に貫通する貫通スリットを設ける。第１仮想切断線は、エネルギー線感応領域を含むチップ部を画成している。第２仮想切断線は、該第１仮想切断線よりも第２半導体領域の縁までの最短距離が小さい。当該貫通スリットを設けることで、第１半導体領域が露出する側面をチップ部に形成する。側面に不純物を添加して、当該側面側に第１導電型の第４半導体領域を設ける。
　本第一の態様では、第１主面に直交する方向から見て、第２半導体領域の縁までの最短距離が、第１仮想切断線よりも第２仮想切断線の方が小さく設定されている。本製造方法では、上記第２仮想切断線に沿って貫通スリットを設けることで、第１半導体領域が露出する側面を半導体ウエハに形成し、当該側面に第１導電型の第４半導体領域を設けている。このため、本製造方法によって製造される半導体ウエハは、デッドエリアが低減されていると共に第４半導体領域によって側面からのリーク電流の増加が抑制され得るチップ部を有する。貫通スリットを設けることによって露出する側面に不純物が添加されるため、穴から不純物が添加される場合よりも適切に不純物が添加される。
　本第一の態様では、貫通スリットは、ドライエッチングによって設けられてもよい。この場合、ウェットエッチングで貫通スリットを設ける場合よりも、側面の傾斜が低減され得る。したがって、ウェットエッチングを用いることによって側面が傾斜した場合に比べ、デッドエリアが縮小され得る。
　本第一の態様では、第１主面及び第２主面にメタル層を設けてもよい。不純物は、メタル層を設けた後に、イオン注入によってチップ部の側面に添加されてもよい。この場合、イオン注入によって不純物を添加することで、拡散によって不純物を添加するよりも半導体ウエハに加わる熱が低減され得る。したがって、メタル層が適切に形成され得ると共に、不純物が十分に添加されている半導体ウエハが製造され得る。
　本第一の態様では、第３半導体領域は、該第３半導体領域の厚さ方向における長さが第２半導体領域の厚さ方向における長さよりも小さくなるように設けられてもよい。この場合、たとえば、軟Ｘ線などの光透過率が低いエネルギー線が第３半導体領域において吸収され難いため、検出精度が向上する。本製造方法では、貫通スリットを設けることによって露出する側面に不純物を添加する。このため、この場合においても、第３半導体領域と第４半導体領域とが簡易かつ適切に接続され、リーク電流の増加が抑制され得る。
　本発明の第二の態様は、半導体エネルギー線検出素子の製造方法である。第二の態様は、上述した製造方法によって製造された半導体ウエハを準備する。第１仮想切断線に沿ってチップ部を切り離す。
　本第二の態様では、第１主面に直交する方向から見て、第２半導体領域の縁までの最短距離が、第１仮想切断線よりも第２仮想切断線の方が小さく設定されている。この第２仮想切断線に沿って貫通スリットを設けることで、第１半導体領域が露出する側面を半導体ウエハに形成する。当該側面に第１導電型の第４半導体領域を設ける。このため、本製造方法によって製造される半導体エネルギー線検出素子では、デッドエリアが低減されていると共に、第４半導体領域によって側面からのリーク電流の増加が抑制され得る。貫通スリットを設けることによって露出する側面に不純物が添加されるため、穴から不純物が添加される場合よりも適切に不純物を添加し得る。第２半導体領域の縁までの最短距離は、第１仮想切断線よりも第２仮想切断線の方が小さく設定されている。すなわち、第２半導体領域の縁までの最短距離が、第２仮想切断線よりも第１仮想切断線の方が大きく設定されている。したがって、空乏層が第１仮想切断線に沿った切断面に到達し難い。
　本発明の第三の態様は、半導体ウエハである。当該半導体ウエハは、互いに対向する第１主面及び第２主面を有する。当該半導体ウエハは、チップ部を備える。チップ部は、第１主面に直交する方向から見て、厚さ方向に貫通している貫通スリットと仮想切断線とによって画成されていると共に、エネルギー線感応領域を含む。チップ部は、第１導電型の第１半導体領域と、第２導電型の第２半導体領域と、第１導電型の第３半導体領域と、第１導電型の第４半導体領域とを有する。第１半導体領域は、第１主面側に位置している。第２半導体領域は、第１主面側に位置していると共に、第１半導体領域とでエネルギー線感応領域を構成する。第３半導体領域は、第２主面側に位置していると共に、第１半導体領域よりも不純物濃度が高い。第４半導体領域は、第１主面及び第２主面に接続されている側面側に位置していると共に、第１半導体領域よりも不純物濃度が高い。チップ部の側面は、第２半導体領域の縁までの最短距離が仮想切断線よりも小さい。
　本第三の態様では、チップ部が、側面に位置している第４半導体領域を有している。チップ部の側面は、仮想切断線よりも第２半導体領域の縁までの最短距離が小さい。このため、仮想切断線でチップ部を切断することによって、デッドエリアが低減されていると共に、第４半導体領域で側面からのリーク電流の増加が抑制され得る半導体エネルギー線検出素子が製造され得る。
　本発明の第一の態様によれば、デッドエリアを低減しつつ、側面からのリーク電流の増加を抑制できる半導体エネルギー検出素子の製造に用いられる半導体ウエハの製造方法が提供される。本発明の第二の態様によれば、デッドエリアを低減しつつ、側面からのリーク電流の増加を抑制できる半導体エネルギー検出素子の製造に用いられる半導体ウエハを用いた半導体エネルギー線検出素子の製造方法が提供される。本発明の第三の態様によれば、デッドエリアを低減しつつ、側面からのリーク電流の増加を抑制できる半導体エネルギー検出素子の製造に用いられる半導体ウエハが提供される。
図１は、一実施形態に係る半導体エネルギー線検出素子の断面構成を説明するための図である。 図２は、半導体エネルギー線検出素子の配置例を示す概略平面図である。 図３は、半導体ウエハの概略平面図である。 図４は、半導体ウエハの断面構成を示す図である。 図５は、半導体ウエハの製造方法を示す図である。 図６は、半導体ウエハの製造方法を示す図である。 図７は、半導体ウエハの製造方法を示す図である。
　以下、添付図面を参照して、本発明の実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
　図１及び図２を参照して、本実施形態に係る半導体エネルギー線検出素子ＥＤ１の構成を説明する。図１は、本実施形態に係る半導体エネルギー線検出素子の断面構成を説明するための図である。図２は、半導体エネルギー線検出素子の配置例を示す概略平面図である。
　半導体エネルギー線検出素子ＥＤ１は、図１に示されるように、半導体基板１を備える。半導体基板１は、互いに対向する一対の主面１ａ，１ｂと、複数の側面１ｃと、側面１ｄを有する、第１導電型のシリコン基板である。第１導電型は、たとえばＮ型である。複数の側面１ｃ及び側面１ｄは、一対の主面１ａ，１ｂ間を連結するように一対の主面１ａ，１ｂの対向方向に延びている。一対の主面１ａ，１ｂの対向方向は、厚さ方向である。
　半導体基板１は、図２に示されるように、平面視で矩形状を呈している。本実施形態では、複数の半導体エネルギー線検出素子ＥＤ１が半導体エネルギー線検出素子群ＥＤ１０を構成している。すなわち、半導体エネルギー線検出素子群ＥＤ１０は、複数の半導体エネルギー線検出素子ＥＤ１を備えている。複数の半導体エネルギー線検出素子ＥＤ１は、厚さ方向から見て、２次元マトリックス状に配列されている。具体的には、８つの半導体エネルギー線検出素子ＥＤ１が２行４列で各側面１ｃを隣接した状態で配列されている。側面１ｃによって半導体エネルギー線検出素子群ＥＤ１０の外枠の互いに対向する側面１０ａ，１０ｂが形成されており、側面１ｄによって半導体エネルギー線検出素子群ＥＤ１０の外枠の互いに対向する側面１０ｃ，１０ｄが形成されている。
　半導体エネルギー線検出素子ＥＤ１は、図１に示されるように、半導体基板１に設けられた絶縁膜１３及び電極１５，１７を有する。絶縁膜１３は、半導体基板１の主面１ａ側に、半導体基板１の主面１ａを覆うように設けられている。絶縁膜１３は、たとえばＳｉＯ２からなる。電極１５，１７は、絶縁膜１３の上に設けられている。電極１５，１７は、たとえば、アルミニウムなどの電極材料からなる。図示は省略するが、半導体基板１の主面１ｂ側にも電極が形成されている。
　半導体エネルギー線検出素子ＥＤ１は、更に、パッシベーション膜２１及びバンプ電極２３を有する。パッシベーション膜２１は、半導体基板１の主面１ａ側に、半導体基板１の主面１ａ、絶縁膜１３、及び電極１５，１７を覆うように配置されている。パッシベーション膜２１は、たとえばＳｉＮからなる。バンプ電極２３は、電極１５の上に配置されており、パッシベーション膜２１が一部除去された部分から対応する電極１５にそれぞれ電気的に接続されている。バンプ電極２３は、たとえばＳｎ－Ａｇからなる。
　半導体エネルギー線検出素子ＥＤ１は、図１に示されるように、ＲＯＩＣチップＲＣに実装されている。具体的には、半導体エネルギー線検出素子ＥＤ１は、ＲＯＩＣチップＲＣにバンプ接続されている。ＲＯＩＣチップＲＣは、複数のパッド電極２５を備えており、互いに対応するパッド電極２５とバンプ電極２３とが接続されている。半導体エネルギー線検出素子ＥＤ１とＲＯＩＣチップＲＣとは、互いに近接して配置される。半導体基板１の主面１ａが、ＲＯＩＣチップＲＣに対向している。
　半導体エネルギー線検出素子ＥＤ１では、上述した実施形態では、半導体基板１の主面１ａが、エネルギー線が半導体基板１に入射する面（入射面）であってもよく、半導体基板１の主面１ｂが入射面であってもよい。本実施形態では、半導体基板１の主面１ｂが入射面である。
　半導体エネルギー線検出素子ＥＤ１では、半導体基板１にバイアス電圧が印加されることによって、半導体基板１に空乏層が拡がり、完全空乏化状態となる。半導体基板１に印加される電圧は、たとえば、逆バイアス電圧である。完全空乏化状態とすることで、半導体エネルギー線検出素子ＥＤ１からエネルギー線に応じた信号がＲＯＩＣチップＲＣへ適切に出力され得る。
　次に、図３及び図４を参照して、半導体エネルギー線検出素子ＥＤ１の半導体基板１の製造に用いられる半導体ウエハ５０の構成について説明する。図３は、半導体ウエハ５０の概略平面図である。図４は、図３に示した半導体ウエハ５０のＩＶ－ＩＶ線における概略断面図である。
　半導体ウエハ５０は、平面視で円形形状を呈しており、互いに対向する一対の主面５０ａ，５０ｂを有する。図３に示されているように、半導体ウエハ５０は、エネルギー線感応領域αを含むチップ部５１と、チップ部５１を除いた余白部５２とを備える。チップ部５１は、平面視で矩形状を呈しており、半導体ウエハ５０の中央付近に配置されている。余白部５２は、チップ部５１を囲むように配置されている。
　チップ部５１は、主面５０ａに直交する方向（厚さ方向）から見て、厚さ方向に貫通している貫通スリットβと仮想切断線５３とによって画成されている。チップ部５１と余白部５２とは、仮想切断線５３で接続されている。本実施形態では、チップ部５１の縁の４辺のうち、３辺に沿って貫通スリットβが設けられ、残りの１辺に沿って仮想切断線５３が設定されている。仮想切断線５３で半導体ウエハ５０を切断してチップ部５１を切り離すことで、半導体基板１が形成される。図４に示されているように、チップ部５１は、貫通スリットβに沿って、主面５０ａ及び主面５０ｂに接続されている側面５０ｃを有している。
　チップ部５１は、主面５０ａ側に位置している第１導電型の半導体領域３と、主面５０ａ側に位置している複数の第２導電型の半導体領域５と、を有している。第１導電型はたとえばＮ型であり、第２導電型はたとえばＰ型である。半導体領域３は、第１導電型の不純物が添加された領域である。半導体領域３に添加された第１導電型の不純物は、たとえば、アンチモン、砒素、又はリンなどである。半導体領域３は、余白部５２にも設けられている。チップ部５１における半導体領域３は、仮想切断線５３を通って余白部５２の半導体領域３に接続されている。複数の半導体領域５は、厚さ方向から見て、２次元マトリクス状に配列されている。
　各半導体領域５の間には、半導体領域３の一部が介在している。すなわち、半導体領域５同士は、離隔している。各半導体領域５は、第２導電型の不純物が添加された領域であり、半導体領域３よりも不純物濃度が高い。第２導電型の不純物は、たとえば硼素などである。半導体領域３と各半導体領域５とで、ＰＮ接合によるエネルギー線感応領域αが構成されている。
　チップ部５１は、主面５０ｂ側に位置している第１導電型の半導体領域７を更に有している。半導体領域７は、半導体領域３よりも不純物濃度が高い。半導体領域７は、第１導電型の不純物が添加された領域であり、半導体領域３よりも不純物濃度が高い。半導体領域７に添加された第１導電型の不純物は、たとえば、アンチモン、砒素、又はリンなどである。
　半導体領域７は、余白部５２の主面５０ｂ側にも設けられている。チップ部５１の外縁における半導体領域７は、仮想切断線５３を通って余白部５２の半導体領域７に接続されている。半導体領域７の厚さ方向における長さＴ１は、半導体領域５の厚さ方向における長さＴ２よりも小さい。
　チップ部５１は、主面５０ａ側に、第１導電型の半導体領域９を有している。半導体領域９も、第１導電型の不純物が添加された領域であり、半導体領域３よりも不純物濃度が高い。半導体領域９に添加された第１導電型の不純物は、たとえば、アンチモン、砒素、又はリンなどである。半導体領域９は、余白部５２の主面５０ａ側にも設けられている。チップ部５１の外縁における半導体領域９は、仮想切断線５３を通って余白部５２の半導体領域９に接続されている。
　チップ部５１の半導体領域９は、厚さ方向から見て、主面５０ａ側においてチップ部５１の外縁に沿って、複数の半導体領域５が位置する領域の周囲を囲むように位置している。チップ部５１の半導体領域９は、ガードリングとして機能する。チップ部５１において、半導体領域５と半導体領域９との間には、半導体領域３の一部が介在している。すなわち、半導体領域５と半導体領域９とは、離隔している。
　図４に示されるように、最短距離Ｌ１は、最短距離Ｌ２よりも小さい。最短距離Ｌ１は、側面５０ｃから、側面５０ｃに最も近い半導体領域５の縁までの最短距離である。最短距離Ｌ２は、仮想切断線５３から、仮想切断線５３に最も近い半導体領域５の縁までの最短距離である。すなわち、側面５０ｃは、半導体領域５の縁までの最短距離が仮想切断線５３よりも小さい。半導体領域５は、上述したように、エネルギー線感応領域αを構成する。したがって、側面５０ｃからエネルギー線感応領域αまでの最短距離は、仮想切断線５３からエネルギー線感応領域αまでの最短距離よりも小さい。
　チップ部５１は、主面５０ａを覆う絶縁膜１３を有し、半導体領域５、半導体領域７、及び半導体領域９の上に、電極１５，１７を有している。絶縁膜１３が一部除去された部分から、電極１５は半導体領域５に接続されており、電極１７は半導体領域９に接続されている。図示は省略するが、主面５０ｂ側にも、半導体領域７に接続された電極が形成されている。チップ部５１は、更に、絶縁膜１３、及び電極１５，１７を覆うパッシベーション膜２１を有し、電極１５の上にパッシベーション膜２１が一部除去された部分から電極１５に電気的に接続されているバンプ電極２３を有する。
　チップ部５１は、側面５０ｃ側に位置している第１導電型の半導体領域１１を有している。半導体領域１１は、半導体領域３よりも不純物濃度が高い。半導体領域１１は、半導体領域７及び半導体領域９と接続されている。半導体領域１１は、側面５０ｃに露出しており、側面５０ｃの少なくとも一部を構成している。本実施形態では、側面５０ｃに、半導体領域７、半導体領域９、及び半導体領域１１が露出しており、半導体領域７、半導体領域９、及び半導体領域１１が側面５０ｃを構成している。すなわち、側面５０ｃは、半導体領域３よりも不純物濃度が高い半導体領域により構成されている。半導体領域３は、側面５０ｃに露出していない。半導体領域１１が、側面５０ｃの全体を構成していてもよい。
　以上の構成を有する半導体ウエハ５０のチップ部５１は、半導体エネルギー線検出素子ＥＤ１として機能する。半導体領域５と半導体領域７との間にバイアス電圧が印加されることにより、半導体領域５から半導体領域３に空乏層が拡がる。半導体領域５と半導体領域７との間に印加されるバイアス電圧は、たとえば、逆バイアス電圧である。空乏層が半導体領域７に到達した状態が、完全空乏化状態である。完全空乏化状態とすることで、半導体エネルギー線検出素子ＥＤ１からエネルギー線に応じた信号が出力され得る。
　次に、半導体ウエハ５０の製造方法の一例について、図５～図７を参照して説明する。図５～図７には、図４に示した半導体ウエハ５０の断面における各構成が示されている。
　まず、互いに対向する主面５０ａ及び主面５０ｂを含む第１導電型の半導体領域３を有する半導体ウエハ５０Ａを準備する。半導体ウエハ５０Ａは、加工前の半導体ウエハ５０であり、第１導電型のシリコン基板である。
　続いて、半導体領域３の主面５０ａ側に、第２導電型の半導体領域５を設ける。本実施形態では、イオン注入法により、第２導電型の不純物を主面５０ａ側から半導体ウエハ５０Ａに添加することで、主面５０ａ側に半導体領域５を設ける。これにより、半導体領域３と半導体領域５とでエネルギー線感応領域αが構成される。
　続いて、半導体領域の主面５０ｂ側に、半導体領域３よりも不純物濃度が高い第１導電型の半導体領域７を設ける。本実施形態では、イオン注入法により、第１導電型の不純物を主面５０ｂ側から半導体ウエハ５０Ａに添加することで、主面５０ｂ側に半導体領域７を設ける。半導体領域７は、半導体領域７の厚さ方向における長さＴ１が半導体領域５の厚さ方向における長さＴ２よりも小さくなるように設けられる。
　続いて、主面５０ａ上に、半導体ウエハ５０Ａの主面５０ａを覆うように絶縁膜１３を形成する。絶縁膜１３は、たとえば、熱酸化法、スパッタ法、又はＰＥＣＶＤ（Plasma-enhanced　Chemical　Vapor　Deposition）法などにより形成される。続いて、半導体領域５、及び半導体領域９上に形成された絶縁膜１３の一部を除去した後に、半導体領域５及び半導体領域９上にメタル層１９を設けることで、電極１５，１７を形成する。図示は省略するが、絶縁膜１３及び電極１５，１７の形成と同様に、主面５０ｂ上に絶縁膜を形成し、当該絶縁膜の一部を除去した後に、半導体領域７上にメタル層を設けることで、半導体領域７に接続される電極を形成する。
　ここで、図４及び図５に示しているように、主面５０ａに直交する方向（厚さ方向）から見て、チップ部５１を画成する仮想切断線５３Ａと仮想切断線５３Ｂとが設定されている。すなわち、チップ部５１の外縁は、仮想切断線５３Ａと仮想切断線５３Ｂによって規定されている。仮想切断線５３Ｂから、仮想切断線５３Ｂに最も近い半導体領域５の縁までの最短距離Ｌ１は、仮想切断線５３Ａから、仮想切断線５３Ａに最も近い半導体領域５の縁までの最短距離Ｌ２よりも小さい。すなわち、仮想切断線５３Ｂは、仮想切断線５３Ａよりも半導体領域５の縁までの最短距離が小さい。
　続いて、図６に示しているように、仮想切断線５３Ｂに沿って、半導体ウエハ５０Ａを厚さ方向に貫通する貫通スリットβを設けることで、半導体領域３が露出する側面５０ｃをチップ部５１に形成する。本実施形態では、貫通スリットβは、半導体ウエハ５０Ａに対してドライエッチングを行うことで設けられる。
　続いて、側面５０ｃに不純物を添加して、側面５０ｃ側に第１導電型の半導体領域１１を設ける。本実施形態では、図７に示しているように、イオン注入法により、第１導電型の不純物を側面５０ｃ側から貫通スリットβを通してチップ部５１に添加することで、側面５０ｃ側に第１導電型の半導体領域１１を設ける。図７に示されている矢印は、不純物の注入方向を示している。すなわち、側面５０ｃに対して交差する方向から不純物が注入される。貫通スリットβの幅が大きいほど、不純物の注入方向の側面５０ｃに対する傾斜を大きくし得る。半導体領域５、半導体領域７、半導体領域９、及び半導体領域１１は、イオン注入法でなく、拡散法によって不純物を添加することによって設けられてもよい。
　続いて、半導体ウエハ５０Ａの主面５０ａ側に、絶縁膜１３及び電極１５，１７を覆うようにパッシベーション膜２１を設ける。パッシベーション膜２１は、たとえばＣＶＤ（Chemical　Vapor　Deposition）法により形成される。続いて、各電極１５上に形成されたパッシベーション膜２１の一部を除去した後、バンプ電極２３を設ける。各バンプ電極２３は、対応する電極１５とそれぞれ電気的に接続されている。バンプ電極２３の形成方法は、ハンダボールを搭載する手法又は印刷法を用いることができる。
　以上の製造方法によって、半導体ウエハ５０が製造される。半導体ウエハ５０を用いて、半導体エネルギー線検出素子ＥＤ１を製造することができる。本実施形態では、半導体ウエハ５０を準備し、ＲＯＩＣチップＲＣが備えている複数のパッド電極２５を対応するバンプ電極２３に接続した後に、半導体ウエハ５０の仮想切断線５３（仮想切断線５３Ａ）に沿ってチップ部５１を切り離す。切り離されたチップ部５１は、半導体エネルギー線検出素子ＥＤ１として機能する。本実施形態では、一般的に利用されている切削工具を用いて仮想切断線５３（仮想切断線５３Ａ）に沿って切削を行うことで、余白部５２とチップ部５１とを切り離す。用いられる切削工具は、たとえば、ダイシングソーである。
　以上説明したように、半導体ウエハ５０の製造方法では、主面５０ａに直交する方向から見て、半導体領域５の縁までの最短距離が、仮想切断線５３Ａよりも仮想切断線５３Ｂの方が小さく設定されている。本製造方法では、上記仮想切断線５３Ｂに沿って貫通スリットβを設けることで、半導体領域３が露出する側面５０ｃを半導体ウエハ５０Ａに形成し、当該側面５０ｃに第１導電型の半導体領域１１を設けている。このため、本製造方法によって製造される半導体ウエハ５０は、デッドエリアが低減されていると共に半導体領域１１によって側面５０ｃからのリーク電流の増加が抑制され得るチップ部５１を有する。
　特許文献１に示されているように半導体ウエハ５０を貫通しない穴から不純物を添加して半導体領域１１を形成する手法では、穴底によって不純物が遮断され、側面５０ｃの全体に不純物が添加されないおそれがある。この場合、側面５０ｃにおいて十分に不純物が添加されていない部分からリーク電流が増加するおそれがある。本製造方法は、貫通スリットβを設けることによって露出する側面５０ｃに不純物を添加して半導体領域１１を設けるため、穴から不純物が添加される場合よりも、側面５０ｃの全体に半導体領域１１を適切に形成できる。
　上述した実施形態に係る製造方法では、貫通スリットβを設けることで露出した側面５０ｃに第１導電型の半導体領域１１を設けた後に、パッシベーション膜２１、パターニング、バンプ電極２３などを形成する。すなわち、パッシベーション膜２１、パターニング、バンプ電極２３などを形成する際に、半導体領域１１が半導体ウエハ５０Ａに既に設けられている。このため、パッシベーション膜２１、パターニング、バンプ電極２３などを容易に形成できる。
　貫通スリットβは、ドライエッチングによって設けられる。これにより、ウェットエッチングで貫通スリットβを設ける場合よりも、側面５０ｃの傾斜が低減され得る。したがって、ウェットエッチングを用いることによって側面が傾斜した場合に比べ、デッドエリアが縮小され得る。また、たとえば、図２に示しているように、複数の半導体エネルギー線検出素子ＥＤ１が各側面１ｃを隣接して配列される場合に、半導体エネルギー線検出素子ＥＤ１における側面１ｃ（チップ部５１の側面５０ｃ）の成形の手間が削減され得る。
　主面５０ａ及び主面５０ｂにメタル層を設ける工程を更に備え、不純物は、メタル層を設けた後に、イオン注入によって半導体ウエハ５０Ａの側面５０ｃに添加されている。これにより、イオン注入によって不純物を添加することで、拡散によって不純物を添加するよりも半導体ウエハ５０Ａに加わる熱が低減され得る。したがって、メタル層が適切に形成され得ると共に、不純物が十分に添加されている半導体ウエハ５０が製造され得る。
　半導体領域７は、該半導体領域７の厚さ方向における長さＴ１が半導体領域５の厚さ方向における長さＴ２よりも小さくなるように設けられている。たとえば、軟Ｘ線などの光透過率が低いエネルギー線が半導体領域７において吸収され難い。このため、軟Ｘ線などの光透過率が低いエネルギー線について検出精度が向上する。
　上述したように、特許文献１に示しめされているように半導体ウエハ５０を貫通しない穴から不純物を添加して半導体領域１１を形成する手法では、穴底によって不純物が遮断され、側面５０ｃの全体に不純物が添加されないおそれがある。特に、光透過率が低いエネルギー線を検出するために半導体領域７の厚さ方向における長さが低減される場合、半導体領域７と半導体領域１１とが接続され難く、不純物が添加されていない領域が存在するおそれがある。この場合、当該領域を通して空乏層が側面１ｃに到達するおそれがある。本製造方法は、貫通スリットβを設けることによって露出する側面５０ｃに不純物を添加し、半導体領域１１を形成するため、半導体領域７と半導体領域１１とが簡易かつ適切に接続され、リーク電流の増加が抑制され得る。
　半導体エネルギー線検出素子ＥＤ１は、上述した製造方法によって製造された半導体ウエハ５０を準備し、仮想切断線５３Ａに沿ってチップ部５１を切り離すことで製造される。本製造方法によって製造される半導体エネルギー線検出素子ＥＤ１では、デッドエリアが低減されていると共に、半導体領域１１によって側面５０ｃからのリーク電流の増加が抑制され得る。貫通スリットβを設けることによって露出する側面５０ｃに不純物が添加されるため、穴から不純物が添加される場合よりも適切に不純物が添加される。
　半導体エネルギー線検出素子ＥＤ１の製造方法では、半導体領域５の縁までの最短距離は、仮想切断線５３Ａよりも仮想切断線５３Ｂの方が小さく設定されている。すなわち、半導体領域５の縁までの最短距離が、仮想切断線５３Ｂよりも仮想切断線５３Ａの方が大きく設定されている。空乏層は、半導体領域５から拡がる。したがって、半導体エネルギー線検出素子ＥＤ１では、空乏層が仮想切断線５３Ａに沿った切断面に到達し難い。
　半導体ウエハ５０では、チップ部５１が、側面５０ｃに位置している半導体領域１１を有している。側面５０ｃは、仮想切断線５３（仮想切断線５３Ａ）よりも半導体領域５の縁までの最短距離が小さい。このため、仮想切断線５３（仮想切断線５３Ａ）でチップ部５１を切断することによって、デッドエリアが低減されていると共に、半導体領域１１で側面５０ｃからのリーク電流の増加が抑制され得る半導体エネルギー線検出素子ＥＤ１が製造され得る。
　以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。
　上述した実施形態では、１つのチップ部５１が１つの半導体ウエハ５０に配置されている。しかしながら、半導体ウエハ５０に配置されるチップ部５１の数は、一つに限られない。複数のチップ部５１が、１つの半導体ウエハ５０に配置されていてもよい。
　半導体基板１及びチップ部５１は、上述した実施形態では平面視で矩形状であるがこれに限定されない。たとえば、平面視で六角形状であってもよい。この場合、チップ部５１の縁の６辺のうち、５辺に沿って貫通スリットβが設けられ、残りの１辺に沿って仮想切断線５３が設定される構成であってもよい。
　半導体領域５、半導体領域７、半導体領域９、及び半導体領域１１を設ける順番は、本実施形態に示した順番に限定されない。半導体領域９は設けなくてもよい。この場合、半導体ウエハ５０の主面５０ａ側において、半導体領域３に側面５０ｃ側に設けられた半導体領域１１が隣接する。
　絶縁膜１３、電極１５，１７、パッシベーション膜２１、バンプ電極２３、及び貫通スリットβを設ける順番は、本実施形態に記載したものに限定されない。たとえば、バンプ電極２３を設けた後に、貫通スリットβが設けられてもよい。絶縁膜１３、電極１５，１７、パッシベーション膜２１、及びバンプ電極２３は、半導体ウエハ５０を製造する段階でなく、半導体ウエハ５０を用いて半導体エネルギー線検出素子ＥＤ１を製造する段階で設けられてもよい。
　半導体基板１及び半導体ウエハ５０は、第１導電型の半導体領域と第２導電型の半導体領域との位置が逆転して構成されてもよい。
　３，５，７，１１…半導体領域、１９…メタル層、５０，５０Ａ…半導体ウエハ、５０ａ，５０ｂ…主面、５０ｃ…側面、５１…チップ部、５３，５３Ａ，５３Ｂ…仮想切断線、α…エネルギー線感応領域、β…貫通スリット、ＥＤ１…半導体エネルギー線検出素子。

Claims (6)

  1. 　半導体ウエハの製造方法であって、
    　互いに対向する第１主面及び第２主面を含む第１導電型の第１半導体領域を有する半導体ウエハを準備することと、
    　前記第１半導体領域の前記第１主面側に、該第１半導体領域とでエネルギー線感応領域を構成する第２導電型の第２半導体領域を設けることと、
    　前記第１半導体領域の前記第２主面側に、前記第１半導体領域よりも不純物濃度が高い第１導電型の第３半導体領域を設けることと、
    　前記第１主面に直交する方向から見て、前記エネルギー線感応領域を含むチップ部を画成している、第１仮想切断線と該第１仮想切断線よりも前記第２半導体領域の縁までの最短距離が小さい第２仮想切断線とのうち、該第２仮想切断線に沿って前記半導体ウエハを厚さ方向に貫通する貫通スリットを設けることで、前記第１半導体領域が露出する側面を前記チップ部に形成することと、
    　前記側面に不純物を添加して、当該側面側に前記第１導電型の第４半導体領域を設けることと、を備える。
  2. 　請求項１に記載の半導体ウエハの製造方法であって、
    前記貫通スリットは、ドライエッチングによって設けられる。
  3. 　請求項１又は２に記載の半導体ウエハの製造方法であって、
    　前記第１主面及び前記第２主面にメタル層を設けることを更に備え、
    　前記不純物は、前記メタル層を設けた後に、イオン注入によって前記チップ部の側面に添加される。
  4. 　請求項１～３のいずれか１項に記載の半導体ウエハの製造方法であって、
    　前記第３半導体領域は、該第３半導体領域の厚さ方向における長さが前記第２半導体領域の厚さ方向における長さよりも小さくなるように設けられる。
  5. 　半導体エネルギー線検出素子の製造方法であって、
    　請求項１～４のいずれか１項に記載の製造方法によって製造された半導体ウエハを準備することと、
    　前記第１仮想切断線に沿ってチップ部を切り離すことと、を備える。
  6. 　互いに対向する第１主面及び第２主面を有する半導体ウエハであって、
    　前記第１主面に直交する方向から見て、厚さ方向に貫通している貫通スリットと仮想切断線とによって画成されていると共に、エネルギー線感応領域を含むチップ部を備え、
    　前記チップ部は、
    　　前記第１主面側に位置している第１導電型の第１半導体領域と、
    　　前記第１主面側に位置していると共に、前記第１半導体領域とで前記エネルギー線感応領域を構成する第２導電型の第２半導体領域と、
    　　前記第２主面側に位置していると共に、前記第１半導体領域よりも不純物濃度が高い第１導電型の第３半導体領域と、
    　　前記第１主面及び前記第２主面に接続されている側面側に位置していると共に、前記第１半導体領域よりも不純物濃度が高い第１導電型の第４半導体領域と、を有し、
    　　前記チップ部の前記側面は、前記第２半導体領域の縁までの最短距離が前記仮想切断線よりも小さい。
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