TWI778692B

TWI778692B - 半導體裝置及其形成方法

Info

Publication number: TWI778692B
Application number: TW110124356A
Authority: TW
Inventors: 程仲良
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2020-08-14
Filing date: 2021-07-02
Publication date: 2022-09-21
Also published as: TW202207318A

Abstract

揭露一種半導體裝置及製作所述半導體裝置的方法。一種半導體裝置包括：基底；鰭結構，設置於基底上；源極/汲極(S/D)區，設置於鰭結構上；以及閘極結構，與所述S/D區相鄰地設置於鰭結構上。閘極結構包括設置於鰭結構上的閘極堆疊及設置於閘極堆疊上的閘極頂蓋結構。閘極頂蓋結構包括設置於閘極堆疊上的導電性閘極頂蓋及設置於導電性閘極頂蓋上的絕緣閘極頂蓋。半導體裝置更包括設置於閘極堆疊之上的第一接觸結構。第一接觸結構的一部分設置於閘極頂蓋結構內且藉由導電性閘極頂蓋的一部分而與閘極堆疊隔開。

Description

半導體裝置及其形成方法

本申請有關於一種半導體裝置。

隨著半導體技術的進步，已越來越需要更高的儲存容量、更快的處理系統、更高的效能及更低的成本。為了滿足這些需求，半導體行業不斷按比例縮小半導體裝置(例如金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)(包括平面MOSFET及鰭式場效電晶體(fin field effect transistor，finFET)))的尺寸。此種按比例縮小已增加半導體製造製程的複雜性。

在一些實施例中，一種半導體裝置包括：基底；鰭結構，設置於所述基底上；源極/汲極(S/D)區，設置於所述鰭結構上；以及閘極結構，與所述S/D區相鄰地設置於所述鰭結構上。所述閘極結構包括設置於所述鰭結構上的閘極堆疊及設置於所述閘極堆疊上的閘極頂蓋結構。所述閘極頂蓋結構包括設置於所述閘極堆疊上的導電性閘極頂蓋及設置於所述導電性閘極頂蓋上的絕緣閘極頂蓋。所述半導體裝置更包括設置於所述閘極堆疊之上的第一接觸結構。所述第一接觸結構的一部分設置於所述閘極頂蓋結構內且藉由所述導電性閘極頂蓋的一部分而與所述閘極堆疊隔開。

在一些實施例中，一種半導體裝置包括：基底；鰭結構，設置於所述基底上；第一源極/汲極(S/D)區及第二源極/汲極區，設置於所述鰭結構上；第一S/D接觸結構及第二S/D接觸結構，分別設置於所述第一S/D區及所述第二S/D區上；以及第一閘極結構及第二閘極結構，設置於所述鰭結構上。所述第一閘極結構及所述第二閘極結構中的每一者包括閘極堆疊及閘極頂蓋結構，所述閘極頂蓋結構包括導電性閘極頂蓋及絕緣閘極頂蓋。所述半導體裝置更包括設置於所述第一S/D接觸結構上及所述第一閘極結構的所述閘極堆疊之上的融合通孔-接觸結構。所述融合通孔-接觸結構的一部分設置於所述第一閘極結構的所述閘極頂蓋結構內。

在一些實施例中，一種方法包括：在基底上形成鰭結構；在所述鰭結構上形成源極/汲極(S/D)區；在所述鰭結構上形成多晶矽結構；利用閘極堆疊置換所述多晶矽結構；在所述閘極堆疊上形成導電性閘極頂蓋；在所述閘極堆疊上形成絕緣閘極頂蓋；在所述S/D區上形成接觸結構；以及在所述接觸結構上形成通孔，其中所述形成所述通孔包括形成環繞所述通孔的摻雜區。

100:FET/NFET/PFET

104:基底

106:鰭結構

110A、110B、110C:S/D區

112A、112B、112C:閘極結構

114:閘極間隔件/間隔件

116:淺溝渠隔離(STI)區

117A、117B、152:蝕刻停止層(ESL)

118A、118B、118C:層間介電(ILD)層

120:S/D接觸結構

122:矽化物層

124:黏合層

126:接觸插塞

128:擴散障壁層

130:通孔

130b:底表面

130s、131s:側壁

131:摻雜區

132:閘極堆疊

134:閘極頂蓋結構

136:介面氧化物(IO)層

138:高k(HK)閘極介電層

140:WFM層

142:氧障壁層

144:閘極金屬填充層

146:導電性閘極頂蓋

148:絕緣閘極頂蓋

150:生長促進層(GPL)

154:閘極接觸結構

156、162:襯墊

158、164:接觸插塞

160:融合通孔-接觸結構

200、2800:方法

205、210、215、220、225、230、235、240、2805~2830、2835、2840:操作

312:多晶矽結構

566:閘極頂蓋開口

650、850、1524、1624、1724、1824:金屬氮化物層

768、1582:罩幕層

850s:表面

1280:接觸開口

1328:介電氮化物層

1826、1926、2230、2388:金屬層

2184:通孔開口

2386:膠層

2590:圖案化罩幕層

2592:開口

2694、3094:接觸開口

3200:ALE控制系統

3270:訓練模組

3272:通訊模組

3274:記憶體

3276:分析模組

3278:處理器

A-A:線

D1、D2:距離

T1、T2、T3、T4、T5、T6、T7、T8、T9:厚度

X、Y、Z:軸

當結合附圖閱讀時，可根據以下詳細說明最佳地理解本揭露的各個態樣。

圖1A示出根據一些實施例的半導體裝置的等角視圖。

圖1B至圖1E示出根據一些實施例的具有多層閘極頂蓋結構的半導體裝置的剖視圖。

圖2是根據一些實施例的用於製作具有多層閘極頂蓋結構的半導體裝置的方法的流程圖。

圖3至圖27示出根據一些實施例的處於具有多層閘極頂蓋結構的半導體裝置的製作製程的不同階段處的半導體裝置的剖視圖。

圖28是根據一些實施例的用於製作具有多層閘極頂蓋結構的半導體裝置的方法的流程圖。

圖29至圖31示出根據一些實施例的處於具有多層閘極頂蓋結構的半導體裝置的製作製程的不同階段處的半導體裝置的剖視圖。

圖32示出根據一些實施例的原子層蝕刻(atomic layer etch，ALE)系統的控制系統的方塊圖。

現在將參照附圖闡述例示性實施例。在圖式中，相同的參考編號一般而言指示相同的、功能相似的及/或結構相似的元件。除非另外提及，否則對具有相同注釋的元件的論述適用於彼此。

以下揭露提供用於實施所提供標的的不同特徵的許多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中的用於將第一特徵形成於第二特徵之上的製程可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。如本文中所使用的，將第一特徵形成於第二特徵上意指第一特徵被形成為與第二特徵直接接觸。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複並不是自身指示本文中所論述的實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

應注意，說明書中對「一個實施例(one embodiment)」、「實施例(embodiment)」、「示例性實施例(an example embodiment)」、「示例性(exemplary)」等的引用指示所闡述的實施例可包括特定的特徵、結構或特性，但每個實施例並不一定包括特定的特徵、結構或特性。此外，此種片語並不一定指同一實施例。此外，當結合實施例闡述特定特徵、結構或特性時，無論是否明確闡述，結合其他實施例達成此種特徵、結構或特性將處於熟習此項技術者的知識範圍內。

應理解，本文中的片語或用語是出於說明的目的而非出於限制的目的，使得本說明書的用語或片語將由熟習相關技術者鑑於本文中的教示內容來解釋。

在一些實施例中，用語「約(about)」及「實質上(substantially)」可指示給定量的值，所述給定量在所述值的5%(例如，所述值的±1%、±2%、±3%、±4%、±5%)內變化。該些值僅為實例且不旨在進行限制。用語「約」及「實質上」可指代如由熟習相關技術者鑑於本文中的教示內容而解釋的值的百分數。

可藉由任何合適的方法來將本文中揭露的鰭結構圖案化。舉例而言，可使用一或多個光微影製程(包括雙重圖案化製程或多重圖案化製程)來將鰭結構圖案化。雙重圖案化製程或多重圖案化製程可將光微影與自對準製程相結合，進而使得將形成具有例如較否則使用單個直接光微影製程可獲得的節距小的節距的圖案。舉例而言，在基底之上形成犧牲層，且使用光微影製程將犧牲層圖案化。使用自對準製程在圖案化犧牲層旁邊形成間隔件。然後移除犧牲層，且然後可使用剩餘的間隔件將鰭結構圖案化。

本揭露提供在閘極結構中具有閘極頂蓋結構的示例性半導體裝置(例如，finFET、全環繞閘極(gate-all-around，GAA)FET及/或MOSFET)。此外，本揭露提供形成此種半導體裝置的示例性方法，所述半導體裝置在閘極結構與閘極接觸結構之間具有減小的接觸電阻，所述閘極結構及閘極接觸結構是經由閘極頂蓋結構形成。閘極頂蓋結構會改善閘極結構與閘極接觸結構之間的導電性介面，同時在半導體裝置的製作期間保護閘極結構的完整性。

在一些實施例中，閘極結構中的每一者可包括：閘極堆疊，具有高介電常數(high dielectric constant，high-k)閘極介電層、功函數金屬(work function metal，WFM)層、氧障壁層及閘極金屬填充層；以及閘極頂蓋結構，設置於閘極堆疊上。在一些實施例中，閘極頂蓋結構可包括設置於閘極堆疊上的導電性閘極頂蓋及設置於導電性閘極頂蓋上的絕緣閘極頂蓋。導電性閘極頂蓋會改善閘極堆疊與閘極接觸結構之間的導電性介面，以在不在閘極堆疊上或閘極堆疊內直接形成閘極接觸結構的條件下將閘極堆疊電性連接至閘極接觸結構。不在閘極堆疊上或閘極堆疊內直接形成閘極接觸結構，以防止閘極堆疊被形成閘極接觸結構時所使用的處理材料中的任意者污染。閘極堆疊的污染可導致裝置效能的劣化。因此，藉由使用導電性閘極頂蓋，可在不損害閘極結構的完整性的條件下將閘極堆疊電性連接至閘極接觸結構。

在一些實施例中，絕緣閘極頂蓋保護下伏的導電性閘極頂蓋及閘極堆疊在半導體裝置的後續處理期間免受結構劣化及/或成分劣化。在一些實施例中，導電性閘極頂蓋可包括設置於閘極堆疊上的生長促進層(growth promotion layer，GPL)及設置於GPL上的蝕刻停止層(etch stop layer，ESL)。GPL與ESL可包含彼此不同的導電性材料。除了在閘極堆疊與閘極接觸結構之間提供導電性介面之外，GPL亦提供有利於自下而上沈積ESL的表面。在不具有GPL的條件下，ESL可能不會選擇性地沈積於閘極堆疊上且可能沈積於FET結構上，所述FET結構可能與隨後形成的相鄰結構(例如源極/汲極(source/drain，S/D)接觸結構)電性短路。GPL可包含以下材料：ESL對所述材料的沈積選擇性高於對閘極堆疊的材料(例如，高k閘極介電層的介電材料及氧障壁層的介電材料)中的一或多者的沈積選擇性。換言之，ESL可以較在閘極堆疊上高的速率沈積於GPL上。除了在閘極堆疊與閘極接觸結構之間提供導電性介面之外，ESL亦控制閘極接觸結構的深度輪廓(profile)且防止閘極接觸結構延伸至閘極堆疊中。

圖1A示出根據一些實施例的FET(場效電晶體)100的等角視圖。根據一些實施例，FET 100可具有不同的剖視圖，如圖1B至圖1E中所示。圖1B至圖1E示出沿著線A-A的FET 100的剖視圖，具有圖1A中出於簡化而未示出的附加結構。除非另外提及，否則對圖1A至圖1E中的具有相同注釋的元件的論述適用於彼此。在一些實施例中，除非另外提及，否則FET 100可代表n型FET 100(NFET 100)或p型FET 100(PFET 100)且對FET 100的論述適用於NFET 100及PFET 100二者。

參照圖1A，FET 100可包括：閘極結構112A至112C的陣列，設置於鰭結構106上；以及S/D區110A至110C(S/D區110C在圖1A中可看到；110A至110B在圖1B至圖1E中可看到)的陣列，設置於鰭結構106的未被閘極結構112A至112C覆蓋的部分上。FET 100可更包括閘極間隔件114、淺溝渠隔離(shallow trench isolation，STI)區116、蝕刻停止層(ESL)117A至117B(ESL 117A在圖1B至圖1B中出於簡化而未示出；ESL 117B在圖1A中出於簡化而未示出，示出於圖1B中)以及層間介電(ILD)層118A至118C(ILD層118B至118C在圖1A中出於簡化而未示出；示出於圖1B至圖1E中)。ILD層118A可設置於ESL 117A上。在一些實施例中，閘極間隔件114、STI區116、ESL 117A至117B、及ILD層118A至118C可包含絕緣材料，例如氧化矽、氮化矽(SiN)、氮化矽碳(SiCN)、碳氧氮化矽(SiOCN)及氧化矽鍺。在一些實施例中，閘極間隔件114可具有約2奈米至約9奈米的厚度，以使閘極結構112A至112C與相鄰的結構充分電性隔離。

FET 100可形成於基底104上。可能存在形成於基底104 上的其他FET及/或結構(例如，隔離結構)。基底104可為半導體材料，例如矽、鍺(Ge)、矽鍺(SiGe)、絕緣體上矽(SOI)結構、及其組合。此外，基底104可摻雜有p型摻雜劑(例如，硼、銦、鋁或鎵)或者n型摻雜劑(例如，磷或砷)。在一些實施例中，鰭結構106可包含相似於基底104的材料且沿著X軸延伸。

參照圖1B，FET 100可包括：S/D區110A至110B；S/D接觸結構120，設置於S/D區110A至110B上；擴散障壁層128；通孔130，設置於S/D接觸結構120上；閘極結構112A至112C，設置於鰭結構106上；以及閘極接觸結構154，設置於閘極結構112A及112C上。除非另外提及，否則對閘極結構112A至112C的論述適用於彼此。在一些實施例中，閘極結構112B可為虛設閘極結構且可不電性連接至FET 100的其他元件。

對於NFET 100，S/D區110A至110B中的每一者可包含：磊晶生長的半導體材料，例如Si；以及n型摻雜劑，例如磷及其他合適的n型摻雜劑。對於PFET 100，S/D區110A至110B中的每一者可包含：磊晶生長的半導體材料，例如Si及SiGe；以及p型摻雜劑，例如硼及其他合適的p型摻雜劑。在一些實施例中，S/D接觸結構120中的每一者可包括：(i)矽化物層122，設置於S/D區110A至110B中的每一者內；(ii)黏合層124，設置於矽化物層122上；以及(iii)接觸插塞126，設置於黏合層124上。

在一些實施例中，對於NFET 100，矽化物層122可包含具有較S/D區110A至110B的材料的價帶邊緣能量(valence band-edge energy)接近導帶邊緣能量(conduction band-edge energy)的功函數值的金屬或金屬矽化物。舉例而言，金屬或金屬矽化物可具有小於4.5電子伏(例如，約3.5電子伏至約4.4電子伏)的功函數值，所述功函數值可較S/D區110A至110B的矽系材料的價帶能量(例如，矽為5.2電子伏)接近導帶能量(例如，矽為4.1電子伏)。在一些實施例中，對於NFET 100，矽化物層122的金屬矽化物可包括矽化鈦(Ti_xSi_y)、矽化鉭(Ta_xSi_y)、矽化鉬(Mo_xSi_y)、矽化鋯(Zr_xSi_y)、矽化鉿(Hf_xSi_y)、矽化鈧(Sc_xSi_y)、矽化釔(Y_xSi_y)、矽化鋱(Tb_xSi_y)、矽化餾(Lu_xSi_y)、矽化鉺(Er_xSi_y)、矽化鐿(Yb_xSi_y)、矽化銪(Eu_xSi_y)、矽化釷(Th_xSi_y)、其他合適的金屬矽化物材料、或其組合。

在一些實施例中，對於PFET 100，矽化物層122可包含具有較S/D區110A至110B的材料的導帶邊緣能量接近價帶邊緣能量的功函數值的金屬或金屬矽化物。舉例而言，金屬或金屬矽化物可具有大於4.5電子伏(例如，約4.5電子伏至約5.5電子伏)的功函數值，所述功函數值可較S/D區110A至110B的矽系材料的導帶能量(例如，矽為4.1電子伏)接近價帶能量(例如，矽為5.2電子伏)。在一些實施例中，對於PFET 100，矽化物層122的金屬矽化物可包括矽化鎳(Ni_xSi_y)、矽化鈷(Co_xSi_y)、矽化錳(Mn_xSi_y)、矽化鎢(W_xSi_y)、矽化鐵(Fe_xSi_y)、矽化銠(Rh_xSi_y)、矽化鈀(Pd_xSi_y)、矽化釕(Ru_xSi_y)、矽化鉑(Pt_xSi_y)、矽化銥 (Ir_xSi_y)、矽化鋨(Os_xSi_y)、其他合適的金屬矽化物材料、或其組合。

黏合層124可有助於形成不具有空隙的接觸插塞126，且可包含金屬氮化物，例如氮化鈦(TiN)、氮化鉭(TaN)、及其他合適的金屬氮化物材料。在一些實施例中，黏合層124中的每一者可包括金屬氮化物的單個層或者可包括金屬層與金屬氮化物層的堆疊。金屬層可設置於矽化物層122上且金屬氮化物層可設置於金屬層上。在一些實施例中，金屬層可包含Ti、Ta或其他合適的金屬且可包含與金屬氮化物層相同的金屬。

接觸插塞126可包含具有低電阻率(例如，約50微歐-公分、約40微歐-公分、約30微歐-公分、約20微歐-公分或約10微歐-公分)的導電性材料，例如鈷(Co)、鎢(W)、釕(Ru)、銥(Ir)、鎳(Ni)、鋨(Os)、銠(Rh)、鋁(Al)、鉬(Mo)、具有低電阻率的其它合適的導電性材料、及其組合。擴散障壁層128可藉由防止氧原子自ILD層118B擴散至接觸插塞126來防止接觸插塞126的氧化。在一些實施例中，擴散障壁層128可包含介電氮化物，例如氮化矽(Si_xN_y)、氮氧化矽(SiON)、氮化矽碳(SiCN)、及其他合適的介電氮化物材料。

S/D接觸結構120可經由通孔130電性連接至上覆的內連線結構(未示出)、電源(未示出)、及/或FET 100的其他元件。通孔130可設置於S/D接觸結構120上且可包含導電性材料，例如Ru、Co、Ni、Al、Mo、W、Ir、Os、Cu及Pt。在一些實施例中，通孔130的導電性材料是藉由以下詳細闡述的自下而上的方法形成，且因此，通孔130被形成為沿著通孔130的側壁不具有黏合層(亦被稱為「襯墊」或「膠層」)。在一些實施例中，可使用六氟化鎢(WF₆)的前驅氣體來形成通孔130，且因此，通孔130可包含具有氟原子雜質的鎢。每一通孔130中的氟原子雜質的濃度可介於每一通孔130中的原子總濃度的約1原子百分比至約10原子百分比的範圍內。在一些實施例中，通孔130的底表面130b可具有彎曲的輪廓，以增加通孔130與接觸插塞126之間的接觸面積，且因此降低通孔130與接觸插塞126之間的接觸電阻。在一些實施例中，通孔130可沿著X軸具有介於約10奈米至約20奈米的範圍內的直徑(或寬度)，以在不損害裝置大小及製造成本的條件下在S/D接觸結構120與上覆的內連線結構(未示出)之間提供最佳接觸面積。

在一些實施例中，通孔130可被ILD層118C的摻雜區131環繞。摻雜區131可包含摻雜劑，所述摻雜劑帶有具有較ILD層118C中的Si原子的原子半徑大的原子半徑的原子。舉例而言，ILD層118C可包含SiO₂且ILD層118C的摻雜區131可包含具有較Si原子的原子半徑大的原子半徑的摻雜劑Ge原子或其他合適的摻雜劑原子。在通孔130的製作期間，在ILD層118C中引入摻雜劑原子，以封閉通孔130與ILD層118C之間的介面處的任何間隙，此將在以下詳細闡述。在一些實施例中，摻雜區131中的每一者可具有介於ILD層118C中的原子總濃度的約1原子百分比至約10原子百分比的範圍內的摻雜劑濃度，用於充分密封通孔130與ILD層118C之間的介面處的任何間隙。在一些實施例中，摻雜區131可自通孔130的側壁130s延伸介於約1奈米至約60奈米的範圍內的距離D1。換言之，摻雜區131的側壁131s與通孔130的側壁130s間隔開距離D1。由於摻雜劑原子自摻雜區131遷移，因此相鄰於摻雜區131的ILD層118C的區可為未經摻雜的或者可具有小於ILD層118C中的原子總濃度的約1原子百分比的摻雜劑濃度。

參照圖1B，閘極結構112A至112C中的每一者可包括：閘極堆疊132，設置於鰭結構106上；以及閘極頂蓋結構134，設置於閘極堆疊132上。閘極堆疊132可包括：(i)介面氧化物(interfacial oxide，IO)層136，設置於鰭結構106上；(ii)高k(high-k，HK)閘極介電層138，設置於IO層136上；(iii)WFM層140，設置於HK閘極介電層138上；(iv)氧障壁層142，設置於WFM層140上；以及(v)閘極金屬填充層144，設置於氧障壁層142上。

在一些實施例中，IO層136可包含SiO₂、氧化矽鍺(SiGeO_x)、氧化鍺(GeO_x)、或其他合適的氧化物材料。在一些實施例中，HK閘極介電層138可包含：(i)高k介電材料，例如氧化鉿(HfO₂)、氧化鈦(TiO₂)、氧化鉿鋯(HfZrO)、氧化鉭(Ta₂O₃)、矽酸鉿(HfSiO₄)、氧化鋯(ZrO₂)及矽酸鋯(ZrSiO₂)；及(ii)高k介電材料，具有鋰(Li)、鈹(Be)、鎂(Mg)、鈣(Ca)、鍶(Sr)、鈧(Sc)、釔(Y)、鋯(Zr)、鋁(Al)、鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、餾(Lu)的氧化物；(iii)其組合；或(iv)其它合適的高k介電材料。如本文所使用的，用語「高k」是指高介電常數。在半導體裝置結構及製造製程的領域中，高k是指大於SiO₂的介電常數(例如，大於3.9)的介電常數。

對於NFET 100，WFM層140可包含鈦鋁(TiAl)、碳化鈦鋁(TiAlC)、鉭鋁(TaAl)、碳化鉭鋁(TaAlC)、經Al摻雜的Ti、經Al摻雜的TiN、經Al摻雜的Ta、經Al摻雜的TaN、其他合適的Al系導電性材料、或其組合。對於PFET 100，WFM層140可包含實質上不含Al(例如，不具有Al)的Ti系或Ta系氮化物或合金，例如氮化鈦(TiN)、氮化鈦矽(TiSiN)、鈦金(Ti-Au)合金、鈦銅(Ti-Cu)合金、氮化鉭(TaN)、氮化鉭矽(TaSiN)、鉭金(Ta-Au)合金、鉭銅(Ta-Cu)合金、其它合適的實質上不含Al的導電性材料、或其組合。

氧障壁層142可防止在處理上覆層(例如，閘極金屬填充層144及/或閘極頂蓋結構134)期間，WFM層140的氧化，且可包含Si、Ge、Ti、Al、Hf、Ta、Ni、Co、氧化矽(SiO_x)、氧化鍺(GeO_x)、氧化鈦(TiO_x)、氧化鋁(AlO_x)、氧化鉿(HfO_x)、氧化鉭(TaO_x)、氧化鎳(NiO_x)、氧化鈷(CoO_x)、氧化銦(InO_x)、氧化鋅(ZnO_x)、氧化鋯(ZrO_x)、氧化鎂(MgO_x)、或能夠阻擋氧原子擴散至WFM層140中的其他合適的材料。由於經氧化的WFM層140可轉變閘極堆疊132的功函數值，因此防止WFM層140被氧化，且因此增加FET 100的臨限值電壓。在一些實施例中，氧障壁層142可包括介於約1奈米至約2奈米的範圍內的厚度。在1奈米的厚度以下，氧障壁層142可能不足以防止WFM層140的氧化。另一方面，若厚度大於2奈米，則閘極金屬填充層144的體積面積減小，且因此增加閘極結構112A至112C的閘極電阻。

在一些實施例中，當氧障壁層142包含介電材料及/或氧化物材料(例如，SiO_x、GeO_x、HfO_x、TiO_x、AlO_x、TaO_x、NiO_x、CoO_x、InO_x、ZnO_x、ZrO_x及MgO_x)、或其它合適的介電材料及/或氧化物時，氧障壁層142在WFM層140的頂表面及/或閘極金屬填充層144的頂表面上方延伸，如圖1B中所示。另一方面，當氧障壁層142包含金屬材料(例如Ti、Al、Ta、Ni及Co)、或其他合適的金屬材料時，氧障壁層142與WFM層140的頂表面及/或閘極金屬填充層144的頂表面實質上共面，如圖1C中所示。氧障壁層142的頂表面相對於WFM層140的頂表面及/或閘極金屬填充層144的頂表面的平面度取決於製作閘極堆疊132期間氧障壁層142的材料的相對蝕刻速率、WFM層140的材料的相對蝕刻速率及閘極金屬填充層144的材料的相對蝕刻速率，此將在以下進行詳細闡述。

在一些實施例中，閘極金屬填充層144可包含合適的導電性材料(例如鎢(W)、鈦(Ti)、銀(Ag)、釕(Ru)、鉬(Mo)、銅(Cu)、鈷(Co)、鋁(Al)、銥(Ir)、鎳(Ni))、其他合適的導電性材料、或其組合。在一些實施例中，閘極金屬填充層144可包括實質上不含氟的金屬層(例如，不含氟的W)，所述實質上不含氟的金屬層可包括離子、原子及/或分子形式的小於約5原子百分比的氟污染物的量。

在一些實施例中，閘極頂蓋結構134可包括設置於閘極堆疊132上的導電性閘極頂蓋146及設置於導電性閘極頂蓋146上的絕緣閘極頂蓋148。絕緣閘極頂蓋148保護下伏的導電性閘極頂蓋146及閘極堆疊132在半導體裝置的後續處理製程期間免受結構劣化及/或成分劣化。在一些實施例中，絕緣閘極頂蓋148可包含氮化物材料(例如氮化矽)，且可具有介於約2奈米至約10奈米的範圍內的厚度T1，以充分保護下伏的導電性閘極頂蓋146及閘極堆疊132。

導電性閘極頂蓋146在閘極堆疊132與閘極接觸結構154之間提供導電性介面，以在不在閘極堆疊132上或閘極堆疊132內直接形成閘極接觸結構154的條件下將閘極堆疊132電性連接至閘極接觸結構154。不在閘極堆疊132上或閘極堆疊132內直接形成閘極接觸結構154，以防止閘極堆疊132被形成閘極接觸結構154時所使用的處理材料中的任意者污染，此將在以下進行詳細闡述。閘極堆疊132的污染會導致裝置效能的劣化。因此，藉由使用導電性閘極頂蓋146，可在不損害閘極結構112A至112C 的完整性的條件下將閘極堆疊132電性連接至閘極接觸結構154。

在一些實施例中，當氧障壁層142包含介電材料及/或氧化物時，導電性閘極頂蓋146可包括設置於閘極堆疊132上的生長促進層(GPL)150及設置於GPL 150上的蝕刻停止層(ESL)152，如圖1B中所示。GPL 150與ESL 152可包含彼此不同的導電性材料。在一些實施例中，GPL 150可包含氮化物材料，例如氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、氮化鉬(MoN)、其他合適的氮化物材料、及其組合。在一些實施例中，ESL 152可包含金屬材料，例如W、Ru、Ir、Mo、其他合適的金屬材料、及其組合。在一些實施例中，可使用五氯化鎢(WCl₅)或六氯化鎢(WCl₆)的前驅氣體來形成ESL 152，且因此，ESL 152可包含具有氯原子雜質的鎢。氯原子雜質的濃度可介於每一ESL 152中的原子總濃度的約1原子百分比至約10原子百分比的範圍內。

由於介電材料及/或氧化物材料可抑制ESL 152的金屬材料的自下而上沈積，因此當氧障壁層142包含介電材料及/或氧化物時，GPL 150可提供有利於自下而上沈積ESL 152的表面，如圖1B中所示。在一些實施例中，當氧障壁層142包含金屬材料時，可在不具有GPL 150的條件下使用自下而上沈積製程在閘極堆疊132上沈積ESL 152，如圖1C中所示，且ESL 152可用作導電性閘極頂蓋146。自下而上沈積製程選擇性地在閘極堆疊132上直接或間接地沈積ESL 152，且防止ESL 152沈積於FET結構(例如間隔件114及ILD層118A)上，所述FET結構可能與隨後形成的相鄰結構(例如S/D接觸結構120)電性短路。

除了在閘極堆疊132與閘極接觸結構154之間提供導電性介面之外，ESL 152亦可控制閘極接觸結構154的深度輪廓且防止閘極接觸結構154延伸至閘極堆疊132中。在一些實施例中，ESL 152可具有介於約2奈米至約15奈米的範圍內的厚度T5，且閘極接觸結構154可向ESL 152中延伸介於約1奈米至約10奈米的範圍內的距離D2，用於充分控制閘極接觸結構154的深度輪廓。為了防止閘極接觸結構154延伸至GPL 150(圖1B)中或閘極堆疊132(圖1C)中，ESL 152被形成為具有大於D2的厚度T5。

GPL 150可包含例如氮化物材料等材料，ESL 152對所述材料的沈積選擇性高於對HK閘極介電層138及氧障壁層142的電介材料及/或氧化物材料的沈積選擇性。如本文中所使用的，用語「沈積選擇性」是指在相同沈積條件下在兩種不同的材料或表面上的沈積速率之比率。在一些實施例中，GPL 150可跨越閘極堆疊132的頂表面具有不均勻的厚度。GPL 150的位於HK閘極介電層138上的第一部分可具有厚度T2，GPL 150的位於氧障壁層142上的第二部分可具有厚度T3，厚度T3可大於厚度T2，且GPL 150的位於閘極金屬填充層144及WFM層140上的第三部分可具有厚度T4，厚度T4可大於厚度T2至厚度T3。為了充分促進ESL 152的自下而上沈積，厚度T2至T4可介於約1奈米至約5奈米的範圍內。

閘極接觸結構154可包括襯墊156及設置於襯墊156上的接觸插塞158。在一些實施例中，襯墊156可包含氮化物材料(例如TiN)，且接觸插塞158可包含相似於通孔130的導電性材料。在一些實施例中，襯墊156可包括Ti與TiN的雙層且接觸插塞158可包含W。在一些實施例中，襯墊156可包含TaN且接觸插塞158可包含Ru。

在一些實施例中，代替S/D區110B之上的通孔130及閘極結構112C上的閘極接觸結構154，在S/D區110B及閘極結構112C上設置有融合通孔-接觸結構160，如圖1D中所示。當FET 100形成於積體電路(未示出)的邏輯裝置區域及/或靜態隨機存取記憶體(static random access memory，SRAM)裝置區域中時，融合通孔-接觸結構160將S/D區110B與閘極結構112C彼此電性連接，且與上覆的內連線結構(未示出)電性連接。融合通孔-接觸結構160可包括襯墊162及設置於襯墊162上的接觸插塞164。在一些實施例中，襯墊162及接觸插塞164可分別包含相似於襯墊156及接觸插塞158的材料。

在一些實施例中，參照圖1E，閘極接觸結構154、閘極頂蓋結構134及融合通孔-接觸結構160可具有不同於圖1B至圖1D中所示的剖視圖的剖視圖。在一些實施例中，代替圖1B及圖1D中所示的GPL 150的實質上共面的頂表面，GPL 150可具有帶有凸起邊緣的非共面頂表面，如圖1E中所示。在一些實施例中，融合通孔-接觸結構160的一部分可設置於閘極結構112B上，如圖1E中所示。

圖2是根據一些實施例的用於製作具有圖1B中所示的剖視圖的FET 100的示例性方法200的流程圖。出於例示性目的，將參照如圖3至圖27中所示的用於製作FET 100的示例性製作製程來闡述圖2中所示的操作。圖3至圖27是根據一些實施例的處於製作的不同階段處的沿著圖1A所示的線A-A的FET 100的剖視圖。端視具體應用而定，可按不同的次序實行操作或可不實行操作。應注意，方法200可能不會產生完整的FET 100。因此，應理解，可在方法200之前、期間及之後提供附加的製程，且一些其他製程可僅在本文中簡要闡述。圖3至圖27中的元件具有與如上所述圖1A至圖1E中的元件相同的注釋。

在操作205中，在基底上的鰭結構上形成多晶矽結構及S/D區。舉例而言，如圖3中所示，在鰭結構106上形成多晶矽結構312及S/D區110A至110B，鰭結構106形成於基底104上。在後續處理期間，可在閘極置換製程中置換多晶矽結構312以形成閘極結構112A至112C。在形成S/D區110A至110C之後，可形成ESL 117A(如圖1A中所示；圖3至圖27中出於簡化而未示出)及ILD層118A，以形成圖3所示結構。

參照圖2，在操作210中，利用閘極堆疊置換多晶矽結構。舉例而言，如參照圖4至圖5所述，利用閘極堆疊132置換多晶矽結構312。閘極堆疊132的形成可包括以下順序操作：(i)利用閘極堆疊132的層--IO層136、HK閘極介電層138、WFM 層140、氧障壁層142及閘極金屬填充層144--置換多晶矽結構312，如圖4中所示；以及(ii)對閘極堆疊132的層進行蝕刻以形成閘極頂蓋開口566，如圖5中所示。

參照圖2，在操作215中，在閘極堆疊上形成閘極頂蓋結構的GPL。舉例而言，如參照圖6至圖9所述，在閘極堆疊132上形成GPL 150。GPL 150的形成可包括以下順序操作：(i)在圖5所示結構上形成金屬氮化物層650，如圖6中所示；(ii)在金屬氮化物層650的具有閘極頂蓋開口566的部分上形成罩幕層768(例如，光阻層或抗反射塗層)，如圖7中所示；(iii)對金屬氮化物層650進行蝕刻(例如，濕式蝕刻)以形成金屬氮化物層850，所述金屬氮化物層850的頂表面與閘極間隔件114的頂表面及罩幕層768的頂表面實質上共面，如圖8中所示；(iv)自圖8所示結構移除罩幕層768，如圖9中所示；以及(v)對金屬氮化物層850的在圖8所示結構的表面850s上方延伸的側壁部分選擇性地進行蝕刻，以形成GPL 150，如圖9中所示。

金屬氮化物層650的形成可包括以下順序操作：(i)使用定向沈積製程(例如物理氣相沈積(PVD)製程及其他合適的定向沈積製程)在圖5所示結構上沈積金屬層(未示出)；以及(ii)使用氨(NH₃)或氮氣對沈積的金屬層實行氮化製程。金屬氮化物層650沿著閘極頂蓋開口566的側壁形成有厚度T6，且在閘極金屬填充層144上形成有厚度T7，厚度T7大於厚度T6。金屬氮化物層650的沿著閘極頂蓋開口566的側壁的部分形成得較閘極金屬填充層144上的部分薄，以便於選擇性地移除沿著側壁的所述部分。

對金屬氮化物層850的側壁部分選擇性地進行蝕刻可包括利用使用WCl₅氣體、O₂氣體及氬氣或其他合適的氣體進行的原子層蝕刻(ALE)製程進行蝕刻。在一些實施例中，ALE製程的每一循環可包括以下順序週期：(i)第一蝕刻氣體(例如，WCl₅)流動；(ii)利用氬氣進行的第一清洗製程；(iii)第二蝕刻氣體(例如，O₂)氣體流動；以及(iv)利用氬氣進行的第二吹掃製程。在一些實施例中，用於對側壁部分進行蝕刻的ALE製程可包括以下順序操作：(i)使用圖32中所示的ALE控制系統3200的訓練模組3270來預測蝕刻配方；(ii)基於預測的蝕刻配方，使用ALE控制系統3200的通訊模組3272來調整蝕刻設備(未示出)的製程參數；(iii)基於經調整的製程參數，利用蝕刻設備對側壁部分進行蝕刻；(iv)利用量測系統(未示出)來量測剩餘側壁部分的厚度；(v)將量測資料發送至ALE控制系統3200的記憶體3274；(vi)利用ALE控制系統3200的分析模組3276來分析量測資料，以判斷剩餘側壁部分的厚度是否等於約零奈米；以及(vii)若厚度等於約零奈米，則使用ALE控制系統3200的處理器3278及/或通訊模組3272來結束蝕刻設備中的蝕刻製程，或者重複操作(i)至(vi)，直至厚度等於約零奈米且形成GPL 150，如圖9中所示。在一些實施例中，訓練模組3270、通訊模組3272、記憶體3274、分析模組3276及處理器3278有線或無線地連接至彼此。在一些實施例中，蝕刻設備的製程參數的調整可包括調整蝕刻持續時間、蝕刻氣體流動及/或蝕刻溫度。

利用ALE控制系統3200對蝕刻配方進行預測可包括實行計算程序，以進行以下操作：(i)分析自利用蝕刻設備對其他結構實行的先前蝕刻製程收集的蝕刻製程資料；以及(ii)基於分析的資料來預測蝕刻製程特性(例如，蝕刻速率、蝕刻持續時間)，所述蝕刻製程特性用於利用不同的蝕刻製程參數(例如，安瓿壽命、蝕刻室的溫度及濕度、蝕刻室內的光吸收或反射、蝕刻室內的壓力、載氣條件、蝕刻氣體供應管長度等)對側壁部分進行蝕刻。計算機程序可包括一或多個數學運算、圖案辨識程序、大資料挖掘程序或機器學習程序(例如神經網路演算法)，以分析蝕刻製程資料(例如，安瓿壽命、蝕刻室壽命、有效蝕刻密度、有效蝕刻面積大小、蝕刻氣體參數等)且預測蝕刻製程特性。相似地，利用ALE控制系統3200對量測資料進行分析可包括實行計算程序。在一些實施例中，金屬氮化物層850的位於閘極堆疊132上的部分可在ALE製程期間被蝕刻且可減薄至厚度T4，如圖9中所示。

參照圖2，在操作220中，在GPL上形成閘極頂蓋結構的ESL。舉例而言，如圖10中所示，在GPL 150上形成ESL 152。在一些實施例中，ESL 152的形成可包括使用在介於約300℃至約550℃的範圍內的溫度下以及在介於約15托至約40托的範圍內的壓力下利用WCl₅前驅氣體進行的自下而上沈積製程在GPL 150上沈積約3奈米至約5奈米的不含氟的W層。其他厚度、溫度及壓力範圍處於本揭露的範圍內。將不含氟的W用於ESL 152會防止氟污染引起的下伏的閘極堆疊132的劣化。

參照圖2，在操作225中，在ESL上形成閘極頂蓋結構的絕緣閘極頂蓋。舉例而言，如圖11中所示，在ESL 152上形成絕緣閘極頂蓋148。絕緣閘極頂蓋148的形成可包括以下順序操作：(i)在圖10所示結構上沈積絕緣氮化物層(未示出)；以及(ii)對絕緣氮化物層實行化學機械拋光(chemical mechanical polish，CMP)製程以形成圖11所示結構。在形成絕緣閘極頂蓋148之後，可在圖11所示結構上形成ILD層118B。

參照圖2，在操作230中，在S/D區上形成S/D接觸結構。舉例而言，如參照圖12至圖20所述，在S/D區110A至110B上形成S/D接觸結構120。S/D接觸結構120的形成可包括以下順序操作：(i)藉由ILD層118A至118B在S/D區110A至110B上形成接觸開口1280，如圖12中所示；(ii)在圖12所示結構上沈積介電氮化物層1328，如圖13中所示；(iii)自ILD層118B的頂表面及S/D區110A至110B的頂表面對介電氮化物層1328的部分選擇性地進行蝕刻，以形成擴散障壁層128，如圖14中所示；(iv)在S/D區110A至110B內形成矽化物層122，如圖14中所示；(v)在圖14所示結構上沈積金屬層(未示出)；(vi)使用氨(NH₃)或氮氣對沈積的金屬層實行氮化製程以形成金屬氮化物層1524，如圖15中所示；(vii)在金屬氮化物層1524的位於接觸開口1280 內的部分上形成罩幕層1582(例如，光阻層或抗反射塗層)，且罩幕層1582的頂表面與ILD層118B的頂表面實質上共面，如圖15中所示；(viii)自ILD層118B的頂表面對金屬氮化物層1524的部分進行蝕刻，以形成金屬氮化物層1624，如圖16中所示；(ix)移除罩幕層1582，如圖16中所示；(ix)使用相似於操作215中闡述的ALE製程的ALE製程對金屬氮化物層1624的側壁部分選擇性地進行蝕刻以形成金屬氮化物層1724，如圖17中所示；(x)對圖17所示結構實行清潔製程(例如，氟系乾式刻蝕製程)，以自金屬氮化物層1724的頂表面移除天然氧化物；(xi)在圖17所示清潔後的結構上沈積金屬氮化物層1824，如圖18中所示；(xii)在金屬氮化物層1824上沈積金屬層1826，如圖18中所示；(xiii)在圖18所示結構上沈積金屬層1926，以形成圖19所示結構；以及(xiv)對圖19所示結構實行CMP製程，以形成黏合層124及接觸插塞126，如圖20中所示。黏合層124被形成為具有雙金屬氮化物層1724及1824以在矽化物層122上形成具有厚度T8的基部部分，基部部分較具有厚度T9的側壁部分厚，如圖20中所示。

在一些實施例中，可使用在約400℃至約450℃的溫度下的進行的ALD製程將金屬氮化物層1824沈積成具有約1奈米至約2奈米的厚度。其他厚度及溫度範圍處於本揭露的範圍內。在一些實施例中，金屬氮化物層1824可包含與金屬氮化物層1724中所包含的金屬相似或不同的金屬。在一些實施例中，金屬層1826可包含與金屬層1926中所包含的金屬相似或不同的金屬。在形成 S/D接觸結構120之後，可在圖20所示結構上形成ESL 117B且可在ESL 117B上形成ILD層118C。

參照圖2，在操作235中，在S/D接觸結構上形成通孔。舉例而言，如參照圖21至圖25所述，在S/D接觸結構120上形成通孔130。通孔130的形成可包括以下順序操作：(i)使用等向性蝕刻製程在接觸插塞126上形成通孔開口2184，如圖21中所示；(ii)在通孔開口2184內沈積金屬層2230，如圖22中所示；(iii)在圖22所示結構上實質上共形地沈積膠層2386，如圖23中所示；(iv)在膠層2386上沈積金屬層2388，如圖23中所示；(v)對圖23所示結構實行CMP製程，以形成通孔130，如圖24中所示；(vi)在圖24所示結構上形成圖案化罩幕層2590(例如，光阻層)，如圖25中所示；(vii)藉由經由圖案化的罩幕層2590中的開口2592植入摻雜劑來形成摻雜區131，如圖25中所示；以及(vii)移除圖案化罩幕層2590。

在一些實施例中，可使用在介於約250℃至約300℃的溫度下以及在介於約2托至約10托的壓力下利用WF₆及H₂前驅氣體進行的自下而上沈積製程來沈積金屬層2230。其他厚度、溫度及壓力範圍處於本揭露的範圍內。可在介於約250℃至約300℃的範圍內的溫度下以及在介於約2托至約10托的範圍內的壓力下使用WF₆及H₂前驅氣體來沈積膠層2386以促進具有介於約3奈米至約5奈米的範圍內的厚度的金屬層2388的沈積。其他厚度、溫度及壓力範圍處於本揭露的範圍內。

參照圖2，在操作240中，在閘極結構上形成閘極接觸結構。舉例而言，如參照圖26至圖27所述，在閘極結構112A至112B上形成閘極接觸結構154。閘極接觸結構154的形成可包括以下順序操作：(i)形成延伸至ESL 152中的接觸開口2694，如圖26中所示；(ii)在圖26所示結構上沈積襯墊156的材料；(iii)在襯墊156的沈積材料上沈積接觸插塞158的材料；以及(iv)對襯墊156的沈積材料及接觸插塞158的沈積材料實行CMP製程，以形成襯墊156及接觸插塞158，如圖27中所示。

圖28是根據一些實施例的用於製作具有圖1D中所示的剖視圖的FET 100的示例性方法2800的流程圖。出於例示性目的，將參照如圖3至圖25及圖29至圖31中所示的用於製作FET 100的示例性製作製程來闡述圖28中所示的操作。圖3至圖25及圖29至圖31是根據一些實施例的處於製作的不同階段處的沿著圖1A所示的線A-A的FET 100的剖視圖。端視具體應用而定，可按不同的次序實行操作或可不實行操作。應注意，方法2800可能不會產生完整的FET 100。因此，應理解，可在方法2800之前、期間及之後提供附加的製程，且一些其他製程可僅在本文中簡要闡述。圖3至圖25及圖29至圖31中的元件具有與如上所述圖1A至圖1E中的元件相同的注釋。

參照圖28，操作2805至操作2830相似於圖2所示操作205至230。在操作2830之後，形成相似於圖20所示結構的結構。

參照圖28，在操作2835中，在S/D接觸結構中的第一 S/D接觸結構上形成通孔。舉例而言，如圖29中所示，在形成於S/D區110A上的S/D接觸結構120上形成具有環繞的摻雜區131的通孔130。可在相似於操作235的操作中形成通孔130及摻雜區131。

參照圖28，在操作2840中，在閘極結構中的第一閘極結構上形成閘極接觸結構且在S/D接觸結構中的第二S/D接觸結構及閘極結構中的第二閘極結構上形成融合通孔-接觸結構。舉例而言，如參照圖30至圖31所述，同時形成閘極接觸結構154與融合通孔-接觸結構160。閘極接觸結構154及融合通孔-接觸結構160的形成可包括以下順序操作：(i)形成接觸開口2694及3094，如圖30中所示；(ii)在圖30所示結構上沈積襯墊156及162的材料；(iii)在襯墊156及162的沈積材料上沈積接觸插塞158及164的材料；以及(iv)對襯墊156及162以及接觸插塞158及164的沈積材料實行CMP製程，以形成襯墊156及162以及接觸插塞158及164，如圖31中所示。

本揭露提供具有閘極頂蓋結構(在閘極結構中)的示例性半導體裝置(例如，finFET、全環繞閘極(GAA)FET及/或MOSFET)。此外，本揭露提供形成此種半導體裝置的示例性方法，所述半導體裝置在閘極結構與閘極接觸結構之間具有減小的接觸電阻，所述閘極結構及閘極接觸結構是經由閘極頂蓋結構形成。閘極頂蓋結構在閘極結構與閘極接觸結構之間提供導電性介面，同時在半導體裝置的製作期間保護閘極結構的完整性。

在一些實施例中，閘極結構中的每一者可包括閘極堆疊，所述閘極堆疊具有高k閘極介電層、功函數金屬(WFM)層、氧障壁層及閘極金屬填充層。在一些實施例中，閘極頂蓋結構可包括設置於閘極堆疊上的導電性閘極頂蓋及設置於導電性閘極頂蓋上的絕緣閘極頂蓋。導電性閘極頂蓋在閘極堆疊與閘極接觸結構之間提供導電性介面，以在不在閘極堆疊上或閘極堆疊內直接形成閘極接觸結構的條件下將閘極堆疊電性連接至閘極接觸結構。不在閘極堆疊上或閘極堆疊內直接形成閘極接觸結構，以防止閘極堆疊被形成閘極接觸結構時所使用的處理材料中的任意者污染。閘極堆疊的污染可導致裝置效能的劣化。因此，藉由使用導電性閘極頂蓋，可在不損害閘極結構的完整性的條件下將閘極堆疊電性連接至閘極接觸結構。

在一些實施例中，絕緣閘極頂蓋保護下伏的導電性閘極頂蓋及閘極堆疊在半導體裝置的後續製程期間免受結構劣化及/或成分劣化。在一些實施例中，導電性閘極頂蓋可包括設置於閘極堆疊上的生長促進層(GPL)及設置於GPL上的蝕刻停止層(ESL)。GPL與ESL可包含彼此不同的導電性材料。除了在閘極堆疊與閘極接觸結構之間提供導電性介面之外，GPL亦提供有利於自下而上沈積ESL的表面。在不具有GPL的條件下，ESL可能不會選擇性地沈積於閘極堆疊上且可能沈積於FET結構上，所述FET結構可能與隨後形成的相鄰結構(例如源極/汲極(S/D)接觸結構)電性短路。GPL可包含以下材料：ESL對所述材料的沈積選擇性高於對閘極堆疊的材料(例如，高k閘極介電層的介電材料及氧障壁層的介電材料)中的一或多者的沈積選擇性。換言之，ESL可以較在閘極堆疊上高的速率沈積於GPL上。除了在閘極堆疊與閘極接觸結構之間提供導電性介面之外，ESL亦控制閘極接觸結構的深度輪廓且防止閘極接觸結構延伸至閘極堆疊中。

前述揭露概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各態樣。熟習此項技術者應知，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替、及變更。