SU739523A1 - Устройство дл преобразовани двоично-дес тичных чисел в двоичные - Google Patents

Description

Изобретение относится к области цифровой вычислительной техники.

По основному авт.св.437068 известно устройство для преобразования двоично-десятичных чисел в двоичные, содержащее двоично-десятичный регистр, комбинационные сумматоры, элементы ИЛИ. Выход i-го (i = 1-4) старшей тетрады двоично-десятичного регистра соединен со входами i-ro и (1-2)-го разрядов первого комбинационного сумматора, со входами трех младших разрядов которого соединены соответственно три выхода младших разрядов следующей тетрады двоичнодесятичного регистра, выход j-ro разряда (j =1*8) первого комбинационного сумматора соединен со входами j-ro и (j-2)-ro разрядов последующего комбинационного сумматора, выход старшего разряда К-й тетрада двоичнодесятичного регистра соединен со входом (К-1)-го разряда комбинационного сумматора через соответствующий элемент ИЛИ.

Недостатком устройства является невозможность обратного преобразования, т.е. преобразования двоичного кода в двоично-десятичный.

Целью изобретения является расширение Функциональных возможностей за счет обеспечения обратного преобразования.

Поставленная цель достигается тем, что предложенное устройство содержит регистр двоичного числа, схему сравнения, коммутатор, группу элементов И, триггер режима, генератор импульсов и элемент И, входы которого соединены соответственно с выходом генератора импульсов и триггера режима, а выход элемента И соединен с первыми входами группы элементов И, вторые входа которой соответственно соединены с выходами коммутатора. Выходы группы элементов И соединены с счетными входами тетрад двоичнодесятичного регидтра, вход триггера режима соединен с выходом переполнения коммутатора, вход которого соединен с выходом схемы сравнения, первая группа входов которой’ соединена с выходами последнего комбинационного сумматора, а вторая группа входов - с выходами регистра двоичного числа.

Структурная схема предлагаемого устройства представлена на чертеже.

Устройство содержит одноразрядные сумматора 1-3 и полусумматоры 4-6, Образующие комбинационный сумматор 7; одноразрядные сумматоры 8-14 и полусумматоры 15-17, образующие комбинационный сумматор 18; триггеры 19-22, 23-26, 27-30, образующие разряды тетрад двоично-десятичного регистра 31. Каждая тетрада представляет собой двоично-десятичный счетчик, работающий на вычитание. Устройство содер-~ жит также элементы ИЛИ 32- и 33;схему сравнения 34; регистр 35 двоичного числа;' коммутатор 36; элемент 37 И; генератор 38 иМпульсов; - триггер 39 режима и группу элементов,И 40.

Выходы триггеров 19-22 старшей тетрады подключены на один из выходов сумматора 7 со сдвигом на один и три разряда,, а на остальные входы подключены выходы триггеров ’ 23-26 второй тетрада. При этом на сумматор 2 поступают три слагаемых (с триггеров 20, 22,23). Выхода сумматоров 6,7 подключены со'сдвигом на один и три разряда на входа параллельно комбинационного сумматора 18, на другие входа которого поступает код с выходов триггеров 27-30 последней тетрада. Выходы сумматора 18 соединены с одним из входов схемы сравнения .34, а другие входа с регистром двоичного числа 35. Выход схемы сравнения 34 соединен со входом коммутатора 36. Выходы коммутатора 36 подключены к соответствующим входам_ группы'элементов И 40. Генератор 38 импульсов через элемент 37 И подключен к первым входам группы элементов И -40, вторые выходы которых соединены со счетными входами соответствующих тетрад. Каждая тетрада может работать как двоично-десятичный регистр и как двоично-десятичный счетчик.

При преобразовании двоичного числа в Двоично-Десятичное, устройство работает следующим образом. Преобразуемое двоичное число записывается в регистр двоичного числа 35. Триггер 39 режима находится в состоянии ’’0’*, элемент 37 И закрыт. Начальное состояние коммутатора таково, что разрешающий сигнал подается только на .элемент Ц 41 в группе элементов И 40, выход которого соединён со счетным входом триггера 22 старшей тетрада. По сигналу начала преобразования триггер 39 режима устанавливается в ''1'' и открывает элемент 37 И, с выхода^которого импульсы через элемент И 41 поступают на вход старшей тетрады, где будут последовательно формироваться коды двоично-десятичных чисел с 9 до 0. Двоичные числа, эквивалентные двоично-десятичным числам тетрады,-с выхода сумматора 18 подаются на вход схемы сравнения 34 и сравниваются с двоичным числом, записанным в регистре 35. Если двоичное.

число на выходе сумматора 18 в какойто момент станет равно или меньше числа, записанного в регистре 35, то на выходе схемы сравнения 34 вырабатывается сигнал, переводящий коммутатор 36 в следующее состояние. Элемент И 41 закрывается, а элемент 42 И открывается. Так как поступление импульсов в старшую тетраду прекратилось,⁴ то в ней будет записана цифра старшего двоично-десятичного разряда преобразуемого двоичного числа. Импульсы генератора 38 через открытый элемент 42 И поступают на следующую двоично-десятичную тетраду, которая также работает на вычитание, начиная с цифры 9. На выходе сумматора 18 будет последовательность двоичных чисел равных сумме двоично-десятичной цифры старшей тетрада, умноженной на ' ’ 100 ’ ¹ , с последовательностью двоично-десятичных чисел следующей тетрады, умноженной на '*10'’, которые сравниваются с двоичным числом в регистре 35. Если число на выходе сумматора 18 станет равным или меньшим, чем число в регистре 35, то вырабатывается сигнал со схемы сравнения 34 переводящий коммутатор в следующее состояние. Далее схема работает аналонично до тех пор, пока не сформируется цифра младшего разряда двоично-десятичного числа,Импульс переполнения коммутатора сбрасывает триггер 39 режима в состояние ’’О'*. Таким образом,на выходах регистра 31 появляется число в двоичнодесятичном коде, эквивалентное входному двоичному числу.

При преобразовании двоично-десятичного числа в двоичное генератор 38 импульсов, элемент 37 И, триггер 39 режима, регистр 35 двоичного числа, схема сравнения 34, коммутатор 36 в работе не участвуют, а тетрада выполняют. роль двоично-десятичного регистра.

Известное устройство по авт.св. № 437068 позволяет преобразовывать информацию, вводимую в вычислительное устройство. По окончании процесса обработки информации результат необходимо вывести на внешнее устройство, что требует выполнения обратного преобразования из двоичного кода в двоично-десятичный на специальном устройстве.

Предложенное устройство обеспечивает как прямое так и обратное преобразование при сравнительно небольших дополнительных затратах аппаратуры и при сохранении высокого быстродействия.

Claims (1)

1. Изобретение относитс  к области цифровой вычислительной техники. По основному авт.ев.437068 известно устройство дл  преобразовани  двоично-дес тичных чисел в двоичные , содержащее двоично-дес тичный регистр, комбинационные сумматоры, элементы ИЛИ. Выход i-ro (i 1-4) старшей тетрады двоично-дес тичного регистра соединен со входами i-ro и (i-2)-го разр дов первого комбинационного сумматора, со входами тре млс1дших разр дов которого соединены соответственно три выхода младших разр дов следующей тетрады двоичнодес тичного регистра, выход j-ro разр да (J 1-8) первого комбинационного сумматора соединен со входами j-ro и (j--2)-ro разр дов последующего комбинационного сумматора, выход старшего разр да К-й тетрады двоично дес тичного регистра соединен со вхо дом (K-l)-ro разр да комбинационного сумматора через соответствующий элемент ИЛИ. Недостатком ус ройства  вл етс  невозможность обратного преобразова .ни , т.е. преобразовани  двоичного кода в двоично-дес тичный. Целью изобретени   вл етс  рдсши )ение функциональных возможностей за счет обеспечени  обратного преобразовани . Поставленна  цел. достигаетс  тем, то предложенное устройство содержит регистр двоичного числа, схему сравнени , коммутатор, группу элементов И, триггер режима, генератор импульсов и элемент И, входы которого соединены соответственно с выходом генератора импульсов и триггера режима , а выход элемента И соединен с первыми входами группы элементов И, вторые входы которой соответственно соединены с выходами коммутатора. Выходы группы элементов И соединены с счетными входами тетрад двоичнодес тичного регистра, вход триггера режима соединен с выходом переполнени  коммутатора, вход которого соединен с выходом схемы сравнени , перва  группа входов которой соединена с выходами последнего комбинационного сумматора, а втора  группа входов - с выходами регистра двоичного числа. Структурна  схема предлагаемого устройства представлена на чертеже. Устройство содержит одноразр дные сумматора 1-3 и полусумматоры 4-6, образующие комбинационный сумматор 7 одноразр дные сумматоры 8-14 и полусумматоры 15-17, образующие комбинационный сумматор 18; триггеры 19-22, 23-26, 27-30, образующие разр ды тетрад двоично-дес тичного регистра 31 Кажда  тетрада представл ет собой двоично-дес тичный счетчик, р аботаюйщй на вычитание. Устройство содержит также элементы ИЛИ 32- и 33;схему сравнени  34; регистр 35 двоичного числа; коммутатор 36; элемент 37 И; генератор 38 иМпульсов;-триггер 39 режима и группу элементов,И 40, Выходы триггеров 19-22 старшей тетрады подключены на один из выходов сумматора 7 со сдвигом на один и три разр да,, а на остальные входы подклю чены выходы триггеров 23-26 второй тетрады. При этом на сумматор 2 посту пают три с.лагаемых (с триггеров 20, 22,23). Выходы сумматоров 6,7 подключены сосдвигом на одий и три разр да на входы параллельно комбинационного сумматора 18, на другие входы которого поступает код с выходов триггеров 27-30 последней тетрады. Выходы сумматора 18 соединены с одним из входов схемы сравнени  .34, а другие входы - с регистром двоичного числа 35. Выход схемы сравнени  34 соединен со входом коммутатора 36. Выходы коммутатора 36 подключены к соответствующим входс1М группыэлементов И 40. Генератор 38 импульсов через элемент 37 И подключен к первым входам группы элементов И -40, вторые выходы которых соединены со счетными входами соответствующих тетрад. Кажда  тетрада может работать как Двоично-дес тичный регистр и как двоично-Дес тичный счетчик. При преобразовакии двоичного числа в двоично-Дес тичное, устройству работает следующим образом. Преобразуемое двоичное число записываетс  в регистр двоичного числа 35. Триггер 39 режима находитс  в состо нии О элемент 37 И закрыт. Начальное состо ние коммутатора таково, что разрешайщий сигнал подаетс  только на .элемент Ji 41 в группе элементов И 40 выход которого соединён со счетным входом триггера 22 ста1Я1 ей тетрады. По сигналу начала преобразовани  триггер 39 режима устанавливаетс  в и открывает элемент 37 И, с выхода которого импульсы через элемент И 41 поступают на вход старшей тетрады, где будут последовательно формироватьс  коды двоично-дес тичных чисел с 9 до 0. Двоичные тсла, эквивалентные двоично-дес тичным числам тетрады,-с выхода сумматора 18 пода ютс  на вход схема сравнени  34 и сравниваютс  с двоичным числом, записанным в регистре 35. Если двоичное число на выходе сумматора 18 в какойто момент станет равно или меньше Ч11сла, записанного в регистре 35, то на выходе схемы сравнени  34 вырабатываетс  сигнал, перевод щий коммутатор 36 в следующее состо ние. Элемент И 41 закрываетс , а элемент 42 И открываетс . Так как поступление импульсов в старшую тетраду прекратилось , то в ней будет записана цифра старшего двоично-дес тичного разр да преобразуемого двоичного числа. Импульсы генератора 38 через открытый элемент 42 И поступают на следующую двоично-де с тичную тетраду, котора  также работает на вычитание, начина  с цифры 9. На выходе сумматора 18 будет последовательность двОичных чисел равных сумме двоично-дес тичной цифры старшей тетрады, умноженной на с последовательностью двоично-дес тичных ,чисел следующей тетрады , умноженной на 10, которые сравниваютс  с двоичЕным числом в регистре 35. Если число на выходе сумматора 18 станет равным или меньшим , чем число в регистре 35, то вырабатываетс  сигнал со схемы сравнени  34 перевод щий коммутатор в следующее состо ние. Далее схема работает аналонично до тех пор, пока не сформируетс  цифра младшего раз- р да двоично-дес тичного числа.Имnyjibc переполнени  коммутатора сбрасывает триггер 39 режима в состо ние О. Таким образом на выходах регистра 31 по вл етс  число в двоичнодес тичном коде, эквивалентное входному двоичному числу. При преобразовании двоично-дес тичного чисЛа в двоичное генератор 38 импульсов, элемент 37 И, триггер 39 режима, регистр 35 двоичного числа, схема сравнени  34, коммутатор 36 в работе не участвуют, а тетрады выполн ют , роль двоично-дес тичного регистра . Известное устройство по авт.св. № 437068 позвол ет преобразовывать инфо1)мацию, вводймую в вычислительное устройство. По окончании процесса обработки информации результат необходимо вывести на внешнее устройство , что требует выполнени  обратного преобразовани  из двоичного кода в двоично-дес тичный на специальном устройстве. - . Предложенное устройство обеспечивает как пр мое так и обратное преобразование при сравнительно небольших дополнительных затратах аппаратуры и при сохранении высокого быстродействи . Формула изобретени  Устройство дл  преобразовани  двоично-дес тичных чисел в двоичные по авт.свид. 437068, отличаю