RU2020102671A - Аппаратура, способ обработки информации и аппаратура связи - Google Patents
Аппаратура, способ обработки информации и аппаратура связи Download PDFInfo
- Publication number
- RU2020102671A RU2020102671A RU2020102671A RU2020102671A RU2020102671A RU 2020102671 A RU2020102671 A RU 2020102671A RU 2020102671 A RU2020102671 A RU 2020102671A RU 2020102671 A RU2020102671 A RU 2020102671A RU 2020102671 A RU2020102671 A RU 2020102671A
- Authority
- RU
- Russia
- Prior art keywords
- eleven
- sequence
- matrix
- represented
- parity
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims 13
- 230000010365 information processing Effects 0.000 title 1
- 239000011159 matrix material Substances 0.000 claims 58
- 125000004122 cyclic group Chemical group 0.000 claims 8
- TVEXGJYMHHTVKP-UHFFFAOYSA-N 6-oxabicyclo[3.2.1]oct-3-en-7-one Chemical compound C1C2C(=O)OC1C=CC2 TVEXGJYMHHTVKP-UHFFFAOYSA-N 0.000 claims 3
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
- H03M13/1148—Structural properties of the code parity-check or generator matrix
- H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
- H03M13/1148—Structural properties of the code parity-check or generator matrix
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/25—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM]
- H03M13/255—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM] with Low Density Parity Check [LDPC] codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/033—Theoretical methods to calculate these checking codes
- H03M13/036—Heuristic code construction methods, i.e. code construction or code search based on using trial-and-error
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
- H03M13/1105—Decoding
- H03M13/1111—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
- H03M13/1148—Structural properties of the code parity-check or generator matrix
- H03M13/1174—Parity-check or generator matrices built from sub-matrices representing known block codes such as, e.g. Hamming codes, e.g. generalized LDPC codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
- H03M13/1148—Structural properties of the code parity-check or generator matrix
- H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure
- H03M13/1185—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure wherein the parity-check matrix comprises a part with a double-diagonal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
- H03M13/615—Use of computational or mathematical techniques
- H03M13/616—Matrix operations, especially for generator matrices or check matrices, e.g. column or row permutations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
- H03M13/618—Shortening and extension of codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/63—Joint error correction and other techniques
- H03M13/635—Error control coding in combination with rate matching
- H03M13/6362—Error control coding in combination with rate matching by puncturing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/65—Purpose and implementation aspects
- H03M13/6508—Flexibility, adaptability, parametrability and configurability of the implementation
- H03M13/6516—Support of multiple code parameters, e.g. generalized Reed-Solomon decoder for a variety of generator polynomials or Galois fields
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0041—Arrangements at the transmitter end
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0057—Block codes
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Probability & Statistics with Applications (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Mathematical Optimization (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Analysis (AREA)
- Computational Mathematics (AREA)
- Pure & Applied Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Algebra (AREA)
- Computing Systems (AREA)
- Error Detection And Correction (AREA)
- Mobile Radio Communication Systems (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Claims (73)
1. Способ беспроводной связи, содержащий
получение аппаратурой связи входной последовательности c, причем входная последовательность содержит K битов, K ≥ 1;
кодирование аппаратурой связи входной последовательности c, используя матрицу H, чтобы получить кодированную последовательность d, причем кодированная последовательность d содержит N битов, и N положительное целое число; и
вывод аппаратурой связи кодированной последовательности d;
причем матрица H определяется в соответствии с базовой матрицей и коэффициентом Z подъема, Z положительное целое число;
причем базовая матрица содержит m строк и n столбцов, и элементы в базовой матрице соответственно представлены их индексом i строки и индексом j столбца, причем 0≤i<m, 0≤j<n;
причем элемент в базовой матрице является либо нулевым элементом, либо ненулевым элементом и ненулевой элемент в строке i и столбце j имеет значение Vi,j;
причем каждый нулевой в базовой матрице соответствует матрице из всех нулей размером Z×Z в матрице H, и ненулевой элемент в строке i и столбце j в базовой матрице соответствует матрице hi,j циклической перестановки размером Z×Z в матрице H;
причем матрица hi,j циклической перестановки равна единичной матрице Z×Z, которая сдвигается по кругу вправо Pi,j раз, причем Pi,j=mod(Vi,j, Z); и
при этом базовая матрица содержит следующие ненулевые элементы, чьи индексы (i) строки, индексы (j) столбца и соответствующие значения Vi,j являются следующими:
2. Способ по п.1, причем N равно 50×Z.
3. Способ по п.1 или 2, причем входная последовательность c представлена как c={c0, c1, c2, …, cK-1}, и кодированная последовательность d представлена как d={d0, d1, d2, …, dN-1},, причем при кодировании входной последовательности c, используя матрицу H, элемент ck (k = 0, 1, 2, …, K-1) во входной последовательности c и элемент dn (n = 0, 1, 2, …, N-1) в кодированной последовательности d удовлетворяют
для k=2Z до K-1,
если ck не является битом заполнения, dk-2z=ck; и если ck является битом заполнения, ck=0, и dk-2Z является битом заполнения.
4. Способ по любому из пп.1-3, причем входная последовательность c представлена как c={c0, c1, c2, …, cK-1}, и кодированная последовательность d представлена как d={d0, d1, d2, …, dN-1}, причем кодированная последовательность d содержит K0 битов из входной последовательности c и N-K0 битов четности из последовательности w четности, причем последовательность w четности представлена как w={w0, w1, w2, …, wN-K0-1}, причем K0 целое число и 0<K0≤K; причем матрица H, последовательность w четности и входная последовательность c удовлетворяют
где c=[c0, c1, c2, …, cK-1]T, w=[w0, w1, w2, …, wn-K0-1]T, и 0 является вектором столбца, в котором все элементы равны нулю.
5. Способ по п.4, причем последовательность w четности имеет N+2Z-K битов и последовательность w четности представлена как w={w0, w1, w2, …, wN+2Z-K-1}.
6. Способ по любому из пп.4-5, причем при кодировании входной последовательности c, используя матрицу H, элемент в последовательности w четности и элемент в кодированной последовательности d удовлетворяют
для k=K до N+2Z-1,
dk-2z=wk-K.
7. Способ по любому из пп.1-6, причем Z является минимальным значением, которое удовлетворяет Kb×Z≥K, и Kb является одним из {6, 8, 9, 10}.
8. Способ по п. 7, причем Kb удовлетворяет
9. Способ по любому из пп.1-8, причем Z является одним из 5, 10, 20, 40, 80, 160 и 320.
10. Способ по любому из пп. 1-9, причем m≤42 и n≤52.
11. Способ по любому из пп. 1-10, причем базовая матрица дополнительно содержит одну или более строк с ненулевыми элементами, причем индексы (i) строки, индексы (j) столбца и соответствующие значения Vi,j ненулевых элементов являются следующими:
12. Аппаратура для беспроводной связи, содержащая по меньшей мере один процессор, сконфигурированный для получения входной последовательности c, причем входная последовательность содержит K битов, K≥1; кодирования входной последовательности c, используя матрицу H, чтобы получить кодированную последовательность d, причем кодированная последовательность d содержит N битов, и N положительное целое число; и вывода аппаратурой связи кодированной последовательности d; причем матрица H определяется в соответствии с базовой матрицей и коэффициентом Z подъема, Z положительное целое число; причем базовая матрица содержит m строк и n столбцов, и элементы в базовой матрице соответственно представлены их индексом i строки и индексом j столбца, причем 0≤i<m, 0≤j<n; причем элемент в базовой матрице является либо нулевым элементом, либо ненулевым элементом и ненулевой элемент в строке i и столбце j имеет значение Vi,j; причем каждый нулевой в базовой матрице соответствует матрице из всех нулей размером Z×Z в матрице H, и ненулевой элемент в строке i и столбце j в базовой матрице соответствует матрице hi,j циклической перестановки размером Z×Z в матрице H; причем матрица hi,j циклической перестановки равна единичной матрице Z×Z, которая сдвигается по кругу вправо Pi,j раз, причем Pi,j=mod(Vi,j, Z); и при этом базовая матрица содержит следующие ненулевые элементы, чьи индексы (i) строки, индексы (j) столбца и соответствующие значения Vi,j являются следующими:
13. Аппаратура по п.12, причем N равно 50×Z.
14. Аппаратура по п.12 или 13, причем входная последовательность c представлена как c={c0, c1, c2, …, cK-1}, и кодированная последовательность d представлена как d={d0, d1, d2, …, dN-1},, причем при кодировании входной последовательности c, используя матрицу H, элемент ck (k = 0, 1, 2, …, K-1) во входной последовательности c и элемент dn (n = 0, 1, 2, …, N-1) в кодированной последовательности d удовлетворяют
для k=2Z до K-1,
если ck не является битом заполнения, dk-2z=ck; и если ck является битом заполнения, ck=0, и dk-2Z является битом заполнения.
15. Аппаратура по любому из пп.12-14, причем входная последовательность c представлена как c={c0, c1, c2, …, cK-1}, и кодированная последовательность d представлена как d={d0, d1, d2, …, dN-1}, причем кодированная последовательность d содержит K0 битов из входной последовательности c и N-K0 битов четности из последовательности w четности, причем последовательность w четности представлена как w={w0, w1, w2, …, wN-K0-1}, причем K0 целое число и 0<K0≤K; причем матрица H, последовательность w четности и входная последовательность c удовлетворяют
где c=[c0, c1, c2, …,cK-1]T, w=[w0, w1, w2, …,wn-K0-1]T, и 0 является вектором столбца, в котором все элементы равны нулю.
16. Аппаратура по п.15, причем последовательность w четности имеет N+2Z-K битов и последовательность w четности представлена как w={w0, w1, w2, …, wN+2Z-K-1}.
17. Аппаратура по любому из пп.15 или 16, причем при кодировании входной последовательности c, используя матрицу H, элемент в последовательности w четности и элемент в кодированной последовательности d удовлетворяют
для k=K до N+2Z-1,
dk-2z=wk-K.
18. Аппаратура по любому из пп.12-17, причем Z является минимальным значением, которое удовлетворяет Kb×Z≥K, и Kb является одним из {6, 8, 9, 10}.
19. Аппаратура по п. 18, причем Kb удовлетворяет:
20. Аппаратура по любому из пп.12-19, причем Z является одним из 5, 10, 20, 40, 80, 160 и 320.
21. Аппаратура по любому из пп. 12-20, причем m≤42 и n≤52.
22. Аппаратура по любому из пп. 12-21, причем базовая матрица дополнительно содержит одну или более строк с ненулевыми элементами, причем индексы (i) строки, индексы (j) столбца и соответствующие значения Vi,j ненулевых элементов являются следующими:
23. Аппаратура по любому из пп.12-22, дополнительно содержащая по меньшей мере одну память, сконфигурированную для хранения базовой матрицы, одного или более коэффициентов Z подъема или одной или более матриц циклической перестановки.
24. Аппаратура по любому из пп.12-23, дополнительно содержащая по меньшей мере одну память, сконфигурированную для хранения параметров, ассоциированных с матрицей H.
25. Аппаратура по любому из пп.12-24, дополнительно содержащая приемопередатчик, сконфигурированный, чтобы принимать входную последовательность и передавать кодированную последовательность d.
26. Машиночитаемый носитель данных, хранящий инструкции, которые, когда выполняются компьютером, вынуждают компьютер выполнять процесс, который содержит получение входной последовательности c, причем входная последовательность содержит K битов, K ≥ 1; кодирование входной последовательности c, используя матрицу H, чтобы получить кодированную последовательность d, причем кодированная последовательность d содержит N битов, и N положительное целое число; и вывод кодированной последовательности d; причем матрица H определяется в соответствии с базовой матрицей и коэффициентом Z подъема; причем базовая матрица содержит m строк и n столбцов, и элементы в базовой матрице соответственно представлены их индексом i строки и индексом j столбца, причем 0≤i<m, 0≤j<n; причем элемент в базовой матрице является либо нулевым элементом, либо ненулевым элементом и ненулевой элемент в строке i и столбце j имеет значение Vi,j; причем каждый нулевой в базовой матрице соответствует матрице из всех нулей размером Z×Z в матрице H, и ненулевой элемент в строке i и столбце j в базовой матрице соответствует матрице hi,j циклической перестановки размером Z×Z в матрице H; причем матрица hi,j циклической перестановки равна единичной матрице Z×Z, которая сдвигается по кругу вправо Pi,j раз, причем Pi,j=mod(Vi,j, Z); и при этом базовая матрица содержит следующие ненулевые элементы, чьи индексы (i) строки, индексы (j) столбца и соответствующие значения Vi,j являются следующими:
27. Машиночитаемый носитель данных по п.26, причем N равно 50×Z.
28. Машиночитаемый носитель данных по п.26 или 27, причем входная последовательность c представлена как c={c0, c1, c2, …, cK-1}, и кодированная последовательность d представлена как d={d0, d1, d2, …, dN-1}, элемент ck (k = 0, 1, 2, …, K-1) во входной последовательности c и элемент dn (n = 0, 1, 2, …, N-1) в кодированной последовательности d удовлетворяют:
для k=2Z до K-1,
если ck не является битом заполнения, dk-2z=ck; и если ck является битом заполнения, ck=0, и dk-2Z является битом заполнения.
29. Машиночитаемый носитель данных по любому из пп.26-28, причем входная последовательность c представлена как c={c0, c1, c2, …, cK-1}, и кодированная последовательность d представлена как d={d0, d1, d2, …, dN-1}, причем кодированная последовательность d содержит K0 битов из входной последовательности c и N-K0 битов четности из последовательности w четности, причем последовательность w четности представлена как w={w0, w1, w2, …, wN-K0-1}, причем K0 целое число и 0<K0≤K; причем матрица H, последовательность w четности и входная последовательность c удовлетворяют
где c=[c0, c1, c2, …,cK-1]T, w=[w0, w1, w2, …,wn-K0-1]T, и 0 является вектором столбца, в котором все элементы равны нулю.
30. Машиночитаемый носитель данных по п.29, причем последовательность w четности имеет N+2Z-K битов и последовательность w четности представлена как w={w0, w1, w2, …, wN+2Z-K-1}, элемент в последовательности w четности и элемент в кодированной последовательности d удовлетворяют
для k=K до N+2Z-1,
dk-2z=wk-K.
31. Машиночитаемый носитель данных по любому из пп.26-30, причем Z является минимальным значением, которое удовлетворяет Kb×Z≥K, и Kb является одним из {6, 8, 9, 10}.
32. Машиночитаемый носитель данных по п.31, причем Kb удовлетворяет
33. Машиночитаемый носитель данных по любому из пп.26-32, причем Z является одним из 5, 10, 20, 40, 80, 160 и 320.
34. Машиночитаемый носитель данных по любому из пп. 26-33, причем m≤42 и n≤52.
35. Машиночитаемый носитель данных по любому из пп. 26-34, причем базовая матрица дополнительно содержит одну или более строк с ненулевыми элементами, причем индексы (i) строки, индексы (j) столбца и соответствующие значения Vi,j ненулевых элементов являются следующими:
36. Машиночитаемый носитель данных по любому из пп. 26-35, сконфигурированный для хранения базовой матрицы, одного или более коэффициентов Z подъема или одной или более матриц циклической перестановки.
37. Машиночитаемый носитель данных по любому из пп. 26-36, сконфигурированный для хранения параметров, ассоциированных с матрицей H.
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710503056.2 | 2017-06-27 | ||
CN201710503056 | 2017-06-27 | ||
CN201710572364.0A CN109150197B (zh) | 2017-06-27 | 2017-07-13 | 信息处理的方法、装置和通信设备 |
CN201710572364.0 | 2017-07-13 | ||
PCT/CN2018/082851 WO2019001090A1 (zh) | 2017-06-27 | 2018-04-12 | 信息处理的方法、装置和通信设备 |
Publications (3)
Publication Number | Publication Date |
---|---|
RU2020102671A true RU2020102671A (ru) | 2021-07-27 |
RU2020102671A3 RU2020102671A3 (ru) | 2021-09-07 |
RU2758968C2 RU2758968C2 (ru) | 2021-11-03 |
Family
ID=64803188
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2020102671A RU2758968C2 (ru) | 2017-06-27 | 2018-04-12 | Аппаратура, способ обработки информации и аппаратура связи |
Country Status (12)
Country | Link |
---|---|
US (4) | US10771092B2 (ru) |
EP (3) | EP4064573B1 (ru) |
JP (2) | JP7143343B2 (ru) |
KR (1) | KR102276721B1 (ru) |
CN (4) | CN118473422A (ru) |
AU (1) | AU2018294981B2 (ru) |
BR (2) | BR112019027688A8 (ru) |
CA (1) | CA3068553A1 (ru) |
ES (2) | ES2907089T3 (ru) |
MY (1) | MY196344A (ru) |
PL (1) | PL3567731T3 (ru) |
RU (1) | RU2758968C2 (ru) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102450243B1 (ko) | 2017-02-06 | 2022-10-04 | 엘지전자 주식회사 | 행-직교 구조(row-orthogonal)를 이용한 LDPC 코드 전송 방법 및 이를 위한 장치 |
CN110754042B (zh) | 2017-06-15 | 2024-06-04 | 华为技术有限公司 | 信息处理的方法和通信装置 |
CN118473422A (zh) * | 2017-06-27 | 2024-08-09 | 华为技术有限公司 | 信息处理的方法、装置和通信设备 |
CN112448724B (zh) * | 2019-08-29 | 2023-07-07 | 华为技术有限公司 | 一种数据编码的方法及设备 |
CN110989921B (zh) * | 2019-10-24 | 2023-05-26 | 西安艾可萨科技有限公司 | 可配置存储阵列系统及其控制方法、通信设备 |
CN113612573B (zh) * | 2020-05-04 | 2022-10-11 | 华为技术有限公司 | 一种通信方法及装置 |
CN114257250A (zh) * | 2020-09-25 | 2022-03-29 | 中兴通讯股份有限公司 | Ldpc码编码方法、装置、网络设备和存储介质 |
CN115102555A (zh) * | 2022-06-30 | 2022-09-23 | 北京奕斯伟计算技术股份有限公司 | 信道编译码方法及处理装置、通信方法及装置 |
WO2024040457A1 (en) * | 2022-08-24 | 2024-02-29 | Qualcomm Incorporated | Low-density parity-check coding with applications for probabilistic amplitude shaping |
WO2024065214A1 (en) * | 2022-09-27 | 2024-04-04 | Zte Corporation | Methods and apparatus for information transmission |
CN118868963A (zh) * | 2023-04-27 | 2024-10-29 | 中兴通讯股份有限公司 | 非二进制准循环低密度奇偶校验码ldpc编码方法及装置 |
Family Cites Families (66)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3808769B2 (ja) | 2001-12-27 | 2006-08-16 | 三菱電機株式会社 | Ldpc符号用検査行列生成方法 |
AU2003247805A1 (en) | 2002-07-03 | 2004-01-23 | Hughes Electronics Corporation | Encoding of low-density parity check (ldpc) codes using a structured parity check matrix |
US7058873B2 (en) | 2002-11-07 | 2006-06-06 | Carnegie Mellon University | Encoding method using a low density parity check code with a column weight of two |
KR100996029B1 (ko) | 2003-04-29 | 2010-11-22 | 삼성전자주식회사 | 저밀도 패리티 검사 코드의 부호화 장치 및 방법 |
KR100809619B1 (ko) | 2003-08-26 | 2008-03-05 | 삼성전자주식회사 | 이동 통신 시스템에서 블록 저밀도 패러티 검사 부호부호화/복호 장치 및 방법 |
KR100918763B1 (ko) * | 2003-11-14 | 2009-09-24 | 삼성전자주식회사 | 병렬 연접 저밀도 패리티 검사 부호를 사용하는 채널 부호화/복호 장치 및 방법 |
CN1973440A (zh) | 2004-04-02 | 2007-05-30 | 北方电讯网络有限公司 | Ldpc编码器、解码器、系统及方法 |
KR20050118056A (ko) | 2004-05-12 | 2005-12-15 | 삼성전자주식회사 | 다양한 부호율을 갖는 Block LDPC 부호를 이용한이동 통신 시스템에서의 채널부호화 복호화 방법 및 장치 |
US20050283707A1 (en) | 2004-06-22 | 2005-12-22 | Eran Sharon | LDPC decoder for decoding a low-density parity check (LDPC) codewords |
EP1626505B1 (en) | 2004-08-10 | 2011-03-09 | Samsung Electronics Co., Ltd. | Apparatus and method for encoding and decoding a block low density parity check code |
US7188297B2 (en) | 2004-08-12 | 2007-03-06 | Motorola, Inc. | Method and apparatus for encoding and decoding data |
WO2006031070A1 (en) | 2004-09-15 | 2006-03-23 | Samsung Electronics Co., Ltd. | Method and apparatus for encoding/decoding transmission information in mobile telecommunication system |
CN100550655C (zh) * | 2004-11-04 | 2009-10-14 | 中兴通讯股份有限公司 | 一种低密度奇偶校验码的编码器/译码器及其生成方法 |
US7752520B2 (en) * | 2004-11-24 | 2010-07-06 | Intel Corporation | Apparatus and method capable of a unified quasi-cyclic low-density parity-check structure for variable code rates and sizes |
KR100913876B1 (ko) | 2004-12-01 | 2009-08-26 | 삼성전자주식회사 | 저밀도 패리티 검사 부호의 생성 방법 및 장치 |
CN1845482B (zh) | 2005-04-07 | 2011-05-11 | 华为技术有限公司 | 宽带码分多址系统下行信道编码打孔压缩装置和实现方法 |
US7774675B1 (en) * | 2005-12-05 | 2010-08-10 | Marvell International Ltd. | LDPC codes and expansion method |
US7493548B2 (en) * | 2006-02-06 | 2009-02-17 | Motorola, Inc | Method and apparatus for encoding and decoding data |
CN100546205C (zh) * | 2006-04-29 | 2009-09-30 | 北京泰美世纪科技有限公司 | 构造低密度奇偶校验码的方法、译码方法及其传输系统 |
CN101162907B (zh) * | 2006-10-10 | 2010-11-03 | 华为技术有限公司 | 一种利用低密度奇偶校验码实现编码的方法及装置 |
CN101217337B (zh) * | 2007-01-01 | 2013-01-23 | 中兴通讯股份有限公司 | 一种支持递增冗余混合自动重传的低密度奇偶校验码编码装置和方法 |
JP5231453B2 (ja) | 2007-01-24 | 2013-07-10 | クゥアルコム・インコーポレイテッド | 可変サイズのパケットのldpc符号化及び復号化 |
CN101431337A (zh) * | 2007-11-09 | 2009-05-13 | 松下电器产业株式会社 | 提高编码并行度实现降低编码时延的方法 |
KR101445080B1 (ko) | 2008-02-12 | 2014-09-29 | 삼성전자 주식회사 | 하이브리드 자동 반복 요구 방식을 사용하는 통신 시스템에서 신호 송신 방법 및 장치 |
CN101515839A (zh) | 2008-02-22 | 2009-08-26 | 大唐移动通信设备有限公司 | 一种编码输出的方法、装置及其系统 |
CN101662290B (zh) * | 2008-08-26 | 2013-08-28 | 华为技术有限公司 | 生成准循环ldpc码及编码的方法与装置 |
US8103931B2 (en) | 2008-08-27 | 2012-01-24 | Mitsubishi Electric Research Laboratories, Inc. | Method for constructing large-girth quasi-cyclic low-density parity-check codes |
CN101686061A (zh) * | 2008-09-27 | 2010-03-31 | 松下电器产业株式会社 | 构造低密度奇偶校验码的方法及发送/接收装置和系统 |
CN101741396B (zh) | 2008-11-19 | 2013-03-13 | 华为技术有限公司 | 可变码长ldpc码编码或译码的方法与装置及编码器和译码器 |
CN101834613B (zh) | 2009-03-09 | 2012-11-21 | 电信科学技术研究院 | 一种ldpc码的编码方法及编码器 |
US8433972B2 (en) * | 2009-04-06 | 2013-04-30 | Nec Laboratories America, Inc. | Systems and methods for constructing the base matrix of quasi-cyclic low-density parity-check codes |
GB2471513B (en) | 2009-07-02 | 2013-09-25 | Samsung Electronics Uk Ltd | Encoding/decoding apparatus and method |
CN102025441B (zh) | 2009-09-11 | 2013-07-31 | 北京泰美世纪科技有限公司 | Ldpc码校验矩阵的构造方法、ldpc码的编码方法和编码装置 |
KR101644656B1 (ko) * | 2009-11-02 | 2016-08-10 | 삼성전자주식회사 | 선형 블록 부호를 사용하는 통신 시스템에서 패리티 검사 행렬을 생성하는 방법과 이를 이용한 채널 부호화/복호화 장치 및 방법 |
CN102412842B (zh) | 2010-09-25 | 2016-06-15 | 中兴通讯股份有限公司 | 一种低密度奇偶校验码的编码方法及装置 |
US8627166B2 (en) * | 2011-03-16 | 2014-01-07 | Samsung Electronics Co., Ltd. | LDPC code family for millimeter-wave band communications in a wireless network |
CN102315911B (zh) | 2011-09-29 | 2017-10-27 | 中兴通讯股份有限公司 | 一种低密度奇偶校验码编码方法及装置 |
US9100052B2 (en) * | 2013-02-01 | 2015-08-04 | Samsung Electronics Co., Ltd. | QC-LDPC convolutional codes enabling low power trellis-based decoders |
EP2957038B1 (en) | 2013-02-13 | 2020-06-10 | Qualcomm Incorporated | Design for lifted ldpc codes having high parallelism, low error floor, and simple encoding principle |
KR101929145B1 (ko) | 2013-06-12 | 2018-12-13 | 소니 주식회사 | 데이터 처리 장치, 및 데이터 처리 방법 |
CN104518847B (zh) * | 2013-09-29 | 2018-02-02 | 中国科学院上海高等研究院 | 基于bch码与短ldpc码级联的信令编码方法及系统 |
US9559722B1 (en) * | 2013-10-21 | 2017-01-31 | Marvell International Ltd. | Network devices and methods of generating low-density parity-check codes and performing corresponding encoding of data |
CN104868925B (zh) | 2014-02-21 | 2019-01-22 | 中兴通讯股份有限公司 | 结构化ldpc码的编码方法、译码方法、编码装置和译码装置 |
CN104917536B (zh) | 2014-03-11 | 2019-11-12 | 中兴通讯股份有限公司 | 一种支持低码率编码的方法及装置 |
CN104168030B (zh) | 2014-07-14 | 2017-11-14 | 北京邮电大学 | 一种基于本原域循环群两个生成元的ldpc码构造方法 |
US9432052B2 (en) * | 2014-09-18 | 2016-08-30 | Broadcom Corporation | Puncture-aware low density parity check (LDPC) decoding |
US9692451B2 (en) | 2014-09-30 | 2017-06-27 | Avago Technologies General Ip (Singapore) Pte. Ltd | Non-binary low density parity check (NB-LDPC) codes for communication systems |
CN104333390B (zh) * | 2014-11-26 | 2019-08-06 | 西安烽火电子科技有限责任公司 | 一种ldpc码的校验矩阵的构造方法与编码方法 |
US20160173132A1 (en) * | 2014-12-10 | 2016-06-16 | Alcatel-Lucent Usa Inc. | Construction of Structured LDPC Convolutional Codes |
US20160218750A1 (en) * | 2015-01-23 | 2016-07-28 | Empire Technology Development Llc | Parity check code encoder |
SG10201500905QA (en) | 2015-02-05 | 2016-09-29 | Nanyang Polytechnic | LDPC Codes For Storage System |
CN104821831B (zh) | 2015-03-24 | 2019-03-05 | 东南大学 | 一种适用于高码率qc-ldpc码的双循环构造方法 |
US9847794B2 (en) * | 2015-05-19 | 2017-12-19 | Samsung Electronics Co., Ltd. | Transmitting apparatus and interleaving method thereof |
CN106685586B (zh) | 2015-11-11 | 2020-02-14 | 华为技术有限公司 | 生成用于在信道中传输的低密度奇偶校验码的方法及设备 |
WO2017091018A1 (en) | 2015-11-24 | 2017-06-01 | Samsung Electronics Co., Ltd. | Method and apparatus for channel encoding/decoding in a communication or broadcasting system |
US10469104B2 (en) * | 2016-06-14 | 2019-11-05 | Qualcomm Incorporated | Methods and apparatus for compactly describing lifted low-density parity-check (LDPC) codes |
EP3522378A4 (en) * | 2016-09-30 | 2020-09-16 | LG Electronics Inc. -1- | LDPC QC CODE RATE ADAPTATION PROCESS AND ASSOCIATED DEVICE |
WO2018084735A1 (en) | 2016-11-03 | 2018-05-11 | Huawei Technologies Co., Ltd. | Efficiently decodable qc-ldpc code |
CN108173621B (zh) | 2016-12-07 | 2022-06-14 | 华为技术有限公司 | 数据传输的方法、发送设备、接收设备和通信系统 |
CN106849958B (zh) * | 2016-12-29 | 2020-10-27 | 上海华为技术有限公司 | 低密度奇偶校验码校验矩阵的构造方法、编码方法及系统 |
US10581457B2 (en) | 2017-01-09 | 2020-03-03 | Mediatek Inc. | Shift coefficient and lifting factor design for NR LDPC code |
WO2018157390A1 (en) * | 2017-03-03 | 2018-09-07 | Huawei Technologies Co., Ltd. | High-rate long ldpc codes |
CN118473421A (zh) * | 2017-05-05 | 2024-08-09 | 华为技术有限公司 | 信息处理的方法、通信装置 |
US10659079B2 (en) * | 2017-05-05 | 2020-05-19 | Mediatek Inc. | QC-LDPC codes |
CN110754042B (zh) | 2017-06-15 | 2024-06-04 | 华为技术有限公司 | 信息处理的方法和通信装置 |
CN118473422A (zh) * | 2017-06-27 | 2024-08-09 | 华为技术有限公司 | 信息处理的方法、装置和通信设备 |
-
2017
- 2017-07-13 CN CN202410547126.4A patent/CN118473422A/zh active Pending
- 2017-07-13 CN CN201810974626.0A patent/CN109327225B9/zh active Active
- 2017-07-13 CN CN201710572364.0A patent/CN109150197B/zh active Active
-
2018
- 2018-04-12 EP EP22150629.8A patent/EP4064573B1/en active Active
- 2018-04-12 ES ES18825332T patent/ES2907089T3/es active Active
- 2018-04-12 CA CA3068553A patent/CA3068553A1/en active Pending
- 2018-04-12 KR KR1020207002529A patent/KR102276721B1/ko active IP Right Grant
- 2018-04-12 RU RU2020102671A patent/RU2758968C2/ru active
- 2018-04-12 MY MYPI2019007678A patent/MY196344A/en unknown
- 2018-04-12 JP JP2019571976A patent/JP7143343B2/ja active Active
- 2018-04-12 EP EP23210956.1A patent/EP4376337A2/en active Pending
- 2018-04-12 ES ES22150629T patent/ES2970217T3/es active Active
- 2018-04-12 AU AU2018294981A patent/AU2018294981B2/en active Active
- 2018-04-12 PL PL18825332T patent/PL3567731T3/pl unknown
- 2018-04-12 BR BR112019027688A patent/BR112019027688A8/pt not_active Application Discontinuation
- 2018-04-12 EP EP18825332.2A patent/EP3567731B1/en active Active
- 2018-06-27 CN CN201880043727.4A patent/CN111066253B/zh active Active
- 2018-06-27 BR BR112019027876-1A patent/BR112019027876A2/pt unknown
-
2019
- 2019-05-28 US US16/423,175 patent/US10771092B2/en active Active
-
2020
- 2020-09-06 US US17/013,640 patent/US11277153B2/en active Active
-
2022
- 2022-02-02 US US17/591,347 patent/US11671116B2/en active Active
- 2022-09-13 JP JP2022145260A patent/JP7471360B2/ja active Active
-
2023
- 2023-04-24 US US18/305,982 patent/US12047096B2/en active Active
Also Published As
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2020102671A (ru) | Аппаратура, способ обработки информации и аппаратура связи | |
RU2716739C1 (ru) | Способ, аппаратура и устройство полярного кодирования | |
JP5996659B2 (ja) | 通信/放送システムにおけるデータの送受信装置及びその方法 | |
US10361811B2 (en) | Channel coding method of variable length information using block code | |
CN108400838B (zh) | 数据处理方法及设备 | |
JP4672016B2 (ja) | 低密度パリティ検査行列を用いた符号化及び復号化方法 | |
KR101366284B1 (ko) | 골레이 부호를 이용한 블록 부호 생성 방법, 데이터 부호화방법 및 데이터 부호화 장치 | |
RU2019124482A (ru) | Способ обработки информации, устройство и система связи | |
TW201334425A (zh) | 可變大小之封包的低密度同位檢查編碼與解碼 | |
CN111416625B (zh) | 信息处理的方法和通信装置 | |
JPWO2014122772A1 (ja) | 送信機および受信機、並びに符号化率可変方法 | |
RU2743857C1 (ru) | Способ и оборудование проектирования для квазициклического разреженного контроля по четности | |
JP7030131B2 (ja) | データ処理方法およびデバイス | |
US20190173496A1 (en) | Coding and Decoding of Polar Codes Extended to Lengths which are not Powers of Two | |
KR20070116904A (ko) | 에러 정정 부호화 장치 | |
JP4847628B2 (ja) | 線形ブロック符号に基づいて符号化する方法及び装置 | |
KR102382491B1 (ko) | 시퀀스 결정을 위한 방법 및 장치, 디바이스 및 저장 매체 | |
JP2019525630A (ja) | 分極化符号のレートマッチング方法および装置 | |
US11791931B2 (en) | Channel coding method of variable length information using block code | |
CN113364503A (zh) | 反馈码本的方法、终端设备和网络设备 | |
CN109905130B (zh) | 一种极化码编码、译码方法、装置及设备 | |
KR20140039113A (ko) | 보완적인 저밀도 역 코드를 이용한 부호화/복호화 방법 및 장치 | |
KR102424942B1 (ko) | 통신 시스템을 위한 채널 코딩 방법 및 이를 이용한 장치 | |
CN108810556A (zh) | 压缩参考帧的方法、装置及芯片 |