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KR950006303B1 - 메모리 셀 어레이 분할형 반도체 기억 장치 - Google Patents

메모리 셀 어레이 분할형 반도체 기억 장치 Download PDF

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KR950006303B1
KR950006303B1 KR1019920003705A KR920003705A KR950006303B1 KR 950006303 B1 KR950006303 B1 KR 950006303B1 KR 1019920003705 A KR1019920003705 A KR 1019920003705A KR 920003705 A KR920003705 A KR 920003705A KR 950006303 B1 KR950006303 B1 KR 950006303B1
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memory
memory device
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하루끼 토다
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가부시끼가이샤 도시바
아오이 죠이찌
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Abstract

내용 없음.

Description

메모리 셀 어레이 분할형 반도체 기억 장치
제1도는 본 발명의 한 실시예의 메모리 장치의 개략도.
제2도는 제1도에서의 1비트분의 상세한 예의 회로도.
제3도는 제1도에서의 SAM부의 1칼럼분을 상세히 도시한 회로도.
제4도는 본 발명의 다른 실시예에 관한 메모리 장치의 개략도.
제5도는 제4도에서의 1비트분의 구성예를 상세히 도시한 도면.
제6도는 본 발명의 다른 실시예의 회로도.
제7도는 종래 메모리 장치의 한 예를 도시한 개략도.
제8도는 제7도에서의 1비트분의 예를 상세히 도시한 회로도.
제9도는 종래 메모리 장치의 다른 예를 도시한 개략도.
제10도는 제9도의 SAM부 1칼럼분의 예를 상세히 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
10,10A,10B,10C,10D : RAM부 11 : SAM부
12,12AB,12CD,12EF : 칼럼 디코더 13,13A,13B,13C,13D,13E : 감지 증폭기
14,14A,14B,14C,14D,14E : 셀 어레이 15 : 시리얼 레지스터
16 : 시리얼 디코더
본 발명은 메모리 셀 어레이 분할형 반도체 기억 장치에 관한 것으로, 특히 다이나믹 메모리 셀 어레이와 데이타 전송 기능을 갖는 시리얼 억세스 메모리를 구비하는 멀티 포트 메모리에 적용하기에 적당한 메모리 셀 어레이 분할형 반도체 기억 장치에 관한 것이다.
일반적으로 CRT등의 화상 기기에 화상 데이타를 보내고 그 데이타를 가공하여 저장해 두기 위한 메모리 장치(반도체 기억 장치)로서 대용량의 메모리 시리얼 억세스부를 설치한 것이 알려져 있다. 그중의 하나로서 듀얼 포트 비디오 RAM이 있다. 이 RAM은 다이나믹 랜덤 억세스 메모리(DRAM)부와 시리얼 억세스 메모리(SAM)부를 가지고 RAM부와 SAM부를 비동기로 억세스할 수 있도록 한 것이다.
제7도는 이러한 종래의 메모리 장치(듀얼 포트 비디오 RAM)의 개략도이다. 제7도에 도시한 바와 같이 RAM부(10)과 SAM부(11)을 갖는다. RAM부(10)은 캐패시터와 트랜지스터로 구성된 셀 어레이(14)와 이 셀 어레이(14)중에서 선택된 셀의 데이타를 증폭하는 감지 증폭기(13)과, 이 감지 증폭기(13)중에서 하나를 선택하여 데이타 출력을 위한 경로에 접속하는 칼럼 디코더(12)를 갖는다. SAM부(11)은 시리얼 억세스되는 일련의 데이타를 1차원적으로 지지하는 시리얼 레지스터(15)와 이 시리얼 레지스터(15)를 순차로 억세스하기 위한 시리얼 디코더(16)을 갖는다. 또 도시하지 않았지만, 셀 어레이(14)에는 워드선을 선택하는 로우 디코더를 구비한다. RAM부(10)과 SAM부(11)에 있어서는 RAM부(10)에서 감지되는 도시하지 않은 예를들면 하나의 워드선에 매달린 복수의 셀중의 데이타 전송이 트랜스퍼 게이트(TRG)를 통해 행해진다. 또 RAM부(10)에서의 어떤 워드선이라도 억세스되면 SAM부(11)로의 데이타의 전송이 가능하다.
제8도는 제7도에서의 1비트분의 예를 상세히 도시한 회로도이다.
제7도에 도시한 바와 같이 워드선(WL1, WL2, …)는 셀 어레이(14)에서 데이타를 독출할때 선택된다. 셀 어레이(14)의 데이타는 비트선(BL/BL*)로 출력된다. 감지 증폭기(13)에 있어서는 제어선(SAN/SAP)가 제어됨으로써 데이타선(DQ/DQ*)로 데이타가 도출된다. 한현 셀 어레이(14)는 트랜스퍼 게이트(TRG)를 통해 SAM부(11)에 접속된다. 비트선(BL/BL*)의 데이타가 확정된 후에 트랜스퍼 게이트(TRG)가 온하면 데이타는 SAM부(11)의 노드(RN/RN*)로 전송된다. 이것에 의해 시리얼 데이타선(SQ/SQ*)를 통해 데이타 독출이 행해진다.
다음에 동작을 설명한다. 현재 도시하지 않은 로우 디코더에 의해 워드선(WL1, WL2, …)중 하나의 (WL1)이 선택되었다고 하자. 따라서 셀 어레이(14)의 데이타가 비트선(BL)로 출력된다. 비트선(BL/BL*)는 억세스가 시작되기 전에는 중간 레벨로 설정되어 있다. 그러므로 비트선(BL*)의 레벨은 리퍼런스 레벨에 있게 된다. 비트선(BL)의 레벨과(BL*)의 레벨은 제어선(SAN)의 레벨이 Vss로 향함과 동시에(SAP)의 레벨이 Vcc로 향함에 따라 감지 증폭기(13)에 의해 감지 증폭된다. 따라서 비트선(BL/BL*)의 레벨은 한쪽이 "1", 다른쪽이 "0"으로 확정한다. 이와 같은 상태에서 칼럼 디코더(12)에 의해 게이트(G1)이 온하면 데이타가 데이타선(DQ와 DQ*)의 상보의 데이타선을 통해 RAM부(10)에서 외부로 출력된다. 한편 비트선(BL/BL*)의 데이타가 확정된 후 트랜스퍼 게이트(TRG)가 기동하면 데이타는 SAM부(11)의 시리얼 레지스터(15)에 전송된다. 그리고 이 데이타는 트랜스퍼 게이트(TRG)가 동작을 중지함에 따라 보존된다. 그후 시리얼 데이타(16)에 의해 게이트(G2)가 온되면 SAM부(11)에서 시리얼 데이타선(SQ/SQ*)를 통해 데이타가 외부로 시리얼 출력된다.
이상과 같은 구성에 있어서 RAM부(10)의 용량이 증가함에 따라 워드선(WL1, WL2, …)의 수가 증가하고 또는 비트선(BL/BL*)의 수가 증가한다. 그래서 워드선(WL1, WL2, …)와 비트선(BL/BL*)에 이어지는 셀 어레이(14)의 셀수가 증가해서 감지 증폭기(13)중 하나를 충방전하기 위한 전류도 증대한다. 아울러 감지 증폭기(13)의 수도 증가한다. 그러므로 RAM부(10)을 1회 감지하는 경우에 소비하는 전류는 증대된다. 그런데 이와 같은 메모리 장치(비디오 RAM)는 하나의 시스템에서 상기 구성의 회로를 다수 사용하고 특히 동시에 동작시키는 경우가 많다. 때문에 동작 전류가 현저히 증가된다.
이상과 같은 관점에서 구성한 종래의 메모리 장치의 한예를 제9도에 도시한다. 제9도에 도시한 바와 같이, RAM부(10A)와 RAM부(10B)는 각각 트랜스퍼 게이트(TRG1)과 (TRG2)를 통해 SAM부(11)에 접속된다. 한편 RAM부(10A)는 셀 어레이(14A)와, 감지 증폭기(13A)와, 칼럼 디코더(12A)로 구성되어 있다. RAM부(10B)는 셀 어레이(14B)와, 감지 증폭기(13B)와, 칼럼 디코더(12B)로 구성되어 있다. 이것을 제6도와의 관계에서 보면, 제7도의 RAM부(10)이 RAM(10A)와 RAM(10B)로 2분할되어 각각이 SAM부(11)의 양측에 배치된 구성을 갖는다.
이상과 같은 구성에 따르면 비트선의 길이는 1/2이면 되고, 1개당 감지 증폭기의 충방전 전류는 반감된다. 즉 RAM부(10A 및 10B)내에서 억세스된 워드선이 속하는 부분만이 감지동작을 한다. 때문에 RAM부(10A 및 10B)의 총 전류는 제6도의 경우와 비교해서 반감된다. 다만 RAM부(10A 및 10B)가 각각 감지 증폭기(13A 및 13B)나 칼럼 디코더(12A 및 12B)를 독자적으로 가질 필요가 있다.
제10도는 제9도에서의 SAM부의 1칼럼분을 상세히 도시한 회로도이다. 제10도에 도시한 바와 같이 비트선에 접속되는 셀의 수는 반으로 된다. RAM부(10A 및 10B)의 비트선을 트랜스퍼 게이트(TRG1) 혹은 트랜스퍼 게이트(TRG2)를 통해 SAM부(11)에서의 시리얼 레지스터(15)의 시리얼부 노드(RN/RN*)에 접속되어 있다. RAM부(10A 및 10B)의 동일 칼럼에 속하는 비트선끼리 SAM부(11)에서 연결되어 있다는 것은 대단히 중요하다. 따라서 RAM부(10A 및 10B)의 임의의 워드선에 속하는 셀에 대해 하나의 SAM부(11)에서의 데이타의 독출, 기입이 가능하다. 시리얼 디코더(16)에 의해 시리얼 레지스터(15)의 시리얼 억세스가 행해지는 것은 제7도, 제8도의 경우와 동일하다. 또 RAM부(10A 및 10B)와 SAM부(11) 사이의 데이타 전송은 데이타 전송이 행해지는 측의 트랜스퍼 게이트(TRG1, TRG2)중 어느것이 온됨으로써 행해지는 것은 물론이다.
이상의 구성의 종래 메모리 장치를 반도체 집적회로상에 구성한 경우의 구조에 대해 살펴본다. 이와 같은 장치는 저저항의 배선재료가 2종류 필요해진다. 하나는 워드선(WL1, WL2, …)와, 데이타선(DQ/DQ*) 및 시리얼 데이타선(SQ/SQ*)등의 데이타 전송선과, 칼럼 디코더(12)나 시리얼 데이타(16)에의 신호선을 형성하기 위한 배선재료이다. 그밖에는 비트선과, 시리얼 레지스터(15)를 통해 좌우의 RAM부(10A 및 10B)의 비트선을 이어서 노드(RN/RN*)를 형성하는 배선재료이다. 구체적으로는 이들 배선재료는 비트선 계층에는 금속 실리사이드(수Ω/□)를 이용하고, 워드선 계통에는 Al(∼50mΩ/□)을 이용하는 방법이 있다. 이들의 배선을 반도체 집적 회로상에 교차하기 위해서는 당연히 동일층의 배선재료는 이용할 수 없다.
이상과 같은 종래의 메모리 장치에서는 RAM을 2분할함으로써 동작 전류를 삭감할 수 있지만 다시 메모리 용량이 증대한 경우에는 다시 RAM을 분할하여 동작시키지 않으면 전력 소비를 삭감할 수 없다. 그러나 RAM의 임의의 워드선에 속하는 셀에 하나의 SAM부에서 데이타를 독출, 기입하도록 하기 위해서는 SAM부는 반드시 이들 모든 부분 RAM에 접속되어 있어야 한다. 그러나 비트선을 트랜스퍼 게이트를 지나 연장해서 연결할 수 있는 것은 종래 경우의 2분할 까지이다.
본 발명은 상기 사정을 감안하여 이루어진 것으로 그 목적은 소비 전력의 저감을 위해 메모리 셀 어레이를 복수 부분(섹션 셀 어레이)으로 분할함과 동시에 그들 섹션 셀 어레이에 공통으로 SAM부(시리얼 포트)를 설치한 구조로 해도 간단히 구성 가능한 반도체 기억 장치를 제공하는 것이다.
본 발명의 제1메모리 셀 어레이 분할형 반도체 기억 장치는 메모리 셀 어레이를 구성하는 복수의 섹션 셀 어레이와, 그 섹션 셀 어레이와 외부와의 사이에서 데이타 전송 게이트를 갖는 데이타 전송선을 통해 데이타를 시리얼로 입출력하는 시리얼 포트를 갖고 있고, 상기 각 섹션 셀 어레이는 대략 매트릭스상으로 배치된 복수의 메모리 셀과, 그 메모리 셀중 워드 방향으로 나열된 것에 접속되어 접속된 메모리 셀을 선택하는 워드선과, 상기 메모리 셀중 비트선 방향으로 나열된 것에 접속되어 선택된 상기 메모리 셀과의 사이에서 데이타를 주고 받는 비트선과, 그 비트선에서 독출된 데이타를 감지하여, 상기 데이타 전송선 및 상기 데이타 전송 게이트를 통해 상기 시리얼 포트에 공급하는 감지 증폭기를 갖고 있고, 상기 데이타 전송선은 상기 워드선 및 비트선과 입체적으로 다른 층상에 형성되어 있는 것으로서 구성된다.
본 발명의 제2장치는 상기 제1장치에 있어서 상기 감지 증폭기는 상기 섹션 어레이의 복수의 것에 공통으로 한개 설치되어 구성되어 있다.
본 발명의 제3장치는 상기 제2장치에 있어서 상기 감지 증폭기는 상기 섹션 어레이의 인접하는 2개의 공통으로 1개 설치된 구성으로 되어 있다.
본 발명의 제4장치는 상기 제1장치에 있어서 상기 메모리 셀은 다이나믹 셀로 구성되어 있다.
본 발명의 제5장치는 상기 제1장치에 있어서 상기 섹션 셀 어레이의 수는 3개 이상으로 구성되어 있다.
본 발명의 제6장치는 상기 제1장치에 있어서 상기 워드선과 상기 비트선은 서로 입체적으로 다른 층상으로 형성되어 있고, 그것에 의해 상기 워드선과 상기 비트선과 상기 데이타 전송선이 각각 다른 3개의 층상으로 형성되어 구성된다.
본 발명의 제7장치는 상기 제1장치에 있어서 각 억세스 사이클시에 상기 복수의 섹션 셀 어레이중 적어도 1개에서의 상기 복수의 워드선중 적어도 1개를 활성화하고, 또 활성화된 워드선을 갖는 상기 섹션 셀 어레이에서의 상기 비트선이 연결되는 상기 데이타 전송 게이트만을 온 상태로 하는 제어수단을 갖는 구성으로 되어 있다.
본 발명의 제8장치는 상기 제1장치에 있어서 상기 복수의 섹션 셀 어레이는 상기 시리얼 포트부와는 비동기로 섹션 셀 어레이를 억세스하는 랜덤 억세스 수단을 가지고 구성된다.
본 발명의 제9장치는 상기 제1장치에 있어서 상기 시리얼 포트는 중앙에 배치하고 그 시리얼 포트의 좌우에 상기 복수의 섹션 셀 어레이가 대략 양분되어 각각 배치되어 구성된다.
메모리 셀 어레이는 복수(예를들면 3개이상)의 섹션 셀 어레이로 분할되어 있다. 이들 각 섹션 셀 어레이는 데이타 전송 게이트를 갖는 데이타 전송선을 통해 각각 시리얼 포트에 접속되어 있다. 섹션 셀 어레이 및 데이타 전송 게이트를 선택적으로 활성화함으로써 저소비 전력 상태에서 동작한다. 복수의 섹션 셀 어레이와 시리얼 포트를 연결하는 데이타 전송선은 워드선 및 비트선과 입체적으로 다른 층상으로 형성되어 있다. 때문에 섹션 셀 어레이를 3개 이상 설치한 경우에 있어서도, 그것들을 시리얼 포트에 접속할 수 있다. 이것에 의해 저소비 전력 상태에서 메모리 용량을 보다 증대시킬 수 있다.
이하 도면을 참조해서 본 발명의 실시예를 설명한다.
제1도는 본 발명의 한 실시예에 관한 메모리 장치를 도시한 것이다. 여기서는 특히 RAM부를 4분할하여 2층인 저저항 배선재료에 추가로 다시 1층의 저저항 배선재료를 이용한 구성을 예시한다. 제1도에 도시한 바와 같이 본 실시예의 메모리 장치는 4개의 셀 어레이(14A, 14B, 14C 및 14D)를 갖는다. 이들 어레이(14A, 14B, 14C 및 14D)는 각각 감지 증폭기(13A, 13B, 13C 및 13D)를 가지고 RAM부(10A, 10B, 10C 및 10D)를 구성한다. RAM부(10A)와 (10B)의 사이에 공통의 RAM부(10AB)를 설치하고, RAM부(10C)와 (10D)의 사이에 공통의 칼럼 디코더(12AB)가 설치되어 있다. 그리고 RAM부(10A), SAM부(11)의 사이를 트랜스퍼 게이트(TRG1)과 노드(A 및 B)를 통해 결합해 있다. RAM부(10B)와 SAM부(11)의 사이를 트랜스퍼 게이트(TRG2)와 노드(A 및 B)를 통해 결합해 있다. RAM부(10C)와 SAM부(11) 사이를 트랜스퍼 게이트(TRG3)과 노드(A 및 B)를 통해 결합해 있다. RAM부(10D)와 SAM부(11) 사이를 트랜스퍼 게이트(TRG4)와 노드(A 및 B)를 통해 결합해 있다. SAM부(11)에 있어서의 시리얼 레지스터(15)는 시리얼 디코더(16)에 의해 억세스되어 시리얼 데이타선(SQ/SQ*)에 대한 독출/기입이 행해진다.
제2도는 제1도의 RAM부(10A 및 10B)와 칼럼 데이타(10AB)를 상세히 도시한다. 감지 증폭기(13A)는 셀 어레이(14A)에 대해 비트선(BL1/BL1*)를 통해 접속되어 있다. 감지 증폭기(13A)는 제어선(SAN1/SAP1)에 의해 활성화된다. 따라서 셀 어레이(14A)중의 선택된 셀의 데이타의 레벨이 확정된다. 또 칼럼 디코더(12AB)에 의해 감지 증폭기(13A)중의 데이타가 데이타선(DQ1/DQ1*)에 대해 독출 또는 기입된다. 한편 감지 증폭기(13A)는 셀 어레이(14B)에 대해 비트선(BL2/BL2*)을 통해 접속되어 있다. 감지 증폭기(13B)는 제어선(SAN2/SAP2)에 의해 활성화된다. 이것에 의해 셀 어레이(14B)중의 선택된 데이타의 레벨을 확정한다. 또 칼럼 디코더(12AB)에 의해 감지 증폭기(13B)중의 데이타는 데이타선(DQ2/DQ2*)에 대해 독출 또는 기입된다. 감지 증폭기(13A)의 데이타는 트랜스퍼 게이트(TRG1)을 통해 공통의 노드(A 및 B)에 공급된다. 또 감지 증폭기(13B)의 데이타는 트랜스퍼 게이트(TRG2)를 통해 노드(A 및 B)에 공급된다. 그리고 노드(A 및 B)는 SAM부(11)의 시리얼 레지스터(15)에 공급된다.
제3도는 제1도중의 SAM부(11)의 1비트분을 상세히 도시한 도면이다. 제1도에 도시한 바와 같이 노드(A 및 B)는 시리얼 레지스터(15)의 노드(RN/RN*)에 접속되어 있다. 트랜스퍼 게이트(TRG1-TRG4)중 어느것을 선택함으로써 감지 증폭기(13A-13D)중 어느 데이타가 노드(A 및 B)를 통해 시리얼 레지스터(15)에 전송된다. 또 시리얼 디코더(16)에 의해 시리얼 레지스터(15)의 데이타는 시리얼 데이타선(SQ/SQ*)에 시리얼로 독출된다.
이상 서술한 바와 같은 구성에 있어서 메모리의 총 용량이 제6도의 경우와 같다고 한다. 이때 각 RAM부(10A 및 10B)중의 각 셀 어레이(14A-14D)의 각 워드선의 용량은 1/4로 된다. 한편 감지 증폭기(13A-13D)와 감지 증폭기의 수는 4배로 된다. 그러나 실제로 동작하는 것은 1개이다. 이 점에서는 감지 증폭기를 1개밖에 갖지 않는 구성과 동일하다. 그래서 각 셀 어레이(14A-14D)에 있어서의 워드선의 수가 감소하여 감지 증폭기 1개에 걸리는 셀 수도 저감한다. 때문에 1개의 데이타 억세스에 요하는 동작 전류는 대폭 저감한다. 한편 RAM부(10AB 및 10CD)는 각각 2개의 부분[RAM부(10A 및 10B) 및 RAM(10C 및 10D)]사이에 배치되어 있다. 그래서 RAM부(10A-10D)에서 SAM부(11)로의 데이타 전송은 트랜스퍼 게이트(TRG1-TRG4)를 통해 노드(A 및 B)를 통해 행해진다. 그래서 노드(A 및 B)는 별도의 층에 배치되는 저저항의 배선재료로 구성된다. 그래서 셀 어레이(14A-14D)중의 셀을 선택하면 대응하는 감지 증폭기(13A-13D)가 활성화하여 데이타를 확정한다. 대응하는 트랜스퍼 게이트(TRG1-TRG4)를 선택하면 공통의 노드(A 및 B)를 통해 RAM부(10A-10D)부터 SAM부(11)로, 또는 역으로 SAM부(11)에서 RAM부(10A-10D)로 데이타 전송이 행해진다.
또 제2도, 제3도에서 알 수 있는 것처럼, 트랜스퍼 게이트(TRG1-TRG4)에 접속되는 공통의 노드(A 및 B)는 비트선(BL1, 2, 3, …/BL1*, BL2*, BL3*, …)와는 별도의 층에 별도의 재료로 배치 구성된다. 트랜스퍼 게이트와 비트선은 트랜스퍼 게이트(TRG1-TRG4)를 통해 이어진다. 그리고 공통의 노드(A 및 B)는 SAM부(11)에 있어서 노드(RN/RN*)에 접속되어 있다.
이상과 같이 구성했으므로 하나의 SAM부와 여러 부분의 RAM부와의 사이에서 자유로 데이타를 전송할 수 있다. 특히 RAM부를 미세하고 여러 부분으로 분할할 수 있기 때문에 동작시의 소비 전력을 대폭 저감할 수 있다.
상기 실시예는 RAM부를 4분할한 경우를 예시했다. 특히 본 발명은 RAM부를 4개 이외의 임의의 수로 분할 할 수 있다. 예를들면 제4도는 RAM부를 8분할한 구성을 예시한다. 제4도에 도시한 바와 같이 본 실시예의 메모리 장치는 8개의 셀 어레이(14A, 14B…)에 각각 감지 증폭기(13A, 13B…)를 설치해서 RAM부(10A, 10B…)를 구성한다. RAM부(10A)와 (10B)사이에 공통의 RAM부(10AB)를 설치한다. RAM부(10C)와 (10D)사이에 공통의 칼럼 디코더(12AB)를 설치한다. RAM부(10E)와 (10F)(도시하지 않음)와의 사이에 공통의 칼럼 디코더(12EF)를 설치한다. 도시하지 않은 부분도 동일하게 구성된다. 그리고 RAM부(10A)와 SAM부(11)과의 사이는 트랜스퍼 게이트(TRG1)과 노드(A 및 A1 ; B 및 B1)를 통해 접속되어 있다. RAM부(10B)와 SAM부(11)과의 사이는 트랜스퍼 게이트(TRG2)와 공통의 노드(A 및 A1 ; B, B1)을 통해 접속된다. 한편 RAM부(10C)와 SAM부(11)과의 사이는 트랜스퍼 게이트(TRG3)과 공통의 노드(A1 및 B1)을 통해 접속되어 있다. RAM부(10D)와 SAM부(11)과의 사이는 트랜스퍼 게이트(TRG4)와 공통의 노드(A1 및 B1)을 통해 접속되어 있다. 또 RAM부(10E)와 SAM부(11)과의 사이는 트랜스퍼 게이트(TRG5)와 공통의 노드(A2 및 B2)를 통해 접속되어 있다. 도시하지 않은 부분도 동일하다. SAM부(11)에 있어서의 시리얼 레지스터(15)는 시리얼 디코더(16)에 의해 억세스되어 시리얼 데이타선에 대한 데이타의 독출/기입이 행해진다.
제5도는 제4도중의 RAM부(10C)와, RAM부(10D)와, 칼럼 디코더의 각각의 1비트분을 상세히 도시한 도면이다. 감지 증폭기(13C)는 셀 어레이(14C)에 대해 비트선(BL3/BL3*)를 통해 접속되어 있다. 감지 증폭기(13C)에서는 제어선(SAN3/SAP3)에 의해 셀 어레이(14C)중의 선택된 셀의 격납 데이타에 따른 레벨을 확정한다. 감지 증폭기(13C)의 데이타는 칼럼 디코더(12CD)에 의해 데이타선(DQ3/DQ3*)에 대한 독출 또는 기입이 행해진다. 한편 감지 증폭기(13D)는 셀 어레이(14D)에 의해 비트선(BL4/BL4*)를 통해 접속되어 있다. 감지 증폭기(13D)는 제어선(SAN4/SAP4)에 의해 셀 어레이(14D)중의 선택된 셀의 데이타에 따른 레벨을 확정한다. 감지 증폭기(13D)의 데이타는 칼럼 디코더(12CD)에 의해 데이타선(DQ4/DQ4*)에 대한 독출 또는 기입이 행해진다. 감지 증폭기(13C)의 데이타는 트랜스퍼 게이트(TGR3)를 통해 공통의 노드(A 및 B)에 공급된다. 감지 증폭기(13B)의 데이타는 트랜스퍼 게이트(TRG4)를 통해 공통의 노드(A1 및 B1)에 공급된다. 그리고 노드(A 및 B)와 노드(A1 및 B1)의 사이는 노드(RN1/RN1*)로 접속되어 있다. 그 결과 RAM부(10C 및 10D)의 데이타는 노드(A1 및 B1)을 통해 SAM부(11)의 시리얼 레지스터(15)에 접속되고, RAM부(10A 및 10B)의 데이타는 노드(A 및 B) 및 노드(A1 및 B1)을 통해 SAM부(11)의 시리얼 레지스터(15)에 공급된다. 이것은 도시하지 않은 부분에 대해서도 완전히 동일하다.
이상과 같이 제4도, 제5도의 구성에서는 노드(A 및 B)를 연속적으로 접속해감으로써 부분 RAM의 수를 8배까지 늘리고 있다. 따라서 셀 어레이의 1개당 용량이 동일할 때에는 제1도에 대해 전력소비의 변동없이 메모리 용량을 증대할 수 있다.
이상 서술한 바와 같이 본 발명의 실시예의 구성에서는 셀 어레이 1개당의 용량이 같으면 소비 전력의 변동 없이 메모리 용량을 증대할 수 있다. 역으로 셀 어레이 1개당의 용량을 부분 RAM의 분할수 분의 1로하면 메모리 용량이 같고, 소비 전력을 부분 RAM의 분할수 분의 1로 저감할 수 있다.
또 상기 실시예에서는 SAM부를 분할하여 RAM부의 중앙 부근에 배치하는 구성을 예시했다. 그러나 SAM부를 복수로 분할된 RAM부의 끝부분에 배치해도 좋다.
제6a-c도에 도시한 실시예를 제4도 및 제5도에서 각 셀 어레이에서 각각 개별로 데이타선을 낼 필요가 없는 경우에 있어서, 예를들면 셀 어레이(14C 및 14D)에 공통의 감지 증폭기(13CD)를 설치해서 하나의 섹션 셀 어레이를 이루고 분할 동작은 제6도와 동일해지도록 한 경우의 예를 도시한다. (a)는 그 주요부의 개략도이다. (b)의 예에서는 좌우의 셀 어레이(14D 및 14C)에 공통으로 감지 증폭기(13CD)를 설치하고, 참조 부호(14D 및 14C)중 선택된 한쪽 셀 어레이의 접속 게이트(TL 또는 TR)만을 개방하여 감지 동작시킨다. (c)의 실시예에서는 감지 증폭기(13CD)중 초기감지 부분의 (13CD1)만을 좌우의 어레이(14D 및 14C)에 공통으로 설치하고, 비트선의 하이 레벨을 보증하기 위한 리스토어 부분(13CD2L 및 13CD2R)은 좌우의 셀 어레이(14D 및 14C)에 개별로 설치한 경우를 나타낸다. (b) 및 (c) 어느 경우에도 감지한 데이타를 시리얼 레지스터에 전송하는 노드(AA1)은 각 감지 증폭기에 대해 1개로 할 수 있음과 동시에 분할동작형에 수반하는 소비 전력 저감의 효과를 얻을 수 있다.
이상 서술한 바와 같이, 본 발명에 따르면 저저항 배선재료층을 1층 추가하는 간단한 구성으로 1개의 시리얼 포트에 대응하는 메모리 셀 어레이의 분할수를 증대할 수 있고, 대용량에서 고속 구동되는 비디오 RAM등으로서 이용할 수 있는 장치의 저소비 전력화 및 대용량화를 실현할 수 있다.

Claims (9)

  1. 메모리 셀 어레이를 구성하는 복수의 섹션 셀 어레이(10A-10E)와, 그 섹션 셀 어레이와 외부와의 사이에서 데이타 전송 게이트(TRG1-TRG6)를 갖는 데이타 전송선(A 및 B)를 통해 데이타를 시리얼로 입출력하는 시리얼 포트(11)을 갖고 있고, 상기 각 섹션 셀 어레이는 대략 매트릭스상으로 배치된 복수의 메모리 셀과, 그 메모리 셀중 워드 방향으로 나열된 것에 접속되고 접속된 메모리 셀을 선택하는 워드선과, 상기 메모리 셀중 비트선 방향으로 나열된 것에 접속되고 선택된 상기 메모리 셀과의 사이에서 데이타를 주고 받는 비트선(BL1-BL4, BL1*-BL4*)와, 그 비트선에서 독출된 데이타를 감지하여 상기 데이타 전송선 및 상기 데이타 전송 게이트를 통해 상기 시리얼 포트에 공급하는 감지 증폭기(13A-13E)를 구비하고, 상기 데이타 전송선은 상기 워드선 및 비트선과 입체적으로 다른 층상에 형성되어 있는 것을 특징으로 하는 메모리 셀 어레이 분할형 메모리 장치.
  2. 제1항에 있어서, 상기 감지 증폭기는 상기 섹션 어레이의 복수의 것에 공통으로 1개 설치되어 있는 것을 특징으로 하는 메모리 셀 어레이 분할형 메모리 장치.
  3. 제1항에 있어서, 상기 감지 증폭기는 상기 섹션 어레이의 인접하는 2개에 공통으로 1개 설치되어 있는 것을 특징으로 하는 메모리 셀 어레이 분할형 메모리 장치.
  4. 제1항에 있어서, 상기 메모리 셀은 다이나믹 셀인 것을 특징으로 하는 메모리 셀 어레이 분할형 메모리 장치.
  5. 제1항에 있어서, 상기 섹션 셀 어레이의 수는 3개 이상인 것을 특징으로 하는 메모리 셀 어레이 분할형 메모리 장치.
  6. 제1항에 있어서, 상기 워드선과 상기 비트선은 입체적으로 다른 층상에 형성되어 있고, 그것에 의해 상기 워드선과 상기 비트선과 상기 데이타 전송선이 각각 다른 3개의 층상으로 형성되어 있는 것을 특징으로 하는 메모리 셀 어레이 분할형 메모리 장치.
  7. 제1항에 있어서, 각 억세스 사이클시에 상기 복수의 섹션 셀 어레이중 적어도 1개에 있어서의 상기 복수의 워드선중 적어도 1개를 활성화하고, 또 활성화된 워드선을 갖는 상기 섹션 셀 어레이에 있어서의 상기 비트선이 연결되는 상기 데이타 전송 게이트만을 온상태로 하는 제어 수단을 구비하는 것을 특징으로 하는 메모리 셀 어레이 분할형 메모리 장치.
  8. 제1항에 있어서, 상기 복수의 섹션 셀 어레이는 상기 시리얼 포트부와는 비동기로 그들의 섹션 셀 어레이를 억세스하는 랜덤 억세스 수단을 구비하는 것을 특징으로 하는 메모리 셀 어레이 분할형 메모리 장치.
  9. 제1항 내지 제8항중의 어느 한 항에 있어서, 상기 시리얼 포트는 중앙에 배치되고 그 시리얼 포트의 좌우에 상기 복수의 섹션 셀 어레이가 대략 2분되어 각각 배치되어 있는 것을 특징으로 하는 메모리 셀 어레이 분할형 메모리 장치.
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