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KR20220145988A - 반도체 장치 - Google Patents

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KR20220145988A
KR20220145988A KR1020210052557A KR20210052557A KR20220145988A KR 20220145988 A KR20220145988 A KR 20220145988A KR 1020210052557 A KR1020210052557 A KR 1020210052557A KR 20210052557 A KR20210052557 A KR 20210052557A KR 20220145988 A KR20220145988 A KR 20220145988A
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KR
South Korea
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pads
semiconductor
horizontal
semiconductor chip
substrate
Prior art date
Application number
KR1020210052557A
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English (en)
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조찬민
김태윤
남승기
문성욱
Original Assignee
삼성전자주식회사
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Publication date
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Priority to US17/644,716 priority patent/US12057404B2/en
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Abstract

본 발명의 일 실시예는, 반도체 칩; 상기 반도체 칩과 제1 방향으로 인접하게 배치되는 제1 반도체 구조체; 상기 반도체 칩과 상기 제1 방향으로 인접하게 배치되고, 상기 제1 반도체 구조체와 상기 제1 방향에 수직한 제2 방향으로 이격되는 제2 반도체 구조체; 및 상기 반도체 칩과 전기적으로 연결되는 복수의 패드들, 상기 제1 및 제2 반도체 구조체들과 전기적으로 연결되는 복수의 제1 및 제2 주변 패드들, 상기 복수의 패드들 중 제1 그룹의 패드들을 상기 복수의 제1 주변 패드들에 각각 연결하는 복수의 제1 배선 패턴들, 및 상기 복수의 패드들 중 제2 그룹의 패드들을 상기 복수의 제2 주변 패드들에 각각 연결하는 복수의 제2 배선 패턴들을 포함하고, 상기 반도체 칩, 상기 제1 및 제2 반도체 구조체 상에 배치되는 기판을 포함하고, 서로 인접한 상기 제1 그룹의 패드들 및 상기 복수의 제1 주변 패드들은 상기 제1 방향으로 제1 수평 간격만큼 이격되고, 서로 연결된 상기 제1 그룹의 패드들 및 상기 복수의 제1 주변 패드들은 상기 제2 방향으로 상기 제1 수평 간격보다 큰 제1 수직 간격만큼 이격되고, 서로 인접한 상기 제2 그룹의 패드들 및 상기 복수의 제2 주변 패드들은 상기 제1 방향으로 제2 수평 간격만큼 이격되고, 서로 연결된 상기 제2 그룹의 패드들 및 상기 복수의 제2 주변 패드들은 상기 제2 방향으로 상기 제2 수평 간격보다 작거나 동일한 제2 수직 간격만큼 이격되고, 상기 복수의 제1 배선 패턴들은, 상기 제1 수평 간격 내에서, 상기 제1 방향에 대해서 약 45도를 초과하는 각도로 연장되는 제1 수평 연장부들을 포함하고, 상기 복수의 제2 배선 패턴들은, 상기 제2 수평 간격 내에서, 상기 제1 방향에 대해서 약 45도 이하의 각도로 연장되는 제2 수평 연장부들을 포함하는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
고성능 컴퓨팅(High Performance Computing, HPC)에 사용되는 반도체 장치는 대면적을 갖는 고성능 반도체 칩들이 하나의 기판 상에 실장된다. 고성능 반도체 칩들은 기판의 배선을 통해서 전원을 공급받거나 신호를 전달한다. 특히, 고성능 반도체 칩들 상호간 신호를 전달하는 배선 패턴은 보다 미세한 피치(pitch)가 요구된다.
본 발명이 해결하고자 하는 과제 중 하나는, 신호 특성이 우수한 반도체 장치를 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 반도체 칩; 상기 반도체 칩과 제1 방향으로 인접하게 배치되는 제1 반도체 구조체; 상기 반도체 칩과 상기 제1 방향으로 인접하게 배치되고, 상기 제1 반도체 구조체와 상기 제1 방향에 수직한 제2 방향으로 이격되는 제2 반도체 구조체; 및 상기 반도체 칩과 전기적으로 연결되는 복수의 패드들, 상기 제1 및 제2 반도체 구조체들과 전기적으로 연결되는 복수의 제1 및 제2 주변 패드들, 상기 복수의 패드들 중 제1 그룹의 패드들을 상기 복수의 제1 주변 패드들에 각각 연결하는 복수의 제1 배선 패턴들, 및 상기 복수의 패드들 중 제2 그룹의 패드들을 상기 복수의 제2 주변 패드들에 각각 연결하는 복수의 제2 배선 패턴들을 포함하고, 상기 반도체 칩, 상기 제1 및 제2 반도체 구조체 상에 배치되는 기판을 포함하고, 서로 인접한 상기 제1 그룹의 패드들 및 상기 복수의 제1 주변 패드들은 상기 제1 방향으로 제1 수평 간격만큼 이격되고, 서로 연결된 상기 제1 그룹의 패드들 및 상기 복수의 제1 주변 패드들은 상기 제2 방향으로 상기 제1 수평 간격보다 큰 제1 수직 간격만큼 이격되고, 서로 인접한 상기 제2 그룹의 패드들 및 상기 복수의 제2 주변 패드들은 상기 제1 방향으로 제2 수평 간격만큼 이격되고, 서로 연결된 상기 제2 그룹의 패드들 및 상기 복수의 제2 주변 패드들은 상기 제2 방향으로 상기 제2 수평 간격보다 작거나 동일한 제2 수직 간격만큼 이격되고, 상기 복수의 제1 배선 패턴들은, 상기 제1 수평 간격 내에서, 상기 제1 방향에 대해서 약 45도를 초과하는 각도로 연장되는 제1 수평 연장부들을 포함하고, 상기 복수의 제2 배선 패턴들은, 상기 제2 수평 간격 내에서, 상기 제1 방향에 대해서 약 45도 이하의 각도로 연장되는 제2 수평 연장부들을 포함하는 반도체 장치를 제공한다.
또한, 제1 및 제2 접속 패드들을 포함하는 반도체 칩; 상기 반도체 칩과 제1 방향에서 인접하게 배치되고, 상기 제1 접속 패드에 전기적으로 연결되는 제1 신호 패드를 포함하는 제1 반도체 구조체; 상기 반도체 칩과 제1 방향에서 인접하게 배치되고, 상기 제1 반도체 구조체와 상기 제1 방향에 수직한 제2 방향으로 이격되고, 상기 제2 접속 패드에 전기적으로 연결되는 제2 신호 패드를 포함하는 제2 반도체 구조체; 및 상기 제1 접속 패드와 상기 제1 신호 패드를 연결하는 제1 배선 패턴, 및 상기 제2 접속 패드와 상기 제2 신호 패드를 연결하는 제2 배선 패턴을 포함하는 기판을 포함하고, 상기 제2 방향에서 상기 제1 접속 패드와 상기 제1 신호 패드 사이의 제1 수직 간격은, 상기 제2 방향에서 상기 제2 접속 패드와 상기 제2 신호 패드 사이의 제2 수직 간격보다 크고, 상기 제1 배선 패턴은, 상기 제1 접속 패드와 상기 제1 신호 패드의 사이에서, 상기 제1 방향에 대해서 제1 각도로 연장되는 제1 수평 연장부를 포함하고, 상기 제2 배선 패턴은, 상기 제2 접속 패드와 상기 제2 신호 패드의 사이에서, 상기 제1 방향에 대해서 상기 제1 각도보다 작은 제2 각도로 연장되는 제2 수평 연장부를 포함하는 반도체 장치를 제공한다.
또한, 기판; 상기 기판 상에 배치된 반도체 칩; 및 제1 방향에서 상기 반도체 칩에 인접하고, 상기 기판의 모서리에 인접하도록 상기 제1 방향에 수직한 제2 방향으로 상기 반도체 칩과 어긋나게 배치된 반도체 구조체를 포함하고, 상기 기판은, 상기 반도체 칩에 연결되는 복수의 패드들, 상기 반도체 구조체에 연결되는 복수의 주변 패드들, 및 상기 복수의 패드들의 적어도 일부를 상기 복수의 주변 패드들의 적어도 일부에 전기적으로 연결하는 복수의 배선 패턴들을 포함하고, 서로 대응하는 상기 적어도 일부의 패드 및 상기 적어도 일부의 주변 패드 사이의 상기 제2 방향으로 이격 거리는, 상기 적어도 일부의 패드와 상기 적어도 일부의 주변 패드 사이의 상기 제1 방향으로 최단 거리보다 크고, 상기 복수의 배선 패턴들은, 상기 적어도 일부의 패드와 상기 적어도 일부의 주변 패드의 사이에서, 상기 제1 방향에 대해서 약 45도 초과 ~ 약 90도 미만의 각도로 연장되는 수평 연장부들 및 상기 수평 연장부들로부터 상기 제1 방향에 대해서 약 90도 각도로 연장되는 수직 연장부들을 포함하는 반도체 장치를 제공한다.
또한, 복수의 패드들, 상기 복수의 패드들과 제1 방향으로 이격된 복수의 주변 패드들, 및 상기 복수의 패드들의 적어도 일부를 상기 복수의 주변 패드들 중 적어도 일부에 전기적으로 연결하는 복수의 배선 패턴들을 포함하고, 서로 대응하는 상기 적어도 일부의 패드 및 상기 적어도 일부의 주변 패드 사이의 상기 제1 방향에 수직한 제2 방향으로 이격 거리는, 상기 적어도 일부의 패드와 상기 적어도 일부의 주변 패드 사이의 상기 제1 방향으로 최단 거리보다 크고, 상기 복수의 배선 패턴들은, 상기 적어도 일부의 패드와 상기 적어도 일부의 주변 패드의 사이에서, 상기 제1 방향에 대해서 약 45도 초과 ~ 약 90도 미만의 각도로 연장되는 수평 연장부들 및 상기 수평 연장부들로부터 상기 제1 방향에 대해서 약 90도 각도로 연장되는 수직 연장부들을 포함하는 인터포저 기판을 제공한다.
본 발명의 실시예들에 따르면, 특정 조건에서 소정 각도를 갖는 배선 패턴을 도입함으로써, 신호 특성이 우수한 반도체 장치를 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치를 도시하는 사시도이고, 도 1b는 도 1a의 반도체 장치를 도시하는 평면도이다.
도 2a 및 2b는 본 발명의 일 실시예에 따른 반도체 장치의 일부 영역들을 도시하는 부분 확대도들이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 일부 영역들을 도시하는 부분 확대도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 일부 영역들을 도시하는 부분 확대도이다.
도 5은 본 발명의 일 실시예에 따른 반도체 장치를 도시하는 평면도이다.
도 6a는 본 발명의 일 실시예에 따른 반도체 장치를 도시하는 사시도이고, 도 6b는 도 6a의 I-I' 선에 따른 절단면을 도시하는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치를 도시하는 단면도이다.
도 8a ~ 8f는 도 6b에 도시된 기판의 제조방법을 설명하기 위해서 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치(1000)를 도시하는 사시도이고, 도 1b는 도 1a의 반도체 장치(1000)를 도시하는 평면도이다.
도 1a 및 1b를 참조하면, 반도체 장치(1000)는 기판(100), 반도체 칩(200), 및 적어도 하나 이상의 반도체 구조체(300)를 포함할 수 있다. 본 발명은 특정 조건(예컨대, 반도체 칩(200)과 반도체 구조체(300)의 배치 관계)에 따라서 배선 패턴의 각도가 조절된 기판(100)을 도입함으로써, 배선 패턴들 사이의 크로스 토크(cross talk) 현상을 방지하고, 그 결과 신호 특성이 우수한 고성능 반도체 장치(1000)를 제공할 수 있다.
기판(100)은 반도체 칩(200) 및 적어도 하나의 반도체 구조체(300)가 실장되는 지지 기판이며, 반도체 칩(200)의 접속 패드(200P1, 200P2)에 연결되는 복수의 패드들(도 2a 및 2b의 '102P1', '102P2'), 반도체 구조체(300)의 신호 패드(300P1, 300P2)에 연결되는 복수의 주변 패드들(도 2a 및 2b의 '102P3', '102P4'), 및 복수의 패드들(도 2a 및 2b의 '102P1', '102P2')의 적어도 일부를 상기 복수의 주변 패드들(도 2a 및 2b의 '102P3', '102P4')의 적어도 일부에 전기적으로 연결하는 복수의 배선 패턴들(113-1, 113-2)을 포함할 수 있다. 예를 들어, 기판(100)은 제1 그룹의 접속 패드들(200P1)을 제1 신호 패드(300P1)에 연결하는 제1 배선 패턴들(113-1) 및 제2 그룹의 접속 패드들(200P2)을 제2 신호 패드(300P2)에 연결하는 제2 배선 패턴들(113-2)을 포함할 수 있다.
기판(110)은 인쇄회로 기판(PCB), 세라믹 기판, 유리 기판, 테이프 배선 기판 등을 포함하는 기판일 수 있다. 기판(110)은 고성능 반도체 칩(200)과 고성능 반도체 구조체(300)를 실장하기 위한 대면적 패키지용 기판일 수 있다. 예를 들어, 기판(110)은 정사각형, 직사각형 등의 평면 형상을 가질 수 있으며, 기판(110)의 가로 폭 또는/및 세로 폭은 40 mm 이상일 수 있다.
고성능 반도체 칩 및 고성능 반도체 구조체를 서로 연결하기 위해서는, 반도체 칩(200) 및 반도체 구조체(300)의 입출력 단자(예를 들어, 접속 패드(200P1, 200P2) 및 신호 패드(300P1, 300P2))에 대응하여 많은 수의 라우팅(routing)이 요구되며, 한정된 라우팅 영역(예를 들어, 반도체 칩(200)의 접속 패드(200P1, 200P2)와 반도체 구조체(300)의 신호 패드(300P1, 300P2) 사이의 영역) 내에서 고밀도의 라우팅 배선(예를 들어, 제1 및 제2 배선 패턴들(113-1, 113-2)이 형성되므로 라우팅 배선들 사이의 커플링(coupling) 효과 등에 의해 신호 특성이 저하될 수 있다. 특히, 라우팅 영역 내에서 수직 방향(예를 들어, Y축 방향)으로 진행하는 라우팅 배선들(예를 들어, 도 2a의 '113V1')의 경우, 라우팅 배선들 사이의 간격이 매우 협소하여 신호 특성을 더욱 저하시킬 수 있다.
본 발명은, 라우팅 영역의 폭(예를 들어, 서로 인접한 접속 패드(200P1, 200P2) 및 신호 패드(300P1, 300P2) 사이의 최단 거리(Dr))과 라우팅에 필요한 수직 거리(예를 들어, 서로 연결된 접속 패드(200P1, 200P2) 및 신호 패드(300P1, 300P2) 사이의 수직 거리(D1, D2))를 고려하여, 라우팅 배선들의 각도를 조절함으로써, 라우팅 영역 내에서 배선의 길이를 줄이거나 및/또는 라우팅 영역 내에서 수직 방향(예를 들어, Y축 방향)으로 진행하는 배선 부분을 최소화하여, 반도체 칩(200)과 반도체 구조체(300) 사이의 신호 특성을 개선할 수 있다. 도 1b에 표시된 "Dr"은 반도체 칩(200) 및 반도체 구조체(300) 사이의 라우팅 영역으로서, 접속 패드(200P1, 200P2) 및 신호 패드(300P1, 300P2) 사이의 제1 방향(X축 방향)으로 간격을 의미하여, 이하 "이격 거리", "수평 간격" 등으로 지칭될 수 있다. 또한, "Dr"은 접속 패드(200P1, 200P2)의 일단에서부터 신호 패드(300P1, 300P2) 일단까지의 폭으로 표시되었으나, 실질적으로 공정 마진 등을 고려하면, 접속 패드(200P1, 200P2) 및 신호 패드(300P1, 300P2)와 소정 거리 이격되는 것으로 이해될 수 있다.
예를 들어, 일 실시예에 따른 반도체 장치(1000)는, 반도체 칩(200)과 제1 방향(X축 방향)에서 인접하게 배치되고, 제1 접속 패드(200P1)에 전기적으로 연결되는 제1 신호 패드(300P1)를 포함하는 제1 반도체 구조체(300-1), 및 반도체 칩(200)과 제1 방향(X축 방향)에서 인접하게 배치되고, 제1 반도체 구조체(300-1)와 제1 방향(X축 방향)에 수직한 제2 방향(Y축 방향)으로 이격되고, 제2 접속 패드(200P2)에 전기적으로 연결되는 제2 신호 패드(300P2)를 포함하는 제2 반도체 구조체(300-2)를 포함할 수 있다. 이때, 제1 반도체 구조체(300-1)는 제2 방향(Y축 방향)에서, 제2 반도체 구조체(300-2)보다 기판(100)의 모서리(100S)에 인접하게 배치되고, 제1 및 제2 접속 패드(200P1, 200P2)는 각각 제1 및 제2 신호 패드(300P1, 300P2)와 제1 방향(X축 방향)에서 어긋나게 위치할 수 있다. 예를 들어, 제1 접속 패드(200P1)와 제1 신호 패드(300P1)는 제2 방향(Y축 방향)으로 제1 수직 간격(D1)만큼 이격되고, 제2 접속 패드(200P2)와 제2 신호 패드(300P2)는 제2 방향(Y축 방향)으로 제2 수직 간격(D2)만큼 이격될 수 있고, 제1 수직 간격(D1)은 제2 수직 간격(D2)보다 클 수 있다.
이때, 제1 배선 패턴(113-1)은, 제1 접속 패드(200P1)와 제1 신호 패드(300P1)의 사이(Dr)에서, 제1 방향(X축 방향)에 대해서 제1 각도(θ1)로 연장되는 제1 수평 연장부(113H1)를 포함할 수 있고, 제2 배선 패턴(113-2)은, 제2 접속 패드(200P2)와 제2 신호 패드(300P2)의 사이(Dr)에서, 제1 방향(X축 방향)에 대해서 제1 각도(θ1)보다 작은 제2 각도(θ2)로 연장되는 제2 수평 연장부(113H2)를 포함할 수 있다. 이와 같이, 제1 및 제2 수직 간격(D1, D2)에 따라서, 제1 및 제2 배선 패턴들(113-1, 113-2)의 각도를 달리함으로써, 라우팅 영역 내에서 제1 및 제2 배선 패턴들(113-1, 113-2)의 길이 및 수직 방향(예를 들어, Y축 방향)으로 진행하는 부분을 최소화하여, 반도체 칩(200)과 반도체 구조체(300) 사이의 신호 특성을 개선할 수 있다.
또한, 일 예에서, 제1 수직 간격(D1)은 제1 접속 패드(200P1)와 제1 신호 패드(300P1) 사이의 제1 수평 간격(Dr)보다 크고, 제2 수직 간격(D2)은 제2 접속 패드(200P2)와 제2 신호 패드(300P2) 사이의 제2 수평 간격(Dr)보다 작거나 동일할 수 있다. 이때, 제1 수평 연장부(113H1)의 제1 각도(θ1)는 약 60도 이상, 예를 들어, 약 60도~약 90도, 또는 약 60도~약 75도 범위의 각도이고, 제2 수평 연장부(113H2)의 제2 각도(θ2)는 약 45도 이하, 예를 들어, 약 45도~약 0.1도, 또는 약 30도~약 15도 범위의 각도일 수 있다. 또는, 제2 수평 연장부(113H2)는 제1 방향(X축 방향)에 평행하게 연장될 수도 있다(예를 들어, 제2 각도(θ2)는 0도일 수 있다).
또한, 일 예에서, 제1 및 제2 배선 패턴들(113-1, 113-2) 중 적어도 하나는, 제1 또는 제2 수평 연장부(113H1, 113H2)의 일단으로부터 제1 방향(X축 방향)에 대해서 제1 및 제2 각도(θ1, θ2)보다 큰 제3 각도(θ3)로 연장되는 수직 연장부(도 2a 및 4의 '113V1', '113V2' 참조)를 더 포함할 수 있다. 이때, 제3 각도(θ3)는 약 90도 이상, 예를 들어, 약 90도~약 105도, 또는 약 90도~약 95도의 범위이고, 연장 방향으로 수직 연장부(도 2a 및 4의 '113V1', '113V2' 참조)의 길이는, 제1 및 제2 수평 연장부(113H1, 113H2) 각각의 연장 방향으로의 길이보다 짧을 수 있다. 이와 같이, 라우팅 영역 내에서 수직 방향(Y축 방향)으로 진행하는 제1 및 제2 배선 패턴들(113-1, 113-2)의 길이를 최소화하여, 신호 특성을 개선할 수 있으며, 이에 대해서는 도 2a 및 도 4를 참조하여 후술한다. 여기서, "약 90도"는 공정 오차 등을 고려하여 다소 넓게 해석될 수 있다. 예를 들어, 제3 각도(θ3)는 약 85도~약 95도 범위의 각도를 포함할 수 있다.
반도체 칩(200)는 기판(100) 상에 배치되며, 복수의 접속 패드들를 포함할 수 있다. 도 1b에는 반도체 구조체(300)들과 연결되는 접속 패드들(200P1, 200P2)만이 도시되었으나, 반도체 칩(200)은 기판(100)의 배선을 통해 외부로 연결되는 접속 패드들을 더 포함하는 것으로 이해될 수 있다. 반도체 칩(200)은 예를 들어, 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 필드 프로그램어블 게이트 어레이(field programmable gate array, FPGA), 디지털 신호 프로세서(digital signal processor, DSP), 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, 아날로그-디지털 컨버터, 주문형 반도체(application-specific IC, ASIC)과 같은 로직(logic) 칩을 포함할 수 있다. 일 실시예에서, 반도체 칩(200)은 대면적을 같은 고성능 반도체 칩일 수 있다. 예를 들어, 반도체 칩(200)은, 반도체 구조체(300)의 제1 방향(X축 방향)으로 폭(300W1) 및 제2 방향(Y축 방향)으로 폭(300W2)보다 큰 제1 방향(X축 방향)으로 폭(200W1) 및 제2 방향(Y축 방향)으로 폭(200W2)을 가질 수 있다.
일 실시예에서, 반도체 칩(200)의 일측에 복수의 반도체 구조체들(300)이 배치될 수 있고, 일부의 반도체 구조체(300-1)는 일 방향(예를 들어, Y축 방향)에서 반도체 칩(200)보다 돌출되게 배치될 수 있다. 예를 들어, 제2 방향(Y축 방향)에서, 제1 반도체 구조체(300-1)는 반도체 칩(200)보다 기판(100)의 모서리(100S)에 인접하게 배치될 수 있다. 이 경우, 전술한 바와 같이, 반도체 칩(200)의 제1 접속 패드(200P1)와 제1 반도체 구조체(300-1)의 제1 신호 패드(300P1)는 제2 방향(Y축 방향)으로 제1 수직 간격(D1)만큼 이격될 수 있다.
반도체 구조체(300)는 반도체 칩(200)과 인접하게 배치되며, 복수의 신호 패드들을 포함할 수 있다. 도 1b에는 반도체 칩(200)과 연결되는 신호 패드들(300P1, 300P2)만이 도시되었으나, 반도체 구조체(300)는 기판(100)의 배선을 통해 외부로 연결되는 파워용 및 그라운드용 패드들을 더 포함하는 것으로 이해될 수 있다. 반도체 구조체(300)는 적어도 하나의 메모리(Memory) 칩을 포함하는 메모리 장치일 수 있다. 예를 들어, 반도체 구조체(300)는 DRAM(dynamic RAM), SRAM(static RAM) 등과 같은 휘발성 메모리 장치, PRAM(phase change RAM), MRAM(magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 장치 등의 비휘발성 메모리 장치, 또는 HBM(High bandwidth memory), HMC(Hybrid memory cubic) 등과 같은 고성능 메모리 장치를 포함할 수 있다.
일 실시예에서, 적어도 하나의 반도체 구조체(300)는, 제2 방향(Y축 방향)에서 반도체 칩(200)보다 기판(100)의 모서리(100S)에 인접하도록 반도체 칩(200)과 어긋나게 배치될 수 있다. 예를 들어, 제1 반도체 구조체(300-1)는 제2 반도체 구조체(300-2)보다 기판(100)의 모서리(100S)에 인접하도록 배치되고, 제2 반도체 구조체(300-2)는 반도체 칩(200)과 제1 방향(X축 방향)으로 인접하게 배치되고, 제1 반도체 구조체(300-1)와 제2 방향(Y축 방향)으로 이격될 수 있다.
도 2a 및 2b는 본 발명의 일 실시예에 따른 반도체 장치(1000A)의 일부 영역들을 도시하는 부분 확대도들이다. 도 2a는 도 1b의 "A1"에 대응하는 영역의 일부 구성요소들을 도시하고, 도 2b는 도 1b의 "A2"에 대응하는 영역의 일부 구성요소들을 도시하였다. 도 2a 및 2b에 도시된 제1 및 제2 그룹의 패드들(102P1, 102P2)은 도 1b의 제1 및 제2 그룹의 접속 패드들(200P1, 200P2))에 연결되는 기판(100)의 상부 패드들로 이해될 수 있다. 다만, 도 2a 및 2b 에서, 패드들(102P1, 102P2)은 도 1b에 도시된 접속 패드들(200P1, 200P2)에 1:1로 대응되도록 도시된 것은 아니다.
도 2a를 참조하면, 일 실시예에 따른 반도체 장치(1000A)에서, 제1 배선 패턴들(113a-1)은, 제1 수평 간격(Dr1) 내에서, 제1 수평 연장부들(113H1)의 일단으로부터 제1 방향(X축 방향)에 대해서 약 90도의 각도로 연장되는 수직 연장부들(113V1)을 더 포함할 수 있다. 또한, 제1 배선 패턴들(113a-1)은 수평 연장부들(113H1) 및 수직 연장부들(113V1)로부터 연장되서 제1 그룹의 패드(102P1) 및 제1 주변 패드(102P3)로 연결되는 패드 연결부들(113B)를 더 포함할 수 있다. 패드 연결부들(113B)의 연장 방향이나 간격(BP1)은 특별히 제한되지 않으며 도면에 도시된 것과 다른 형태로 다양하게 변형될 수 있다.
일 실시예에서, 서로 대응하는 제1 그룹의 패드(102P1) 및 제1 주변 패드(102P3) 사이의 제2 방향(Y축 방향)으로 이격 거리(또는 "제1 수직 간격")(D1)는, 제1 그룹의 패드(102P1)와 제1 주변 패드(102P3) 사이의 제1 방향(X축 방향)으로 최단 거리(또는 "제1 수평 간격")(Dr1)보다 클 수 있다. 예를 들어, 제1 수평 간격(Dr1)에 대한 제1 수직 간격(D1)의 비는 약 1.0 이상, 또는 약 1.3 이상, 또는 약 1.5 이상, 예를 들어, 약 1.5~ 약 4, 또는 약 1.5 ~ 약 3일 수 있다. 다만, 제1 수평 간격(Dr1)에 대한 제1 수직 간격(D1)의 비가 상술한 수치에 제한되는 것은 아니다. 제1 수평 간격(Dr1)은 제1 그룹의 패드(102P1)의 일단에서부터 제1 주변 패드(102P3) 일단까지의 폭으로 표시되었으나, 실질적으로 공정 마진 등을 고려하면, 제1 그룹의 패드(102P1) 및 제1 주변 패드(102P3)와 소정 거리 이격되는 것으로 이해될 수 있다.
또한, 제1 배선 패턴들(113a-1)은, 제1 그룹의 패드(102P1)와 제1 주변 패드(102P3)의 사이에서, 제1 방향(X축 방향)에 대해서 약 45도 초과 ~ 약 90도 미만의 각도(θ1a)로 연장되는 제1 수평 연장부들(113H1) 및 제1 수평 연장부들(113H1)로부터 제1 방향(X축 방향)에 대해서 약 90도 각도로 연장되는 제1 수직 연장부들(113V1)을 포함할 수 있다. 여기서, 제1 수직 연장부들(113V1)의 연장 각도를 나타낸 "약 90도"는 공정 오차 등을 고려하여 다소 넓게 해석될 수 있다. 예를 들어, 약 85도 ~ 약 95도 범위의 각도를 포함할 수 있다.
본 발명은, 라우팅 영역 내에서 수직 방향(Y축 방향)으로 진행하는 제1 수직 연장부들(113V1)의 길이를 최소화하여, 반도체 장치(1000A)의 신호 특성을 개선할 수 있다. 일 실시예에서, 제1 수직 연장부들(113V1) 사이의 간격(VP1)은 제1 수평 연장부들(113H1) 사이의 간격(HP1)보다 작고, 제1 수직 연장부들(113V1)의 연장 방향으로 길이(Lv1)는 제1 수평 연장부들(113H1)의 연장 방향으로 길이(Lh1)보다 짧을 수 있다. 일 예에서, 제1 수직 간격(D1)에 대한 제1 수직 연장부들(113V1)의 연장 방향으로 길이(Lv1)의 비는 약 0.2 이하, 예를 들어, 약 0.2~약 0.1, 또는 약 0.2~약 0.01의 범위일 수 있다. 일 예에서, 제1 수직 간격(D1)이 약 4,500㎛일 때, 수평 연장부들(113H1)의 길이(Lh1)는 약 4,400㎛이고, 수직 연장부들(113V1)의 길이(Lv1)는 약 700㎛일 수 있다.
도 2b를 참조하면, 일 실시예에 따른 반도체 장치(1000A)에서, 제2 배선 패턴들(113a-2)은, 제2 수평 간격(Dr2) 내에서, 도 2a에 도시된 수직 연장부들(113V1)을 포함하지 않을 수 있다. 여기서, 제2 수평 간격(Dr2)은 도 2a의 제1 수평 간격(Dr1)과 실질적으로 동일한 것으로 이해될 수 있다. 제2 수평 간격(Dr2)은, 제1 수평 간격(Dr1)과 마찬가지로, 제2 그룹의 패드(102P2) 및 제2 주변 패드(102P4)와 소정 거리 이격되는 것으로 이해될 수 있다. 또한, 제2 배선 패턴들(113a-2)은 수평 연장부들(113H2)로부터 연장되서 제2 그룹의 패드(102P2) 및 제2 주변 패드(102P4)로 연결되는 패드 연결부들(113B)를 더 포함할 수 있다. 패드 연결부들(113B)의 연장 방향이나 간격(BP2)은 특별히 제한되지 않으며 도면에 도시된 것과 다른 형태로 다양하게 변형될 수 있다.
예를 들어, 서로 인접한 제2 그룹의 패드들(102P2) 및 복수의 제2 주변 패드들(102P4)은 제1 방향(X축 방향)으로 제2 수평 간격(Dr2)만큼 이격되고, 서로 연결된 제2 그룹의 패드들(102P2) 및 복수의 제2 주변 패드들(102P4)은 제2 방향(Y축 방향)으로 제2 수평 간격(Dr2)보다 작거나 동일한 제2 수직 간격(D2)만큼 이격될 수 있다. 예를 들어, 제2 수평 간격(Dr2)에 대한 제2 수직 간격(D2)의 비는 약 1 이하, 예를 들어, 약 1.0~약 0.5, 또는 약 1.0~약 0.1, 또는 약 0.8~약 0.1, 또는 약 0.5~약 0.1의 범위일 수 있다. 다만, 제2 수평 간격(Dr2)에 대한 제2 수직 간격(D2)의 비가 상술한 수치에 제한되는 것은 아니다. 예를 들어, 제2 수직 간격(D2)은 실질적으로 0에 가까울 수도 있다.
또한, 복수의 제2 배선 패턴들(113a-2)은, 제2 수평 간격(D2) 내에서, 제1 방향(X축 방향)에 대해서 약 45도 이하의 각도(θ2a), 예를 들어, 약 45도~약 0.1도, 또는 약 30도~약 15도 범위의 각도로 연장되는 제2 수평 연장부들(113H2)을 포함할 수 있다. 제2 수평 연장부들(113H2)을 사이의 간격(HP2)은 패드 연결부들(113B)의 간격(BP2)과 유사한 수준일 수 있으며, 도 2a의 제1 수평 연장부들(113H1) 사이의 간격(HP1)보다 클 수 있다.
이와 같이, 라우팅 영역의 가로(X축 방향) 폭에 대한 라우팅 대상 패드들 사이의 세로(Y축 방향) 폭의 비가 1 이하인 경우, 라우팅 영역 내에서 수직방향으로 진행하는 배선 패턴을 포함하지 않음으로써, 배선 패턴들 사이의 커플링 현상을 방지하고 배선 길이를 최소화할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치(1000B)의 일부 영역들을 도시하는 부분 확대도이다.
도 3을 참조하면, 일 실시예에 따른 반도체 장치(1000B)는, 제1 배선 패턴들(113b-1)이 제1 수평 간격(Dr1) 내에서, 도 2a에 도시된 수직 연장부들(113V1)을 포함하지 않는 점을 제외하고, 도 1a 내지 2b를 참조하여 설명한 것와 유사한 특징을 가질 수 있다. 도 3 및 2a에서 제1 수평 간격(Dr1)은 동일한 폭을 가질 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에서, 서로 대응하는 제1 그룹의 패드(102P1) 및 제1 주변 패드(102P3) 사이의 제2 방향(Y축 방향)으로 이격 거리(또는 "제1 수직 간격")(D1)는, 제1 그룹의 패드(102P1)와 제1 주변 패드(102P3) 사이의 제1 방향(X축 방향)으로 최단 거리(또는 "제1 수평 간격")(Dr1)보다 클 수 있다. 제1 수평 간격(Dr1) 및 제1 수직 간격(D1)은, 도 2a에서 설명한 것과 유사한 비율을 가질 수 있다.
또한, 제1 배선 패턴들(113b-1)은, 제1 그룹의 패드(102P1)와 제1 주변 패드(102P3)의 사이에서, 제1 방향(X축 방향)에 대해서 약 45도 초과 ~ 약 90도 미만의 각도(θ1b)로 연장되는 제1 수평 연장부들(113H1)을 포함할 수 있다. 예를 들어, 제1 수평 연장부들(113H1)은 제1 방향(X축 방향)에 대해서 약 75도의 각도(θ1b)로 연장될 수 있다. 본 실시예에서, 제1 수평 연장부들(113H1) 사이의 간격(HP3)은 도 2a의 제1 수평 연장부들(113H1) 사이의 간격(HP1)보다 작고, 도 2a의 제1 수직 연장부들(113V1) 사이의 간격(VP1)보다 클 수 있다. 상기 "약 75도"는 공정 오차를 포함하는 것으로 이해될 수 있으며, 예를 들어, 약 70도 ~ 약 80도 범위의 각도일 수 있다.
이와 같이, 라우팅 영역의 가로(X축 방향) 폭에 대한 라우팅 대상 패드들 사이의 세로(Y축 방향) 폭의 비가 1을 초과한 경우에도, 라우팅 영역 내에서 수직방향으로 진행하는 배선 패턴을 포함하지 않음으로써, 배선 패턴들 사이의 커플링 현상을 방지하고 배선 길이를 최소화할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치(1000C)의 일부 영역들을 도시하는 부분 확대도이다.
도 4를 참조하면, 일 실시예에 따른 반도체 장치(1000C)는, 제2 배선 패턴들(113c-2)이 제2 수평 간격(Dr2) 내에서, 제2 수평 연장부들(113H2)의 일단으로부터 제1 방향(X축 방향)에 대해서 약 90도의 각도로 연장되는 제2 수직 연장부들(113V2)을 더 포함하는 점을 제외하고, 도 1a 내지 3을 참조하여 설명한 것와 유사한 특징을 가질 수 있다. 도 4 및 2b에서 제2 수평 간격(Dr2)은 동일한 폭을 가질 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에서, 서로 대응하는 제2 그룹의 패드(102P2) 및 제2 주변 패드(102P4) 사이의 제2 방향(Y축 방향)으로 이격 거리(또는 "제2 수직 간격")(D2)는, 제2 그룹의 패드(102P2)와 제2 주변 패드(102P4) 사이의 제1 방향(X축 방향)으로 최단 거리(또는 "제2 수평 간격")(Dr2)보다 작거나 동일할 수 있다. 제2 수평 간격(Dr2) 및 제2 수직 간격(D2)은 도 2b에서 설명한 것와 유사한 비율을 가질 수 있다.
또한, 제2 배선 패턴들(113c-2)은, 제2 그룹의 패드(102P2)와 제2 주변 패드(102P4)의 사이에서, 제1 방향(X축 방향)에 대해서 약 45도 이하의 각도(θ2c), 예를 들어, 약 30도~약 15도의 범위로 연장되는 제2 수평 연장부들(113H2) 및 제2 수평 연장부들(113H2)로부터 제1 방향(X축 방향)에 대해서 약 90도 각도로 연장되는 제2 수직 연장부들(113V2)을 포함할 수 있다. 예를 들어, 제2 수평 연장부들(113H2)은 제1 방향(X축 방향)에 대해서 약 30도의 각도(θ1b)로 연장될 수 있다. 여기서, "약 30"도는 공정 오차를 포함할 수 있으며, 예를 들어, 약 25도~ 약 35도 범위의 각도로 해석될 수 있다.
일 실시예에서, 제2 수직 연장부들(113V2) 사이의 간격(VP4)은 제2 수평 연장부들(113H2) 사이의 간격(HP4)보다 작고, 제2 수직 연장부들(113V2)의 연장 방향으로 길이(Lv4)는 제2 수평 연장부들(113H2)의 연장 방향으로 길이(Lh4)보다 짧을 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치(1000D)를 도시하는 평면도이다.
도 5를 참조하면, 일 실시예에 따른 반도체 장치(1000D)는, 기판(100) 상에 반도체 칩(200)과 인접하게 배치되는 적어도 하나 이상의 칩렛(chiplet)(200cl1, 200cl2)을 더 포함하는 점을 제외하고, 도 1a 내지 4를 참조하여 설명한 것와 유사한 특징을 가질 수 있다. 예를 들어, 반도체 장치(1000D)는 제2 방향(Y축 방향)에서 반도체 칩(200)에 인접하게 배치되는, 제1 및 제2 칩렛(200cl1, 200cl2)을 더 포함할 수 있다. 제1 및 제2 칩렛(200cl1, 200cl2)은 각각 제1 및 제2 패드(201P, 202P)를 포함하고, 기판(100)의 연결 배선(114)을 통해서 반도체 칩(200)의 제3 그룹의 접속 패드들(200P3)에 전기적으로 연결될 수 있다. 칩렛은 MCM(Multi-Chip Module)을 구성하는 개별 칩들을 의미할 수 있다. 예를 들어, 칩렛(200cl1, 200cl2)은 반도체 칩(200)을 위한 입출력 회로, 아날로그 회로, 메모리 회로, 및 직렬-병렬 변환 회로 중 적어도 하나를 포함할 수 있다. 또는, 칩렛(200cl1, 200cl2)은 CPU, GPU, FPGA(Field Programmable Gate Array) 중 적어도 하나를 포함할 수 있다. 기판(100)에 실장되는 칩렛의 개수는 특별히 한정되지 않으며, 도면에 도시된 것보다 많은 수의 칩렛이 실장될 수도 있다.
도 6a는 본 발명의 일 실시예에 따른 반도체 장치(1000E)를 도시하는 사시도이고, 도 6b는 도 6a의 I-I' 선에 따른 절단면을 도시하는 단면도이다.
도 6a 및 6b를 참조하면, 일 실시예에 따른 반도체 장치(1000E)는 기판(100e)의 하면 상에 배치되며, 복수의 패드들(102)의 적어도 일부 및 복수의 주변 패드들(102P3, 102P4)의 적어도 일부에 전기적으로 연결된 재배선 회로(410)를 포함하는 베이스 기판(400)을 더 포함하는 점을 제외하고, 도 1a 내지 5를 참조하여 설명한 것과 유사한 특징을 가질 수 있다. 본 실시예에서, 기판(100e)은 관통 실리콘 비아(Through Silicon Via, TSV)를 포함하는 실리콘 인터포저 기판으로 도시되었으나, 본 발명에 적용 가능한 기판(도 1a 내지 5의 '100')이 이에 한정되는 것은 아니다. 또한, 본 실시예에서, 반도체 구조체(300e)는 복수의 메모리 칩들이 적층된 메모리 장치(예를 들어, HBM)으로 도시되었으나, 본 발명에 적용 가능한 반도체 구조체(도 1a 내지 5의 '300')가 이에 한정되는 것은 아니다.
베이스 기판(400)은 바디의 하면에 배치된 하부 패드(401), 바디의 상면에 배치된 패드(402), 및 하부 패드(401) 및 상부 패드(402)를 전기적으로 연결하는 재배선 회로(410)를 포함할 수 있다. 베이스 기판(400)은 기판(100e), 반도체 칩(200), 및 반도체 구조체(300)가 실장되는 지지 기판이며, 인쇄회로 기판(PCB), 세라믹 기판, 유리 기판, 테이프 배선 기판 등을 포함하는 반도체 패키지용 기판일 수 있다. 베이스 기판(400)의 바디는 기판의 종류에 따라 다른 물질을 포함할 수 있다. 예를 들어, 베이스 기판(400)이 인쇄회로기판인 경우, 바디 동박 적층판 또는 동박 적층판의 단면이나 양면에 배선층을 추가로 적층한 형태일 수 있다. 베이스 기판(400)의 하면 및 상면에는 각각 솔더 레지스트층이 형성될 수 있다. 하부 패드 및 상부 패드들(401, 402)와 재배선 회로(410)는 베이스 기판(400)의 하면과 상면을 연결하는 전기적 경로를 형성할 수 있다. 하부 패드 및 상부 패드들(401, 402)와 재배선 회로(410)는 금속 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C) 중 적어도 하나의 금속 또는 2 이상의 금속을 포함하는 합금을 포함할 수 있다. 재배선 회로(410)는 다층의 재배선층과 이들을 연결하는 비아를 포함할 수 있다. 베이스 기판(400)의 하면 상에는 하부 패드(401)과 연결된 제1 연결 범프(420)가 배치될 수 있다. 제1 연결 범프(420)는 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다. 예를 들어, 제1 연결 범프(420)는 주석을 포함한 합금(예를 들어, Sn-Ag-Cu)를 포함한 구형 또는 볼 형태를 가질 수 있다.
기판(100e)은 반도체 기판(101), 회로층(110), 및 관통 비아(120)를 포함할 수 있다. 기판(100e)의 하면에는 제2 연결 범프(130)와 연결되는 하부 패드(105)(또는 '범프 패드')가 배치되고, 기판(100e)의 상면에는 제3 연결 범프들(220, 320)과 연결되는 상부 패드(102)가 배치될 수 있다. 상부 패드(102)는 반도체 칩(200)의 접속 패드(200P)와 연결되는 패드(102P1, 102P2)와 반도체 구조체(300)의 신호 패드(300P)와 연결되는 주변 패드(102P3, 102P4)를 포함할 수 있다. 상부 패드(102)는 평평한 사각형 평판 형태를 가질 수 있다. 다만, 상부 패드(102)의 형태가 이에 한정되는 것은 아니며, 예를 들어, 상부 패드(102)는 원형 또는 타원형 평판이나 사각형 이외의 다각형 평판 형태를 가질 수 있다. 상부 패드(102)는, 예를 들어, 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 백금(Pt) 및 금(Au) 중 적어도 하나의 금속 물질을 포함할 수 있으나, 상부 패드(102)의 재질이 상기 물질들에 한정되는 것은 아니다.
반도체 기판(101)은 베이스 기판(400)을 향하는 제1 면(S1) 및 제1 면(S1)의 반대측인 제2 면(S2)을 가질 수 있다. 반도체 기판(101)은 실리콘(silicon), 게르마늄(germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 반도체 기판(101)의 제1 면(S1) 상에는 보호층(103)이 형성될 수 있다. 보호층(103)은 실리콘산화막, 실리콘질화막, 실리콘산질화막 등과 같은 절연층으로 형성될 수 있다. 다만, 보호층(103)의 재질이 상기 물질들에 한정되는 것은 아니다. 예를 들어, 보호층(103)은 PI(Polyimide)와 같은 폴리머로 형성될 수도 있다. 또한, 도시하지는 않았지만, 회로층(110)의 상면 상에도 상기 보호층이 형성될 수 있다.
회로층(110)은 반도체 기판(110)의 제2 면(S2) 상에 배치되며, 층간 절연층(111), 및 다층 패턴층 및 콘택 비아를 포함한 배선 구조(112)를 포함할 수 있다. 층간 절연층(111)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 배선 구조(112)는 반도체 칩(200) 및 반도체 구조체(300)를 상호 연결하거나, 이들을 관통 비아(120)에 연결할 수 있다. 콘택 비아는 다층 패턴층을 상호간 연결하거나, 다층 패턴층을 상부 패드(102)에 연결할 수 있다.
다층 패턴층(112)은 패드(102P1, 102P2)와 주변 패드(102P3, 102P4)를 연결하는 배선 패턴(113)을 포함할 수 있다. 배선 패턴(113)은 도 1a 내지 4를 참조하여 설명한 배선 패턴들(113-1, 113-2)과 유사한 특징을 가질 수 있다. 또한, 배선 패턴(113)은 패드 연결부(113B)를 통해서 패드(102P1, 102P2) 및 주변 패드(102P3, 102P4)에 연결되며, 패드 연결부(113B)는 도 2a 내지 4를 참조하여 설명한 것과 유사한 특징을 가질 수 있다. 도 2a 내지 4에서, 패드 연결부(113B)는 XY 평면 상에서 연장된 단층 형태로 도시되었으나, 도 6b에 도시된 바와 같이, 다층 형태로 구성될 수 있다. 본 발명은, 패드(102P1, 102P2)와 주변 패드(102P3, 102P4)의 배치 관계에 따라 XY 평면 상에서 배선 패턴(113)의 각도를 조절함으로써, 반도체 칩(200)과 반도체 구조체(300) 사이의 신호 특성을 개선할 수 있다.
관통 비아(120)는 반도체 기판(101)을 수직 방향(Z 방향)으로 관통하는 관통 실리콘 비아(Through Silicon Via, TSV)일 수 있다. 관통 비아(120)는 기판(100e)의 하부 패드(105) 및 상부 패드들(102)을 연결하는 전기적 경로를 제공할 수 있다. 관통 비아(120)는 도전성 플러그와 이를 둘러싸는 배리어 막을 포함할 수 있다. 도전성 플러그는 금속 물질, 예를 들어, 텅스텐(W), 티타늄(Ti), 알루미늄(Al), 또는 구리(Cu)를 포함할 수 있다. 도전성 플러그는 도금 공정, PVD 공정, 또는 CVD 공정으로 형성될 수 있다. 배리어 막은 절연성 배리어 막 또는/및 도전성 배리어 막을 포함할 수 있다. 절연성 배리어 막은 산화막, 질화막, 탄화막, 폴리머 또는 이들의 조합으로 이루어질 수 있다. 도전성 배리어 막은 절연성 배리어 막과 도전성 플러그 사이에 배치될 수 있다. 도전성 배리어 막은 예를 들어, 텅스텐 질화물(WN), 티타늄 질화물(TiN), 또는 탄탈륨 질화물(TaN) 같은 금속 화합물을 포함할 수 있다. 배리어 막은 PVD 공정, 또는 CVD 공정으로 형성될 수 있다.
반도체 칩(200) 및 반도체 구조체(300e)는 도 1a 및 1b를 참조하여 설명한 것와 유사한 특징을 가지므로, 중복되는 설명은 생략한다. 반도체 칩(200)의 접속 패드들(200P) 중 적어도 일부는 제3-1 연결 범프(220)를 통해서 기판(110e)의 패드들(102P1, 102P2)에 연결될 수 있다. 나머지 접속 패드들(200P)은 제3-1 연결 범프(220)를 통해서 기판(110e)의 나머지 상부 패드(102)에 연결되며, 반도체 칩(200)의 신호를 외부로 전달하거나, 외부로부터 공급되는 신호 및 전원을 반도체 칩(200)으로 전달할 수 있다. 반도체 구조체(300e)의 신호 패드들(300P)은 제3-2 연결 범프(320)를 통해서 기판(110e)의 주변 패드들(102P3, 102P4)에 연결될 수 있다. 반도체 구조체(300e) 하부의 나머지 패드들 역시 제3-2 연결 범프(320)를 통해서 기판(110e)의 상부 패드(102)에 연결되며, 반도체 구조체(300)의 신호를 외부로 전달하거나, 외부로부터 공급되는 신호 및 전원을 반도체 구조체(300)로 전달할 수 있다.
반도체 구조체(300e)는, 베이스 칩(310) 및 복수의 반도체 칩들(330)을 포함할 수 있다. 베이스 칩(310) 상에 적층된 복수의 반도체 칩들(330)의 개수는 도면에 도시된 개수에 한정되는 것은 아니며, 예를 들어, 베이스 칩(310) 상에 3개 이하 또는 5개 이상의 반도체 칩들(330)이 적층될 수 있다. 베이스 칩(310)은 실리콘(Si) 웨이퍼 등과 같은 반도체 물질을 기반으로 형성될 수 있고, 바디를 관통하는 TSV를 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 베이스 칩(310)은 반도체 물질을 포함하지 않은 PCB나 유리 기판 등일 수도 있다. 베이스 칩(310)은 복수의 반도체 칩들(330)의 동작을 위한 제어 신호, 전원 신호 또는 접지 신호 중 적어도 하나를 외부로부터 제공받거나, 복수의 반도체 칩들(330)에 저장될 데이터 신호를 외부로부터 제공받거나, 복수의 반도체 칩들(330)에 저장된 데이터를 외부로 제공할 수 있는 버퍼 다이일 수 있다.
복수의 반도체 칩들(330)은 베이스 칩(310) 상에 수직 방향(Z 방향)으로 적층되며 일부의 반도체 칩들(330)을 관통하는 TSV(335)를 통해서 서로 연결될 수 있다. 복수의 반도체 칩들(330)은 DRAM, SRAM(static RAM) 등과 같은 휘발성 메모리 장치, PRAM, MRAM, RRAM, 플래시 메모리 장치 등의 비휘발성 메모리 장치 등을 포함할 수 있다. 복수의 반도체 칩들(330)은 베이스 칩(310)의 신호에 기초하여 데이터를 저장하거나 출력할 수 있다. 복수의 반도체 칩들(330) 사이에는 도전성 범프 및 이를 감싸는 절연성 필름이 배치될 수 있다. 또한, 복수의 반도체 칩들은 몰딩 부재(340)에 의해 둘러싸일 수 있다. 몰딩 부재(340)는 절연성 수지, 예를 들어, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), EMC(Epoxy Molding Compound) 등을 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치(1000F)를 도시하는 단면도이다.
도 7을 참조하면, 일 실시예에 따른 반도체 장치(1000F)는 베이스 기판(400) 상에 배치되며, 반도체 칩(200) 및 반도체 구조체(300)를 덮는 방열 구조체(500)를 더 포함하는 점을 제외하고, 도 6a 및 6b를 참조하여 설명한 것과 유사한 특징을 가질 수 있다.
방열 구조체(500)는 접착 부재에 의해 베이스 기판(400) 상에 고정되며, 반도체 장치(1000F)의 휨(warpage)을 제어하고, 반도체 칩(200) 및 반도체 구조체(300)에서 발생한 열을 외부로 방출시킬 수 있다. 방열 구조체(500)는 반도체 칩(200), 반도체 구조체(300), 및 기판(100)을 완전히 덮는 형상을 가질 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 방열 구조체(500)는 반도체 칩(200) 및 반도체 구조체(300)의 상면만을 덮는 플레이트 형상을 가질 수도 있다. 방열 구조체(500)는 열 전도성이 우수한 물질, 예를 들어, 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 철(Fe), 그라파이트(Graphite), 그라핀(Graphene) 등을 포함할 수 있다. 방열 구조체(500)와 반도체 칩(200) 사이에는 접착 부재(510)가 개재될 수 있다. 접착 부재(510)는 예를 들어, 열 전도성 접착 테이프, 열 전도성 그리즈, 열 전도성 접착제 등을 포함할 수 있다.
도 8a 내지 8f는 도 6b에 도시된 기판(100e)의 제조방법을 설명하기 위해서 공정 순서에 따라 도시한 단면도들이다.
도 8a를 참조하면, 먼저, 제1 캐리어(C1) 상에 반도체 웨이퍼를 부착하고, 반도체 기판(101W)의 내부로 연장된 관통 비아(130')를 형성할 수 있다. 반도체 웨이퍼는 스크라이브 레인 영역(SL)에 의해 구분되는 복수의 반도체 기판(101W)을 포함할 수 있다. 관통 비아(130')는 반도체 기판(101W)의 제2 면(S2)으로부터 내부를 향해서 연장될 수 있다. 관통 비아(130')는 비아 홀을 채우는 기둥 형상으로 형성될 수 있으며, 기둥 형상의 표면에 형성되는 배리어막 및 상기 배리어막 내부를 채우는 매립도전층으로 이루어질 수 있다. 관통 비아(130')는, 비아 홀을 형성하는 에칭 공정, 비아 홀 내에 배리어 막과 매립도전층을 형성하는 산화 공정 및 도금 공정, 평탄화 공정 등을 이용하여 형성될 수 있다.
도 8b를 참조하면, 복수의 반도체 기판(101W) 상에 회로층(110)을 형성할 수 있다. 회로층(110)은 층간 절연층(111) 및 배선 구조(112)를 포함할 수 있다. 층간 절연층(111) 및 배선 구조(112)는 산화 공정, 포토 리소그래피 공정, 에칭 공정, 도금 공정 등을 반복 수행하여 형성될 수 있다. 본 발명의 실시예들에 적용되는 기판은 특정 배치 관계를 갖는 패드들(102P1, 102P2) 및 주변 패드들(102P3, 102P4)과, 이들의 배치 관계에 따라 라우팅 각도가 조절된 배선 패턴들(113)을 포함할 수 있다. 배선 패턴들(113)의 각도는 포토 리소그래피 공정에 사용되는 포토 마스트의 패턴을 디자인하여 조절될 수 있다. 본 발명은, 패드(102P1, 102P2)와 주변 패드(102P3, 102P4)를 연결하는 미세 피치의 배선 패턴(113)이 포함된 기판을 포함하며, XY 평면 상에서 배선 패턴(113)의 각도를 조절함으로써 배선 패턴(113)의 신호 특성을 개선할 수 있다. 배선 패드들(113)에 연결된 패드 연결부(113B) 역시 배선 패턴(113)과 동일한 공정을 반복 수행하여 형성될 수 있다.
도 8c를 참조하면, 도 8b의 웨이퍼(또는 복수의 반도체 기판(101W)을 반전시켜 제2 캐리어(C2) 상에 부착할 수 있다. 제2 캐리어(C2)의 표면에는 접착층(AD)이 존재하며, 회로층(110) 상의 상부 패드(102)가 접착층(AD)에 매립될 수 있다. 이때, 관통 비아(130')의 상부는 반도체 기판(101W)에 매립된 상태이나, 후속 공정(도 8d 및 8e)에서 관통 비아(130')의 일부가 노출되어, 하부 패드(105)와 연결될 수 있다.
도 8d를 참조하면, 반도체 기판(101W)의 일부분을 제거하여 관통 비아(130')의 일부가 노출되는 제1 면(S1)을 형성할 수 있다. 일 예에서, 반도체 기판(101W)의 일부분은 제1 면(S1) 상으로 관통 비아(130')의 일부가 돌출되도록 제거될 수 있다. 따라서, 관통 전극(130')은 반도체 기판(101W)을 완전히 관통한 형상을 가질 수 있다. 반도체 기판(101W)의 일부분은 CMP(Chemical Mechanical Polishing) 공정, 에치백(etch-back) 공정 또는 이들의 조합하여 제거될 수 있다.
도 8e를 참조하면, 반도체 기판(101W)의 제1 면(S1) 상에 보호층(103) 및 하부 패드(105)를 형성할 수 있다. 보호층(103)은, 반도체 기판(101W)의 제1 면(S1)을 덮는 절연성 폴리머막을 형성한 후, 관통 비아(130)가 노출되도록 절연성 폴리머막을 일부 제거하여 형성될 수 있다. 하부 패드(105)는 포토 리소그라피 공정, 도금 공정 등을 이용하여 형성될 수 있다. 절연성 폴리머막은, 예를 들어, 스핀 코팅 공정 또는 스프레이 공정에 의해 형성될 수 있다. 하부 패드(105)는 보호층(103)으로부터 노출되는 관통 비아(130)와 접하도록 형성될 수 있다. 일 예에서, 하부 패드(105)는 배선층 및 콘택 비아를 통해서 관통 비아(130)와 전기적으로 연결될 수 있다.
도 8f를 참조하면, 도 8e의 반도체 기판(101W)을 스크라이브 레인(SL)을 따라 절삭하여, 웨이퍼 상태의 기판들을 복수의 기판들(100e)로 분리할 수 있다. 분리된 기판들(100e)은, 복수의 패드들(102P1, 102P2), 복수의 패드들(102P1, 102P2)과 제1 방향(X축 방향)으로 이격된 복수의 주변 패드들(102P3, 102P4), 및 복수의 패드들(102P1, 102P2)의 적어도 일부를 복수의 주변 패드들(102P3, 102P4) 중 적어도 일부에 전기적으로 연결하는 복수의 배선 패턴들(113)을 포함할 수 있다. 복수의 배선 패턴들(113)은 제3 방향(Z축 방향)으로 서로 다른 레벨에 위치하는 다층 배선 패턴들을 포함할 수 있다.
상술한 과정에 따라 제조된 인터포저 기판(100e)은, 도 1a 내지 4를 참조하여 설명한 바와 같이, 패드(102P1, 102P2)와 주변 패드(102P3, 102P4)의 배치 관계에 따라 XY 평면 상에서 배선 패턴(113)의 각도를 조절함으로써, 미세 피치로 형성되는 배선 패턴들(113)의 신호 특성을 개선할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 반도체 칩;
    상기 반도체 칩과 제1 방향으로 인접하게 배치되는 제1 반도체 구조체;
    상기 반도체 칩과 상기 제1 방향으로 인접하게 배치되고, 상기 제1 반도체 구조체와 상기 제1 방향에 수직한 제2 방향으로 이격되는 제2 반도체 구조체; 및
    상기 반도체 칩과 전기적으로 연결되는 복수의 패드들, 상기 제1 및 제2 반도체 구조체들과 전기적으로 연결되는 복수의 제1 및 제2 주변 패드들, 상기 복수의 패드들 중 제1 그룹의 패드들을 상기 복수의 제1 주변 패드들에 각각 연결하는 복수의 제1 배선 패턴들, 및 상기 복수의 패드들 중 제2 그룹의 패드들을 상기 복수의 제2 주변 패드들에 각각 연결하는 복수의 제2 배선 패턴들을 포함하며, 상기 반도체 칩, 상기 제1 및 제2 반도체 구조체가 실장되는 기판을 포함하고,
    서로 인접한 상기 제1 그룹의 패드들 및 상기 복수의 제1 주변 패드들은 상기 제1 방향으로 제1 수평 간격만큼 이격되고, 서로 연결된 상기 제1 그룹의 패드들 및 상기 복수의 제1 주변 패드들은 상기 제2 방향으로 상기 제1 수평 간격보다 큰 제1 수직 간격만큼 이격되고,
    서로 인접한 상기 제2 그룹의 패드들 및 상기 복수의 제2 주변 패드들은 상기 제1 방향으로 제2 수평 간격만큼 이격되고, 서로 연결된 상기 제2 그룹의 패드들 및 상기 복수의 제2 주변 패드들은 상기 제2 방향으로 상기 제2 수평 간격보다 작거나 동일한 제2 수직 간격만큼 이격되고,
    상기 복수의 제1 배선 패턴들은, 상기 제1 수평 간격 내에서, 상기 제1 방향에 대해서 45도를 초과하는 각도로 연장되는 제1 수평 연장부들을 포함하고,
    상기 복수의 제2 배선 패턴들은, 상기 제2 수평 간격 내에서, 상기 제1 방향에 대해서 45도 이하의 각도로 연장되는 제2 수평 연장부들을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 수평 간격 및 상기 제2 수평 간격은 실질적으로 동일한 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 수평 간격에 대한 상기 제1 수직 간격의 비는 1.5 이상인 반도체 장치.
  4. 제1 항에 있어서,
    상기 제2 수평 간격에 대한 상기 제2 수직 간격의 비는 1 이하인 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 수평 연장부들 사이의 간격은 상기 제2 수평 연장부들 사이의 간격보다 작은 반도체 장치.
  6. 제1 항에 있어서,
    상기 복수의 제1 배선 패턴들은, 상기 제1 수평 간격 내에서, 상기 제1 수평 연장부들의 일단으로부터 상기 제1 방향에 대해서 90도의 각도로 연장되는 수직 연장부들을 더 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 수직 연장부들을 사이의 간격은 상기 제1 수평 연장부들 사이의 간격보다 작은 반도체 장치.
  8. 제1 항에 있어서,
    상기 제2 방향에서, 상기 제1 반도체 구조체는 상기 반도체 칩보다 상기 기판의 모서리에 인접하게 배치되는 반도체 장치.
  9. 제1 항에 있어서,
    상기 제2 방향에서, 상기 제1 반도체 구조체는 상기 제2 반도체 구조체보다 상기 기판의 모서리에 인접하게 배치되는 반도체 장치.
  10. 제1 항에 있어서,
    상기 반도체 칩의 각각 상기 제1 및 제2 방향에서의 폭은 상기 제1 및 제2 반도체 구조체의 각각 상기 제1 및 제2 방향에서의 폭보다 큰 반도체 장치.
  11. 제1 및 제2 접속 패드들을 포함하는 반도체 칩;
    상기 반도체 칩과 제1 방향에서 인접하게 배치되고, 상기 제1 접속 패드에 전기적으로 연결되는 제1 신호 패드를 포함하는 제1 반도체 구조체;
    상기 반도체 칩과 제1 방향에서 인접하게 배치되고, 상기 제1 반도체 구조체와 상기 제1 방향에 수직한 제2 방향으로 이격되고, 상기 제2 접속 패드에 전기적으로 연결되는 제2 신호 패드를 포함하는 제2 반도체 구조체; 및
    상기 제1 접속 패드와 상기 제1 신호 패드를 연결하는 제1 배선 패턴, 및 상기 제2 접속 패드와 상기 제2 신호 패드를 연결하는 제2 배선 패턴을 포함하는 기판을 포함하고,
    상기 제2 방향에서 상기 제1 접속 패드와 상기 제1 신호 패드 사이의 제1 수직 간격은, 상기 제2 방향에서 상기 제2 접속 패드와 상기 제2 신호 패드 사이의 제2 수직 간격보다 크고,
    상기 제1 배선 패턴은, 상기 제1 접속 패드와 상기 제1 신호 패드의 사이에서, 상기 제1 방향에 대해서 제1 각도로 연장되는 제1 수평 연장부를 포함하고,
    상기 제2 배선 패턴은, 상기 제2 접속 패드와 상기 제2 신호 패드의 사이에서, 상기 제1 방향에 대해서 상기 제1 각도보다 작은 제2 각도로 연장되는 제2 수평 연장부를 포함하는 반도체 장치.
  12. 제11 항에 있어서,
    상기 제1 각도는 60도 이상이고,
    상기 제2 각도는 45도 이하인 반도체 장치.
  13. 제11 항에 있어서,
    상기 제1 및 제2 배선 패턴들 중 적어도 하나는, 상기 제1 또는 제2 수평 연장부의 일단으로부터 상기 제1 방향에 대해서 상기 제1 및 제2 각도보다 큰 제3 각도로 연장되는 수직 연장부를 더 포함하는 반도체 장치.
  14. 제13 항에 있어서,
    상기 제3 각도는 90도 이상인 반도체 장치.
  15. 제13 항에 있어서,
    상기 수직 연장부의 길이는, 상기 제1 및 제2 수평 연장부의 길이보다 짧은 반도체 장치.
  16. 제11 항에 있어서,
    상기 반도체 칩은 로직(Logic) 칩을 포함하고,
    상기 제1 및 제2 반도체 구조체는 각각 복수의 메모리(Memory) 칩들을 포함하는 반도체 장치.
  17. 제11 항에 있어서,
    상기 제2 방향에서 상기 반도체 칩에 인접하게 배치되며, 상기 반도체 칩을 위한 입출력 회로, 아날로그 회로, 메모리 회로, 및 직렬-병렬 변환 회로 중 적어도 하나를 포함하는 칩렛(chiplet)을 더 포함하는 반도체 장치.
  18. 기판;
    상기 기판 상에 배치된 반도체 칩; 및
    제1 방향에서 상기 반도체 칩에 인접하고, 상기 기판의 모서리에 인접하도록 상기 제1 방향에 수직한 제2 방향으로 상기 반도체 칩과 어긋나게 배치된 반도체 구조체를 포함하고,
    상기 기판은, 상기 반도체 칩에 연결되는 복수의 패드들, 상기 반도체 구조체에 연결되는 복수의 주변 패드들, 및 상기 복수의 패드들의 적어도 일부를 상기 복수의 주변 패드들의 적어도 일부에 전기적으로 연결하는 복수의 배선 패턴들을 포함하고,
    서로 대응하는 상기 적어도 일부의 패드 및 상기 적어도 일부의 주변 패드 사이의 상기 제2 방향으로 이격 거리는, 상기 적어도 일부의 패드와 상기 적어도 일부의 주변 패드 사이의 상기 제1 방향으로 최단 거리보다 크고,
    상기 복수의 배선 패턴들은, 상기 적어도 일부의 패드와 상기 적어도 일부의 주변 패드의 사이에서, 상기 제1 방향에 대해서 45도 초과 ~ 90도 미만의 각도로 연장되는 수평 연장부들 및 상기 수평 연장부들로부터 상기 제1 방향에 대해서 90도 각도로 연장되는 수직 연장부들을 포함하는 반도체 장치.
  19. 제18 항에 있어서,
    상기 제2 방향으로 상기 이격 거리에 대한 상기 수직 연장부들의 상기 제2 방향으로 길이의 비는 0.2 이하인 반도체 장치.
  20. 제18 항에 있어서,
    상기 수직 연장부들의 연장 방향으로 길이는 상기 수평 연장부들의 연장 방향으로 길이보다 짧은 반도체 장치.
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